CN114726321B - 一种开环运放电路 - Google Patents

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Abstract

本发明涉及一种开环运放电路。该开环运放电路包括：主电路和辅助电路，其中，主电路包括：第一差分晶体管，包括第一晶体管和第二晶体管；第一负载电阻；以及第二负载电阻，其中，第一晶体管的第一端和第二晶体管的第一端分别连接第一输入端和第二输入端，第一晶体管的第二端与第二晶体管的第二端相互连接，第一晶体管的第三端和第二晶体管的第三端分别与第一负载电阻和第二负载电阻连接并分别作为开环运放电路的第一输出端和第二输出端，其中，辅助电路连接在主电路的第一输入端和第二输入端之间，以使得开环运放电路的第一输出端和第二输出端之间的等效跨导的相对恒定的方式而构成。根据本发明，能够提供一种高线性度的开环运放电路。

Description

一种开环运放电路
技术领域
本发明涉及电子电路领域，特别是涉及一种高线性度的开环运放电路。
背景技术
随着深亚微米工艺技术的不断发展进步，在保证电路性能的情况下低功耗成为当前运放的设计重点。传统的开环运放结构在电源电压一定的情况下，随着输入摆幅不断增大，管子的等效跨导会不断偏离线性区，进而会使得开环运放的线性度受到影响，影响整个系统的性能。
因而改善开环运放电路的线性度成为要解决的问题，希望提出一种具有高线性度的开环运放电路。
发明内容
鉴于上述问题，本发明旨在提供一种高线性的开环运放电路。
本发明的一方面的开环运放电路，包括：主电路，所述主电路包括：
第一差分晶体管，包括第一晶体管和第二晶体管；
第一负载电阻；以及
第二负载电阻，
其中，所述第一晶体管的第一端和所述第二晶体管的第一端分别连接第一输入端和第二输入端，
所述第一晶体管的第二端与所述第二晶体管的第二端相互连接，
所述第一晶体管的第三端和所述第二晶体管的第三端分别与所述第一负载电阻和所述第二负载电阻连接并分别作为所述开环运放电路的第一输出端和第二输出端，其特征在于，所述开环运放电路进一步包括：
辅助电路，连接在所述第一输入端和所述第二输入端之间，以使得所述第一输出端和所述第二输出端之间的等效跨导的变化减小的方式而构成。
可选地，所述辅助电路包括：
第二差分晶体管，包括第三晶体管和第四晶体管；
第一耦合电路，包括第一电容和第三负载电阻；以及
第二耦合电路，包括第二电容和第四负载电阻。
可选地，所述第一电容和所述第三负载电阻的连接点作为所述第三晶体管的输入，
所述第二电容和所述第四负载电阻的连接点作为所述第四晶体管的输入。
可选地，所述第三晶体管的第一端和所述第四晶体管的第一端分别连接所述第一耦合电路中的所述第一电容与所述第三负载电阻的连接点、所述第二耦合电路中的所述第二电容与所述第四负载电阻的连接点，
所述第三晶体管的第二端与所述第四晶体管的第二端分别接地，
所述第三晶体管的第三端和所述第四晶体管的第三端分别与所述开环运放电路的所述第一输出端和所述第二输出端连接。
可选地，所述第一晶体管和所述第二晶体管具有相同的电气性能参数，
所述第三晶体管和所述第四晶体管具有相同的电气性能参数。
可选地，所述第一电容器和所述第二电容器具有相同的电容值，
所述第三负载电阻和所述第四负载电阻具有相同的电阻值。
可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为MOS晶体管。
可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为NMOS晶体管。
可选地，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为PMOS晶体管。
可选地，所述第一晶体管的栅极连接第一输入端，所述第一晶体管的漏极接所述第一负载电阻的一端，并作为所述开环运放电路的第一输出端，所述第一晶体管的源极与所述第二晶体管的源极相互连接，
所述第二晶体管的栅极连接第二输入端，所述第二晶体管的漏极连接所述及第二负载电阻的一端，作为所述开环运放电路的第二输出端，
所述第一电容器的一端连接到所述第一输入端，所述第一电容器的另一端和所述第三晶体管的栅极连接，所述第一电容器和所述第三晶体管的连接点和所述第三负载电阻的一端连接，
所述第三晶体管的源极接地，所述第三晶体管的漏极和所述第一晶体管的漏极相连，
所述第二电容器的一端与所述第二输入信号端连接，所述第二电容器的另一端和所述第四晶体管的栅极连接，所述第二电容器的另一端和所述第四晶体管的连接点和所述第四负载电阻的一端连接，
所述第三负载电阻的另一端和所述第四负载电阻的另一端连接相同的偏置电压，
所述第四晶体管的源极接地，所述第四晶体管的漏极和所述第二晶体管的漏极连接。
如上所述，根据本发明的开环运放电路，通过在主电路的基础上，增加辅助电路，总等效跨导在同样的输入摆幅情况下更加平坦，由此能够提高开环运放的线性度，能够使得输出信号更加线性，进而能够使得运放电路的有效位数做的更高。
附图说明
图1是表示现有技术的开环运放电路的电路结构的示意图。
图2是表示现有技术的开环运放电路的等效跨导的示意图。
图3是表示本发明一实施方式的开环运放电路的电路结构的示意图。
图4是表示在主电路上增加辅助电路之后的开环运放电路的等效跨导的变化的示意图。
具体实施方式
下面介绍的是本发明的多个实施例中的一些，旨在提供对本发明的基本了解。并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。
出于简洁和说明性目的，本文主要参考其示范实施例来描述本发明的原理。但是，本领域技术人员将容易地认识到，相同的原理可等效地应用于所有类型的可开环运放电路并且可以在其中实施这些相同的原理，以及任何此类变化不背离本专利申请的真实精神和范围。
而且，在下文描述中，参考了附图，这些附图图示特定的示范实施例。在不背离本发明的精神和范围的前提下可以对这些实施例进行电、机械、逻辑和结构上的更改。此外，虽然本发明的特征是结合若干实施/实施例的仅其中之一来公开的，但是如针对任何给定或可识别的功能可能是期望和/或有利的，可以将此特征与其他实施/实施例的一个或多个其他特征进行组合。因此，下文描述不应视为在限制意义上的，并且本发明的范围由所附权利要求及其等效物来定义。
诸如“具备”和“包括”之类的用语表示除了具有在说明书和权利要求书中有直接和明确表述的单元(模块)和步骤以外，本发明的技术方案也不排除具有未被直接或明确表述的其它单元(模块)和步骤的情形。
图1是表示现有技术的开环运放电路的电路结构的示意图。
如图1所示，现有技术的开环运放电路包括：第一晶体管M1和第二晶体管M2；第一负载电阻R1和第二负载电阻R2；以及尾电流Is。
其中，第一晶体管M1的栅极连接第一输入端VIP，第一晶体管M1的漏极连接第一负载电阻R1的一端，并作为开环运放电路的第一输出端DN。第一晶体管M1的源极连接第二晶体管M2的源极，两者的连接点和尾电流Is相接于节点Vs。第二晶体管M2的栅极连接第二输入端VIN，第二晶体管M2的漏极连接第二负载电阻R2的一端，作为开环运放电路的第二输出端DP。尾电流Is的另一端直接接地，第一负载电阻R1和第二负载电子R2的另一端直接连接接到电源VDD上。
第一晶体管M1和第二晶体管M2为相同的晶体管。
对于图1所示的现有技术的开环运放电路，其等效跨导Gm由下式(1)确定：
Figure BDA0003576325930000051
这里，Cox是晶体管单位面积的栅氧化层电容大小，W/L为第一晶体管M1或第二晶体管M2的宽长比，Is是开环运放的尾电流大小，ΔVin是输入摆幅，即开环运放电路的差分输入，即即ΔVin＝VIP-VIN，μn是载流子迁移率，取值大小由工艺确定，Vth是晶体管的阈值电压大小，取值大小由工艺确定。
在图2中表示了该现有技术的开环运放电路的等效跨导Gm的示意图。根据图2所示的曲线可以发现，随着输入摆幅ΔVin是的横轴方的增大，等效跨导Gm的线性度越来越差。
基于上式(1)并且结合图2的曲线，本发明的发明人发现了这样的问题：随着输入摆幅ΔVin的不断增大，开环运放电路的等效跨导Gm和输入信号的线性度越来越差。因此，发明人着眼于图2，希望能够改善图2中随着输入摆幅ΔVin的增大而等效跨导Gm线性度变差的问题，提供一种能够使得随着输入摆幅ΔVin增大的等效跨导Gm的变化尽量小，例如等效跨导Gm的变化变得更加缓的开环运放电路。
根据本发明人的上述发现提出以下的解决方案：在现有的开环运放电路(后文中称为“主电路”)的基础上进一步增加设置一个辅助电路。该辅助电路连接在主电路的第一输入端VIP和第二输入端VIN之间，辅助电路以使得所述主电路的第一输出端DN和第二输出端DP之间的等效跨导的变化减小的方式而构成。
接着对于本发明的由主电路和辅助电路构成的开环运放电路进行说明。图3是表示本发明一实施方式的开环运放电路的电路结构的示意图。
如图3所示，本发明一实施方式的开环运放电路包括两部分：主电路和辅助电路。其中，主电路的结构就是图1所示的现有技术的开环运放电路，辅助电路是用于实现使得随着输入摆幅ΔVin增大的主电路的输出端上的等效跨导Gm的变化变得缓和(即，等效跨导Gm的变化更小)的电路，具体地，该辅助电路连接在主电路的第一输入端VIP和第二输入端VIN之间，并且使得所述主电路的第一输出端DN和第二输出端DP之间的等效跨导的变化减小的方式而构成。
对于主电路的具体结构可以参考图1的相关说明。以下，仅对于辅助电路的具体构造进行说明。
如图3所述，辅助电路包括：
一对ac耦合电路，其包括：第一电容C1、第三负载电阻R3和第二电容C2、第四负载电阻R4；以及
一对差分晶体管，其包括：第三晶体管M3和第四晶体管M4。
其中，第一电容器C1的一端连接到第一差分输入端VIP，第一电容器C1的另一端和第三晶体管M3的栅极直接相连，它们的连接点和第三负载电阻R3的一端相连，作为辅助电路的第三晶体管M3的P端的第一输入VP。第三负载电阻R3的另一端和第四负载电阻R4相接于同一偏置电压Vcm。
第三晶体管M3的源极直接接地，第三晶体管M3的漏极和主电路的第一晶体管M1的漏极相连，作为开环运放电路的第一输出端DN。
第二电容器C2的一端接差分第二输入端VIN，第二电容器C2的另一端和第四晶体管M4的栅极直接相连，它们的连接点和第四负载电阻R4的一端相连，作为辅助电路的第四晶体管M4的N端的第二输入VN。
第四晶体管M4的源极直接接地，第四晶体管M4的漏极和主电路的第二晶体管M2的漏极相连，作为开环运放电路的第二输出端DP。
第三晶体管M3和第四晶体管M4为相同的晶体管。
在本实施方式中，第一电容器C1和第三负载电阻R3以及第二电容器C2和第四负载电阻R4提供直流偏置，其大小可以根据所关心的信号频率fsig来确定，例如优选为R3*C1<fsig、R4*C2<fsig。
图3中的辅助电路的等效跨导Gm'由下式(2)确定：
Figure BDA0003576325930000071
这里，Cox是晶体管单位面积的栅氧化层电容大小，W/L为第三晶体管M3或第四晶体管M4的宽长比，ΔVin是输入摆幅，即开环运放电路的差分输入，即ΔVin＝VIP-VIN，μn是载流子迁移率，取值大小由工艺确定，Vth是晶体管的阈值电压大小，取值大小由工艺确定。
在图3中，主电路上加入辅助电路之后的整个电路的总等效跨导Gm总为上述的式(1)的等效跨导Gm和上述的式(2)的等效跨导Gm'之和。
图4是表示在主电路上增加辅助电路之后的开环运放电路的等效跨导的变化的示意图。
在图4中从左至右依次表示了主电路的等效跨导Gm、辅助电路的等效跨导Gm'、以及整个电路(主电路加辅助电路)的总等效跨导Gm总。
其中，图4中最右侧的整个电路的总等效跨导Gm总是由虚线表示，可以看到，由于辅助电路的加入，整个电路的总等效跨导Gm总在相同的输入摆幅情况下，与仅有主电路而无辅助电路情况下的等效跨导Gm(由实线表示)相比，变化变得更加平坦、缓和，即，可以看到，虚线所表示的总等效跨导Gm总的变化变得更小，由于等效跨导的变化变得更小，因此能够提高开环运放电路的线性度。
如上所述，在本实施方式中设置辅助电路的目的在于，使得第一输出DP和第二输出DN之间的等效跨导与没有设置辅助电路的情况相比等效跨导变化减小或者更小。作为其他实现“等效跨导变化减小或者更小”的方式，例如有，在通过上述实施方式的电路构造的基础上通过改变晶体管的类型来实现，在上述实施方式中第一晶体管M1～第四晶体管M4采用的MOS晶体管，具体是NMOS晶体管，作为其他变换方式，第一晶体管M1～第四晶体管M4也可以采用PMOS晶体管。
在本实施方式中，第一晶体管M1和第二晶体管M2具有相同的电气性能参数，第三晶体管M和第四晶体管M具有相同的电气性能参数。优选地，第一晶体管M1～第四晶体管M具有相同的电气性能参数。
在本实施方式中，第一电容器C1和第二电容器C2具有相同的电容值，第三负载电阻R3和第四负载电阻具有相同的电阻值。
如上所述，根据本发明的开环运放电路，通过在主电路的基础上，增加辅助电路，与图1中传统的开环运放电路相比，图4所示的输出节点看到的总等效跨导Gm总在同样的输入摆幅情况下更加平坦，从而提高了开环运放的线性度，能够使得输出信号更加线性，进而能够使得运放电路的有效位数做的更高。
以上主要说明了本发明的开环运放电路。尽管只对其中一些本发明的具体实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (8)

1.一种开环运放电路，包括：主电路，
所述主电路包括：
第一差分晶体管，包括第一晶体管和第二晶体管；
第一负载电阻；以及
第二负载电阻，
其中，所述第一晶体管的第一端和所述第二晶体管的第一端分别连接第一输入端和第二输入端，所述第一晶体管的第二端与所述第二晶体管的第二端相互连接，所述第一晶体管的第三端和所述第二晶体管的第三端分别与所述第一负载电阻和所述第二负载电阻连接并分别作为所述开环运放电路的第一输出端和第二输出端，其特征在于，所述开环运放电路进一步包括：
辅助电路，连接在所述第一输入端和所述第二输入端之间，以使得所述第一输出端和所述第二输出端之间的等效跨导的变化减小的方式构成，其中，所述辅助电路包括：
第二差分晶体管，包括第三晶体管和第四晶体管；
第一耦合电路，包括第一电容和第三负载电阻；以及
第二耦合电路，包括第二电容和第四负载电阻，
其中，所述第三晶体管的第一端和所述第四晶体管的第一端分别连接所述第一耦合电路中的所述第一电容与所述第三负载电阻的连接点、所述第二耦合电路中的所述第二电容与所述第四负载电阻的连接点，
所述第三晶体管的第二端与所述第四晶体管的第二端分别接地，
所述第三晶体管的第三端和所述第四晶体管的第三端分别与所述开环运放电路的所述第一输出端和所述第二输出端连接，
所述第一电容的一端连接到所述第一输入端，所述第一电容的另一端和所述第三晶体管的所述第一端连接，
所述第二电容的一端与所述第二输入端连接，所述第二电容的另一端和所述第四晶体管的所述第一端连接，
其中，所述第一输入端和所述第二输入端之间输入差分输入，即输入摆幅ΔVin。
2.如权利要求1所述的开环运放电路，其特征在于，
所述第一电容和所述第三负载电阻的连接点作为所述第三晶体管的输入，
所述第二电容和所述第四负载电阻的连接点作为所述第四晶体管的输入。
3.如权利要求1所述的开环运放电路，其特征在于，
所述第一晶体管和所述第二晶体管具有相同的电气性能参数，
所述第三晶体管和所述第四晶体管具有相同的电气性能参数。
4.如权利要求1所述的开环运放电路，其特征在于，
所述第一电容器和所述第二电容器具有相同的电容值，
所述第三负载电阻和所述第四负载电阻具有相同的电阻值。
5.如权利要求1所述的开环运放电路，其特征在于，
所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为MOS晶体管。
6.如权利要求5所述的开环运放电路，其特征在于，
所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为NMOS晶体管。
7.如权利要求5所述的开环运放电路，其特征在于，
所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管为PMOS晶体管。
8.如权利要求5所述的开环运放电路，其特征在于，
所述第一晶体管的栅极连接第一输入端，所述第一晶体管的漏极接所述第一负载电阻的一端，并作为所述开环运放电路的第一输出端，所述第一晶体管的源极与所述第二晶体管的源极相互连接，
所述第二晶体管的栅极连接第二输入端，所述第二晶体管的漏极连接所述第二负载电阻的一端，作为所述开环运放电路的第二输出端，
所述第一电容器的一端连接到所述第一输入端，所述第一电容器的另一端和所述第三晶体管的栅极连接，所述第一电容器和所述第三晶体管的连接点和所述第三负载电阻的一端连接，
所述第三晶体管的源极接地，所述第三晶体管的漏极和所述第一晶体管的漏极相连，
所述第二电容器的一端与所述第二输入端连接，所述第二电容器的另一端和所述第四晶体管的栅极连接，所述第二电容器的另一端和所述第四晶体管的连接点和所述第四负载电阻的一端连接，
所述第三负载电阻的另一端和所述第四负载电阻的另一端连接相同的偏置电压，
所述第四晶体管的源极接地，所述第四晶体管的漏极和所述第二晶体管的漏极连接。
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