KR100554850B1 - 선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기 - Google Patents

선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기 Download PDF

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Abstract

선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기가 개시되어 있다. 가변이득 증폭기는 가변저항, 제 1 MOS 트랜지스터, 및 제 2 MOS 트랜지스터를 구비한다. 가변저항은 일단이 접지에 연결되어 있다. 제 1 MOS 트랜지스터는 제 1 차동 입력신호를 수신하고 증폭하여 출력노드와 가변저항의 타단 사이에 제 1 전류를 흘리고 2gm의 전달 컨덕턴스를 갖는다. 제 2 MOS 트랜지스터는 제 2 차동 입력신호를 수신하고 증폭하여 출력노드와 접지 사이에 제 2 전류를 흘리고 gm의 전달 컨덕턴스를 갖는다. 가변저항은 선형영역에서 동작하는 MOS 트랜지스터를 사용하여 구현된다. 가변이득 증폭기는 가변저항으로 사용되는 MOS 트랜지스터의 게이트 전압의 조절에 의해 출력전류가 지수적으로 변화한다. 따라서, 가변이득 증폭기의전달 컨덕턴스는 선형 데시벨 특성을 갖는다.

Description

선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기{VARIABLE GAIN AMPLIFIER HAVING LINEAR-IN-DECIBEL TRANSCONDUCTANCE}
도 1은 본 발명의 제 1 실시예에 따른 소스 저항을 갖는 가변이득 증폭기를 나타내는 회로도이다.
도 2는 도 1의 가변이득 증폭기의 소신호 모델을 나타내는 도면이다.
도 3은 도 2의 소신호 모델을 간략화한 도면이다.
도 4는 도 1의 가변이득 증폭기를 하나의 MOS 트랜지스터로 보았을 때의 소신호 모델을 나타내는 도면이다.
도 5는 도 1의 가변이득 증폭기의 소스 저항을 선형영역에서 동작하는 MOS 트랜지스터를 사용하여 구현한 예를 나타내는 회로도이다.
도 6은 MOS 트랜지스터의 동작영역을 나타내는 그래프이다.
도 7은 본 발명의 제 2 실시예에 따른 소스 저항을 갖는 가변이득 증폭기를 나타내는 회로도이다.
도 8은 도 7의 가변이득 증폭기의 dB 이득(gain in dB)의 선형성을 나타내는 그래프이다.
도 9는 본 발명의 제 3 실시예에 따른 소스 저항을 갖는 가변이득 증폭기를 나타내는 회로도이다.
본 발명은 가변이득 증폭기에 관한 것으로, 특히 선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기에 관한 것이다.
지수적 이득 특성은 자동이득 제어(Automatic Gain Control)의 여러 응용에서 매우 중요한 요소이다. 지수적 이득 특성을 얻기 위해 종래에는 바이폴라 공정이나 BICMOS(Bipolar Complementary Metal Oxide Semiconductor) 공정이 사용되었다. 미국등록특허 제 5,999,053호에는 바이폴라 공정을 사용하여 선형성을 갖는 dB 이득을 발생시키는 가변이득 증폭기에 대해 개시되어 있다.
CMOS 공정을 사용한 집적회로의 설계가 주류를 이루는 현재에는 지수적 이득 특성을 갖는 증폭기의 설계를 CMOS 공정을 사용하여 구현하는 방법이 필요하게 되었다. MOS 트랜지스터는 고유한 지수적 전달특성이 없기 때문에, exp(-2x) = (1-x)/(1+x)의 테일러 급수 전개 공식이 사용될 수 있다.
따라서, 상기 테일러 급수 전개 공식을 활용하면, CMOS 공정을 사용하여 간단하게 선형인 dB 이득 특성을 갖는 회로를 구현할 수 있다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 선형 데시벨 전달 컨덕턴스를 갖는 가변이득 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 선형 데시벨 전달 컨덕턴스를 갖는 전압-전류 변환기 를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 가변이득 증폭기는 가변저항, 제 1 MOS 트랜지스터, 및 제 2 MOS 트랜지스터를 구비한다. 가변저항은 일단이 접지에 연결되어 있다. 제 1 MOS 트랜지스터는 제 1 차동 입력신호를 수신하고 증폭하여 출력노드와 상기 가변저항의 타단 사이에 제 1 전류를 흘리고 2gm의 전달 컨덕턴스를 갖는다. 제 2 MOS 트랜지스터는 제 2 차동 입력신호를 수신하고 증폭하여 상기 출력노드와 접지 사이에 제 2 전류를 흘리고 gm의 전달 컨덕턴스를 갖는다.
상기 제 1 차동 입력신호는 정의 차동 입력신호이고, 상기 제 2 차동 입력신호는 부의 차동 입력신호이다. 상기 가변이득 증폭기는 상기 가변저항을 선형적으로 변화시킴으로써 지수적으로 변화하는 전달컨덕턴스를 얻을 수 있다. 상기 제 1 MOS 트랜지스터의 사이즈는 상기 제 2 MOS 트랜지스터의 사이즈의 2 배인 것이 바람직하다. 상기 가변저항은 선형영역에서 동작하는 MOS 트랜지스터를 사용하여 구현된다. 상기 가변이득 증폭기는 상기 MOS 트랜지스터의 게이트 전압의 조절에 의해 출력전류가 지수적으로 변화한다.
본 발명의 제 2 실시형태에 따른 가변이득 증폭기는 제 1 MOS 트랜지스터, 제 1 전류원, 제 2 MOS 트랜지스터, 제 3 MOS 트랜지스터, 제 2 전류원, 제 4 MOS 트랜지스터, 제 3 전류원, 및 가변저항을 구비한다.
제 1 MOS 트랜지스터는 정의 차동 입력신호가 인가되는 게이트와 제 1 출력 노드에 연결된 드레인을 갖는다. 제 1 전류원은 상기 제 1 MOS 트랜지스터의 소스와 접지 사이에 연결되고 2I의 전류를 공급한다. 제 2 MOS 트랜지스터는 정의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖는다. 제 3 MOS 트랜지스터는 부의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖는다. 제 2 전류원은 상기 제 2 및 제 3 MOS 트랜지스터의 소스와 접지 사이에 연결되고 I의 전류를 공급한다. 제 4 MOS 트랜지스터는 부의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖는다. 제 3 전류원은 상기 제 4 MOS 트랜지스터의 소스와 접지 사이에 연결되고 2I의 전류를 공급한다. 가변저항은 상기 제 1 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터 사이에 연결되어 있다. 상기 제 2 및 제 3 MOS 트랜지스터의 트랜스컨덕턴스 값은 동일하고, 상기 제 1 및 제 4 MOS 트랜지스터의 트랜스컨덕턴스 값은 상기 제 2 MOS 트랜지스터의 2 배의 크기를 갖는다. 상기 가변저항은 적어도 하나의 MOS 트랜지스터를 사용하여 구현된다.
본 발명의 제 3 실시형태에 따른 가변이득 증폭기는 제 1 MOS 트랜지스터, 제 1 전류원, 제 2 MOS 트랜지스터, 제 3 MOS 트랜지스터, 제 2 전류원, 제 4 MOS 트랜지스터, 제 3 전류원, 및 가변저항을 구비한다.
제 1 MOS 트랜지스터는 정의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖고 4(W/L)의 크기를 갖는다. 제 1 전류원은 상기 제 1 MOS 트랜지스터의 소스와 접지 사이에 연결되고 I의 전류를 공급한다. 제 2 MOS 트랜지스터는 정의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레 인을 갖고 (W/L)의 크기를 갖는다. 제 3 MOS 트랜지스터는 부의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖고 (W/L)의 크기를 갖는다. 제 2 전류원은 상기 제 2 및 제 3 MOS 트랜지스터의 소스와 접지 사이에 연결되고 2I의 전류를 공급한다. 제 4 MOS 트랜지스터는 부의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖고 4(W/L)의 크기를 갖는다. 제 3 전류원은 상기 제 4 MOS 트랜지스터의 소스와 접지 사이에 연결되고 I의 전류를 공급한다. 가변저항은 상기 제 1 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터 사이에 연결되어 있다. 상기 제 2 및 제 3 MOS 트랜지스터의 트랜스컨덕턴스 값은 동일하고, 상기 제 1 및 제 4 MOS 트랜지스터의 트랜스컨덕턴스 값은 상기 제 2 MOS 트랜지스터의 2 배의 크기를 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 소스 저항을 갖는 가변이득 증폭기를 나타내는 회로도이다. 도 1을 참조하면, 가변이득 증폭기는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터(M1), NMOS 트랜지스터(M2), 가변하는 소스저항(RS) 및 부하저항(RL)을 구비한다. 그리고, NMOS 트랜지스터(M1)는 NMOS 트랜지스터(M2)의 2 배의 gm(transconductance)을 갖는다.
NMOS 트랜지스터(M1)는 정의 차동 입력신호(VIN)를 수신하여 증폭하고 출력노드(NO)에 출력한다. NMOS 트랜지스터(M1)의 소스와 접지 사이에 가변하는 소스저항(RS)이 연결되어 있다. NMOS 트랜지스터(M2)는 부의 차동 입력신호(- VIN)를 수신하여 증폭하고 출력노드(NO)에 출력한다. 부하저항(RL)은 전원전압(VDD)과 출력 노드(NO) 사이에 연결되어 있고, 출력노드(NO)에서 출력전압(VOUT)이 출력된다.
도 2는 도 1의 가변이득 증폭기의 소신호 모델을 나타내는 도면이다. 도 2의 소신호 모델에서, vgs1은 NMOS 트랜지스터(M1)의 게이트-소스간 전압, gm1은 NMOS 트랜지스터(M1)의 트랜스컨덕턴스(transconductance), ro1은 NMOS 트랜지스터(M1)의 출력저항을 각각 나타낸다. 그리고, vgs2는 NMOS 트랜지스터(M2)의 게이트-소스간 전압, gm2는 NMOS 트랜지스터(M2)의 트랜스컨덕턴스, ro2는 NMOS 트랜지스터(M2)의 출력저항을 각각 나타낸다.
도 3은 도 2의 소신호 모델을 간략화한 도면이다. MOS 트랜지스터에서 채널길이변조(channel length modulation)의 영향을 무시할 수 있다면, 도 2의 소신호 모델에서 MOS 트랜지스터들(M1, M2)의 출력저항들(ro1, ro2)을 생략하여 도 3과 같이 나타낼 수 있다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 제 1 실시예에 따른 소스 저항을 갖는 가변이득 증폭기의 동작을 설명한다.
도 3을 참조하여, 도 1의 트랜스컨덕턴스를 구하면 다음과 같다.
VIN = vgs1 + RS×i1이므로, 도 3에서 i1과 i2는 수학식 1과 수학식 2로 나타낼 수 있다.
i1 = gm1×(VIN - RS×i1)
i2 = -gm2×VIN
수학식 1은 i1을 VIN에 대해 정리하여 수학식 3과 같이 나타낼 수 있다.
i1 = (gm1/(1+gm1×RS))×VIN
NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)를 통해 흐르는 전류(I)는 I = i1 + i2 이고, 수학식 4와 같이 나타낼 수 있다.
Figure 112004008587196-pat00001
gm2 = gm1/2이므로, 수학식 4는 수학식 5와 같이 나타낼 수 있다.
Figure 112004008587196-pat00002
도 1에 도시된 가변이득 증폭기 전체의 트랜스 컨덕턴스는 수학식 6으로 나타낼 수 있다.
Figure 112004008587196-pat00003
수학식 6을 정리하여 다시 나타내면, 수학식 7과 같이 나타낼 수 있다.
Figure 112004008587196-pat00004
테일러 급수 전개 공식에 의해, exp(-2x) = (1 - x)/(1 + x)로 나타낼 수 있으므로, 수학식 7에서 (1 - gm1×RS)/(1 + gm1×RS)는 exp(-2×gm1×RS)으로 나타낼 수 있고, 도 1과 같은 구성의 회로는 지수함수 특성을 갖는 트랜스컨덕턴스를 발생시킬 수 있다.
수학식 7을 참조하면, 가변하는 소스저항(RS)을 선형으로 가변시키면, 지수적으로 증가하는 전류를 얻을 수 있다. 바꾸어 말하면, 도 1의 가변이득 증폭기는 선형 데시벨(linear-in-dB) 전달 컨덕턴스를 갖는다.
도 4는 도 1의 가변이득 증폭기를 하나의 MOS 트랜지스터로 보았을 때의 소신호 모델을 나타내는 도면이다. 도 4에서 Gm은 수학식 7의 Gm을 갖는다.
도 5는 도 1의 가변이득 증폭기의 소스 저항을 선형영역에서 동작하는 MOS 트랜지스터를 사용하여 구현한 예를 나타내는 회로도이다. NMOS 트랜지스터(M1)는 NMOS 트랜지스터(M2)의 2 배의 gm(transconductance)을 갖는다. 도 6은 MOS 트랜지스터의 동작영역을 나타내는 그래프이다.
일반적으로, MOS 트랜지스터의 전류-전압 관계식은 수학식 8과 같다. 수학식 8에서, Id는 드레인 전류를, un은 전자의 이동도를, Cox는 게이트 산화막의 커패시턴스를, W는 게이트 영역의 폭, L은 게이트 영역의 길이를 각각 나타낸다. 그리고, Vgs는 게이트-소스간의 전압, Vth는 MOS 트랜지스터의 문턱전압, Vds는 드레인-소스간 전압을 각각 나타낸다.
Figure 112004008587196-pat00005
MOS 트랜지스터가 선형영역(deep triode region)에서 동작할 때, 즉 Vds << 2(Vgs -Vth)일 때, 수학식 8은 수학식 9와 같이 나타낼 수 있다.
Figure 112004008587196-pat00006
그리고, MOS 트랜지스터의 온저항(Ron)은 수학식 10과 같이 나타낼 수 있다.
Figure 112004008587196-pat00007
수학식 10에서 알 수 있듯이, 선형영역에서 동작할 때, MOS 트랜지스터는 게이트 전압(Vgs)에 의해 조절되는 저항으로 볼 수 있다. 도 6에는 MOS 트랜지스터가 저항으로 동작하는 선형영역(deep triode region)이 표시되어 있다. 도 5에서, 제어전압(VC)을 MOS 트랜지스터(M3)의 선형영역 범위에서 적당히 조절하면, 가변이득 증폭기는 지수적으로 변화하는 트랜스컨덕턴스를 얻을 수 있다.
도 1의 가변이득 증폭기의 트랜스컨덕턴스(Gm)를 나타내는 수학식 7의 분모와 분자를 gm1×RS로 나누어 다시 쓰면, 수학식 11과 같이 나타낼 수 있다.
Figure 112004008587196-pat00008
수학식 10의 Ron을 수학식 11의 RS 대신 넣으면, 수학식 11은 수학식 12와 같이 나타낼 수 있다. 수학식 12에서 α는 상수로서 (un×Cox ×W)/(gm1×L)의 값을 갖는다.
Figure 112004008587196-pat00009
따라서, 도 3의 가변이득 증폭기는 MOS 트랜지스터의 게이트 전압을 조절함으로써, 출력전류를 지수적으로 변화시킬 수 있다.
도 1과 도 5의 예에서, 가변이득 증폭기는 NMOS 트랜지스터들을 사용하여 구현하였지만, PMOS 트랜지스터들을 사용하여 구현할 수 있음은 물론이다.
도 7은 본 발명의 제 2 실시예에 따른 소스 저항을 갖는 가변이득 증폭기로서, 차동입력(VIN, - VIN)과 차동출력(VOUTA, VOUTB)을 갖는다. 도 7의 회로는 도 1의 회로가 2개 들어 있는 구조로 볼 수 있다. 도 7을 참조하면, 가변이득 증폭기는 NMOS 트랜지스터들(M11, M12, M13, M14), 전류원들(I1, I2, I3), MOS 트랜지스터(M15), 및 부하저항들(RL1, RL2)을 구비한다.
NMOS 트랜지스터(M11)는 정의 차동 입력신호(VIN)가 인가되는 게이트와 출력노드(N2)에 연결된 드레인을 갖는다. 전류원(I2)은 NMOS 트랜지스터(M11)의 소스와 접지 사이에 연결되고 2I의 전류를 공급한다. NMOS 트랜지스터(M12)는 정의 차동 입력신호(VIN)가 인가되는 게이트와 출력노드(N1)에 연결된 드레인을 갖는다. NMOS 트랜지스터(M13)는 부의 차동 입력신호(-VIN)가 인가되는 게이트와 출력노드(N2)에 연결된 드레인을 갖는다. 전류원(I1)은 NMOS 트랜지스터(M12)와 NMOS 트랜지스터(M13)의 소스와 접지 사이에 연결되고 I의 전류를 공급한다. NMOS 트랜지스터(M14)는 부의 차동 입력신호(-VIN)가 인가되는 게이트와 출력노드(N1)에 연결된 드레인을 갖는다. 전류원(I3)은 NMOS 트랜지스터(M14)의 소스와 접지 사이에 연결되고 2I의 전류를 공급한다. NMOS 트랜지스터(M15)는 노드(N3)와 노드(N4) 사이에 연결되고 가변저항의 기능을 한다.
이하, 도 7을 참조하여 본 발명의 제 2 실시예에 따른 가변이득 증폭기의 동작에 대해 설명한다. 도 7의 가변이득 증폭기는 차동 입력과 차동 출력을 갖는다.
MOS 트랜지스터의 트랜스컨덕턴스(gm)는 수학식 13과 같이 나타낼 수 있다.
Figure 112004008587196-pat00010
수학식 13을 참조하면, gm은 (Id)1/2에 비례하므로, NMOS 트랜지스터(M11)의 gm 값이 NMOS 트랜지스터(M12)의 gm 값의 2 배가 되려면, NMOS 트랜지스터(M11)의 드레인 전류는 NMOS 트랜지스터(M12)의 드레인 전류의 4 배가 되어야 한다. 마찬가지로, NMOS 트랜지스터(M14)의 드레인 전류는 NMOS 트랜지스터(M13)의 드레인 전류의 4 배가 되어야 한다. NMOS 트랜지스터(M12)의 드레인 전류는 NMOS 트랜지스터(M13)의 드레인 전류와 동일하다. 이러한 조건을 만족시키기 위해, NMOS 트랜지스터(M12)와 NMOS 트랜지스터(M13)의 소스에는 I의 크기를 갖는 전류원(I1)이 연결되어 있고, NMOS 트랜지스터(M11)와 NMOS 트랜지스터(M14)의 소스에는 2I의 크기를 갖는 전류원(I2, I3)이 연결되어 있다. 도 7의 가변이득 증폭기는 수학식 12로 표현되는 gm 값을 가지며, NMOS 트랜지스터의 게이트 전압을 조절함으로써, 출력전류를 지수적으로 변화시킬 수 있다.
도 8은 도 7의 가변이득 증폭기의 dB 이득(gain in dB)의 선형성을 나타내는 그래프이다. 도 8은 NMOS 트랜지스터(M15)의 제어전압(VC)을 선형영역에서 가변시키면서 가변이득 증폭기의 dB 이득(GAIN in dB)의 변화를 그린 그래프이다. 도 8에서, DATA는 시뮬레이션 결과 dB 이득을 나타내고, LINE은 직선을 나타낸다. 도 8에서 알 수 있듯이, 도 7의 가변이득 증폭기의 dB 이득은 NMOS 트랜지스터(M15)의 제어전압(VC)의 변화에 따라 거의 선형으로 변화한다.
도 9는 본 발명의 제 3 실시예에 따른 소스 저항을 갖는 가변이득 증폭기를 나타내는 회로도이다. 도 9의 가변이득 증폭기는 MOS 트랜지스터들(M11, M12, M13, M14) 사이의 gm의 차이를 트랜지스터의 사이즈에 의해 결정한다는 점이 도 7의 가변이득 증폭기와 다르다. 도 9에서는 MOS 트랜지스터들(M11, M12, M13, M14) 각각의 드레인을 통해 흐르는 dc 전류는 동일하게 만든다. 상기 수학식 13을 참조하면, gm은 (W/L)1/2에 비례하므로 이 조건을 만족시키기 위해, 전류원(I2)의 크기는 I, 전류원(I1)의 크기는 2I, 전류원(I3)의 크기는 I로 만들었다. 그리고, NMOS 트랜지스터(M12)와 NMOS 트랜지스터(M13)의 크기를 각각 W/L(Width/Length)로 설계하고, 트랜지스터(M11)와 NMOS 트랜지스터(M14)의 크기를 각각 4(W/L)로 설계한다.
도 9의 가변이득 증폭기는 선형영역에서 동작하는 NMOS 트랜지스터(M15)의 게이트에 인가된 제어전압을 선형으로 변화시키면, 가변이득 증폭기 트랜스 컨덕턴스(Gm)가 지수적으로 변화한다. 따라서, 도 9의 가변이득 증폭기의 dB 이득은 선형이 된다. 도 9의 가변이득 증폭기는 도 7의 가변이득 증폭기와 동일하게 동작하므로, 그 설명을 생략한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 가변이득 증폭기는 가변저항으로 사용되는 MOS 트랜지스터의 게이트 전압을 선형으로 변화시킴으로써, 트랜스컨덕턴스가 지수적으로 변화하는 특성을 갖는다. 따라서, 본 발명에 따른 가변이득 증폭기는 선형 데시벨 전달 컨덕턴스를 갖는다.

Claims (22)

  1. 접지에 연결된 일단을 갖는 가변저항;
    제 1 차동 입력신호를 수신하고 증폭하여 출력노드와 상기 가변저항의 타단 사이에 제 1 전류를 흘리고 2gm의 전달 컨덕턴스를 갖는 제 1 MOS 트랜지스터; 및
    제 2 차동 입력신호를 수신하고 증폭하여 상기 출력노드와 접지 사이에 제 2 전류를 흘리고 gm의 전달 컨덕턴스를 갖는 제 2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 가변이득 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 차동 입력신호는 정의 차동 입력신호이고, 상기 제 2 차동 입력신호는 부의 차동 입력신호인 것을 특징으로 하는 가변이득 증폭기.
  3. 제 1 항에 있어서, 상기 가변이득 증폭기는
    전원전압과 상기 출력노드 사이에 연결된 부하저항을 더 구비하는 것을 특징으로 하는 가변이득 증폭기.
  4. 제 1 항에 있어서, 상기 가변이득 증폭기는
    상기 가변저항을 선형적으로 변화시킴으로써 지수적으로 변화하는 전달컨덕턴스를 얻을 수 있는 것을 특징으로 하는 가변이득 증폭기.
  5. 제 1 항에 있어서,
    상기 제 1 MOS 트랜지스터의 사이즈는 상기 제 2 MOS 트랜지스터의 사이즈의 2 배인 것을 특징으로 하는 가변이득 증폭기.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 가변이득 증폭기.
  7. 제 1 항에 있어서, 상기 가변저항은
    MOS 트랜지스터를 사용하여 구현되는 것을 특징으로 하는 가변이득 증폭기.
  8. 제 7 항에 있어서, 상기 가변저항으로 사용되는 MOS 트랜지스터는
    선형 영역에서 동작하는 것을 특징으로 하는 가변이득 증폭기.
  9. 제 7 항에 있어서, 상기 가변이득 증폭기는
    상기 가변저항으로 사용되는 MOS 트랜지스터의 게이트 전압의 조절에 의해 출력전류가 지수적으로 변화하는 것을 특징으로 하는 가변이득 증폭기.
  10. 정의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖는 제 1 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터의 소스와 접지 사이에 연결되고 2I의 전류를 공급하는 제 1 전류원;
    정의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖는 제 2 MOS 트랜지스터;
    부의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖는 제 3 MOS 트랜지스터;
    상기 제 2 및 제 3 MOS 트랜지스터의 소스와 접지 사이에 연결되고 I의 전류를 공급하는 제 2 전류원;
    부의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖는 제 4 MOS 트랜지스터;
    상기 제 4 MOS 트랜지스터의 소스와 접지 사이에 연결되고 2I의 전류를 공급하는 제 3 전류원; 및
    상기 제 1 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터 사이에 연결되어 있는 가변저항을 구비하는 것을 특징으로 하는 가변이득 증폭기.
  11. 제 10 항에 있어서, 상기 가변이득 증폭기는
    전원전압과 상기 제 1 출력노드 사이에 연결된 제 1 부하저항, 및 전원전압과 상기 제 2 출력노드 사이에 연결된 제 2 부하저항을 더 구비하는 것을 특징으로 하는 가변이득 증폭기.
  12. 제 10 항에 있어서,
    상기 제 2 및 제 3 MOS 트랜지스터의 트랜스컨덕턴스 값은 동일하고, 상기 제 1 및 제 4 MOS 트랜지스터의 트랜스컨덕턴스 값은 상기 제 2 MOS 트랜지스터의 2 배의 크기를 갖는 것을 특징으로 하는 가변이득 증폭기.
  13. 제 10 항에 있어서, 상기 가변저항은
    적어도 하나의 MOS 트랜지스터를 사용하여 구현되는 것을 특징으로 하는 가변이득 증폭기.
  14. 제 13 항에 있어서, 상기 가변저항으로 사용되는 적어도 하나의 MOS 트랜지스터는
    선형 영역에서 동작하는 것을 특징으로 하는 가변이득 증폭기.
  15. 제 13 항에 있어서, 상기 가변이득 증폭기는
    상기 가변저항으로 사용되는 적어도 하나의 MOS 트랜지스터의 게이트에 인가되는 제어전압을 조절함으로써 지수적으로 변화하는 전달컨덕턴스를 얻을 수 있는 것을 특징으로 하는 가변이득 증폭기.
  16. 제 10 항에 있어서,
    상기 제 1 내지 제 4 MOS 트랜지스터들의 사이즈는 모두 동일한 것을 특징으로 하는 가변이득 증폭기.
  17. 정의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖고 4(W/L)의 크기를 갖는 제 1 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터의 소스와 접지 사이에 연결되고 I의 전류를 공급하는 제 1 전류원;
    정의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖고 (W/L)의 크기를 갖는 제 2 MOS 트랜지스터;
    부의 차동 입력신호가 인가되는 게이트와 제 1 출력노드에 연결된 드레인을 갖고 (W/L)의 크기를 갖는 제 3 MOS 트랜지스터;
    상기 제 2 및 제 3 MOS 트랜지스터의 소스와 접지 사이에 연결되고 2I의 전류를 공급하는 제 2 전류원;
    부의 차동 입력신호가 인가되는 게이트와 제 2 출력노드에 연결된 드레인을 갖고 4(W/L)의 크기를 갖는 제 4 MOS 트랜지스터;
    상기 제 4 MOS 트랜지스터의 소스와 접지 사이에 연결되고 I의 전류를 공급하는 제 3 전류원; 및
    상기 제 1 MOS 트랜지스터와 상기 제 4 MOS 트랜지스터 사이에 연결되어 있는 가변저항을 구비하는 것을 특징으로 하는 가변이득 증폭기.
  18. 제 17 항에 있어서, 상기 가변이득 증폭기는
    전원전압과 상기 제 1 출력노드 사이에 연결된 제 1 부하저항, 및 전원전압과 상기 제 2 출력노드 사이에 연결된 제 2 부하저항을 더 구비하는 것을 특징으로 하는 가변이득 증폭기.
  19. 제 17 항에 있어서,
    상기 제 2 및 제 3 MOS 트랜지스터의 트랜스컨덕턴스 값은 동일하고, 상기 제 1 및 제 4 MOS 트랜지스터의 트랜스컨덕턴스 값은 상기 제 2 MOS 트랜지스터의 2 배의 크기를 갖는 것을 특징으로 하는 가변이득 증폭기.
  20. 제 17 항에 있어서, 상기 가변저항은
    적어도 하나의 MOS 트랜지스터를 사용하여 구현되는 것을 특징으로 하는 가변이득 증폭기.
  21. 제 20 항에 있어서, 상기 가변저항으로 사용되는 적어도 하나의 MOS 트랜지스터는
    선형 영역에서 동작하는 것을 특징으로 하는 가변이득 증폭기.
  22. 제 20 항에 있어서, 상기 가변이득 증폭기는
    상기 가변저항으로 사용되는 적어도 하나의 MOS 트랜지스터의 게이트에 인가 되는 제어전압을 조절함으로써 지수적으로 변화하는 전달컨덕턴스를 얻을 수 있는 것을 특징으로 하는 가변이득 증폭기.
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