JP3960582B2 - 可変利得回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、携帯無線機等に用いられ、利得制御信号に対してデシベル(dB)表示した利得を直線的に可変させる可変利得回路に関する。
【０００２】
【従来の技術】
近年、携帯電話機に代表される移動通信機器の開発が盛んに行われている。これらの通信機器は、例えば人間が所持したり、自動車などに搭載されて使用されるため、小型化、軽量化が要求されている。このため、このような無線機器を構成する部品は、従来の構成部品単体を多数接続したハイブリッドの構成よりも、小型化、軽量化に向くモノリシックIC(Integrated Circuit，集積回路)化が強く望まれるようになってきた。一方、部品の小型化の他に無線機の低価格化が要求されており、IC化技術は無線機の低価格化の面でも有効な技術である。
【０００３】
また、近年開発が盛んになってきたCDMA（Code Division multiple access, 符号分割多元接続）無線機は、送信電力制御が必須であるため、場合によっては送信IF（中間周波数）段可変利得回路は70dB以上の信号レベル制御を行うことが求められるようになってきた。一般にこのような大きな利得制御を行うためには、利得制御信号に対してデシベル表示した利得を直線的に調節することが求められる。これは利得制御を容易に行うためである。
【０００４】
図１４は、従来のバイポーラトランジスタを用いた可変利得回路の回路図を示す。この可変利得回路は可変利得増幅器(Variable Gain Amplifier)1と利得制御信号補正回路(Control Signal Converter)2で構成されている。バイポーラトランジスタQ1,Q2は差動ペアを構成し、共通エミッタ端子にIF信号(入力電流Isig)が入力される。出力電流IaはバイポーラトランジスタQ1のコレクタ端子から取り出される。入力電流Isigから出力電流Iaを生成するためには、利得制御信号Vz1をバイポーラトランジスタQ1,Q2のベース端子間に入力すればよい。尚、図中の矢印は、電流の向きを表している。
【０００５】
バイポーラトランジスタQ2のコレクタに流れる電流Isig-Iaは不要電流とされ、電源等（不図示）に流れるように設計される。この場合、IsigからIaへの伝達関数は以下の式(1)で表される。
【０００６】
【数１】
【０００７】
ここでVTは熱電圧であり、常温で約26mVである。
【０００８】
式(1)から 1 << exp(Vz1/VT) の条件では、Ia/Isig=1/exp(Vz1/VT)と近似でき、利得制御信号Vz1を大きくすると、利得(Ia/Isig)は指数関数的に減少することがわかる。
【０００９】
しかし、上記仮定（1 << exp(Vz1/VT) ）が成り立たない場合、例えばVz1が０Ｖ以下では利得制御信号Vz1と利得(Ia/Isig)の関係は指数関数の関係ではなくなる。つまり、利得制御信号Vz1に対して1 << exp(Vz1/VT)の仮定が成り立たなくなると、デシベル表示した利得(Ia/Isig)と利得制御信号Vz1の関係が線形ではなくなってしまう。このため、バイポーラトランジスタQ10及びQ11、電流源Io、電圧源VBB、利得補正を行うための利得制御電流源I1=Io・exp(-b・Vx) で構成される利得制御信号補正回路2を用いて、内部利得制御信号Vxに対して、利得(Ia/Isig)が指数関数的に減少するようにした可変利得回路が提案されている(先願明細書である特願平10-370290号（特開平2000-196386号公報）を参照)。この利得制御信号補正回路2を用いる場合、利得制御信号Vxと利得(Ia/Isig)は以下の式で表される。
【００１０】
【数２】
【００１１】
ここで、bは定数で、例えば２〜４である。
【００１２】
図１５（ａ）は、従来のバイポーラトランジスタを用いた可変利得回路のブロック図であり、図１５（ｂ）は可変利得回路の外部から供給された外部利得制御信号VCと電圧利得GAIN(VOUT/VIN)（dB）の関係を示すグラフである。尚、“(dB)”はデシベル表示した利得を表し、以下同様とする。ここで、外部利得制御信号VCは内部利得制御信号Vxと等しいものであり、Isig=g・VIN，Ia=g・VOUTであり、gはコンダクタンスで例えば０．１(A/V)である。
【００１３】
図１５（ａ）のブロック構成を用いることで、内部利得制御信号Vxと利得(Ia/Isig)は指数関数の関係になる。しかしながら、この関係が成立するのは、バイポーラトランジスタを用いた場合に限られる。
【００１４】
つまり、電界効果トランジスタ(Field Effect Transistor, FET)を用いて、図１４の可変利得回路を構成した場合、内部利得制御信号Vxと利得(Ia/Isig)の関係が指数関数ではなくなるという問題が起きる。以下この問題を詳細に説明する。
【００１５】
また、以下に示すFETは断わりのない限り、N型(Nチャネル)MOSトランジスタ(MOS-FET；Metal Oxide Semiconductor -FET)を示すものである。
【００１６】
図１６は、FETをMOS-FETと仮定し、MOS-FETを用いて図１４の可変利得回路を示す。ここで、ID1は内部利得制御信号Vxを用いて、以下の式で表されものとする。
【００１７】
【数３】
【００１８】
ここで、Ioは定電流源の電流値、bは定数を表す。また、本図において、
ID2=Io-ID1の関係が成り立つものである。
【００１９】
本回路において、可変利得増幅器11の電流利得GMOS(=Iout1/Isig1)は以下の式で表される。
【００２０】
【数４】
【００２１】
ここでgm10,gm11はそれぞれMOSトランジスタM10,M11の相互コンダクタンスを表す。M10,M11はトランジスタが強反転状態時の特性である２乗特性を示すと仮定すると、それぞれの電流ID10,ID11とゲート電圧VGS10,VGS11の関係は以下の式で表される。
【００２２】
【数５】
【００２３】
ここで、βはμ・Cox・W/(2L)であり、μはキャリアの移動度，Coxは単位面積当たりの酸化膜静電容量,Wはチャネル幅,Lはチャネル長である。VTHはしきい値電圧を表す。式(4),(5),(6)からGMOSは以下の式となる。
【００２４】
【数６】
【００２５】
式(9)からID1>>ID2またはID1<<ID2の場合、分母はIoと近似できるので、式(10)のように変形できる。
【００２６】
【数７】
【００２７】
式(10)と式(2)から、MOS-FETを用いた場合の利得(dB)と内部利得制御信号Vxの関係は、バイポーラトランジスタを用いた場合に比べて、傾きが半分になる直線に漸近することがわかる。
【００２８】
また、ID1=ID2=Io/2の時すなわちVz1=0のとき、式(9)のルートの中の分母が2Ioとなるため、MOS-FETを用いた場合の利得GMOS(dB)と利得制御信号Vxによる漸近線に対して、利得が３ｄＢ低い値をとることがわかる。
【００２９】
一方、ID1<<ID2の場合、M1、M11の電流特性は２乗特性から外れて指数関数特性をもつようになる。この特性はトランジスタが弱反転状態時の特性であり、以下の式で近似される。
【００３０】
【数８】
【００３１】
ここで、A,c,VTH1は定数であり、VGSはトランジスタM1のゲート-ソース間電圧である。このときの利得GMOSは以下の式で近似できる。
【００３２】
【数９】
【００３３】
ここで、c・ID1 << 2 √(β・ID2) 及び ID2〜Io とした。この式からID1<<ID2の場合、バイポーラトランジスタによる特性と同じ傾きをもつようになる。
【００３４】
上記に示したMOS-FETの2つの動作領域を考慮に入れた利得特性は図17のようになる。図17からわかるように、MOS-FETを用いた場合、外部利得制御信号VC(=Vx)に対して利得(dB)が直線にならない。
【００３５】
無線機の利得を制御する場合、デシベル表示した利得(dB)と外部利得制御信号VCの関係が直線近似できることが、制御の容易さから求められる。しかしながら、従来のFET、特にMOS-FETを用いた可変利得回路の特性は、上記に示したように利得(dB)と外部利得制御信号Vcの関係は最大利得時まで直線近似できない。線形近似できる範囲で利得を制御することを考えると、最大利得時を使用できないので、利得制御範囲の低下する欠点が生ずる。これに伴い、利得可変増幅器を増加させることが必要となるため、消費電流増大を招くことになる。さらに、一般に増幅器は最大利得時が最も低雑音特性を有するので、雑音特性も劣化してしまう。
【００３６】
【発明が解決しようとする課題】
本発明は、外部から供給された利得制御信号に対してデシベル表示した利得を直線的に調節できるような電界効果トランジスタを用いた可変利得回路を提供することである。
【００３７】
【課題を解決するための手段】
第１の発明は、入力信号を入力し、増幅された増幅信号を出力し、かつ電界効果トランジスタを含む第１可変利得増幅器(101)と、供給される第１利得制御信号(Vx)に基づいて、前記第１可変利得増幅器(101)の利得を制御する第２利得制御信号(Vz1)を出力し、かつ、電界効果トランジスタを含む第１利得制御信号補正回路(102)と、前記増幅信号を入力し、第３利得制御信号(Vz2)により利得が制御される第２可変利得増幅器(201)と、前記第１利得制御信号(Vx) を、前記第１可変利得増幅器(101)及び第１利得制御信号補正回路(102)が含む前記電界効果トランジスタそれぞれが２乗特性を有する強反転状態で動作するがゆえに前記増幅信号と前記第１利得制御信号(Vx) との関係に顕れる利得偏差を補正した信号を出力信号として第２可変利得増幅器(201)に出力させるべく変換した、前記第３利得制御信号(Vz2)を、出力する第２利得制御信号補正回路(202)と、を備える可変利得回路である。
【００３８】
第２の発明は、入力信号を入力し、増幅された増幅信号を出力し、かつ電界効果トランジスタを含む第１可変利得増幅器(101)と、供給される第１利得制御信号(Vx)に基づいて、前記第１可変利得増幅器(101)の利得を制御する第２利得制御信号(Vz1)を出力し、かつ、電界効果トランジスタを含む第１利得制御信号補正回路(102)と、前記増幅信号を入力し、第３利得制御信号(Vz2)により利得が制御される第２可変利得増幅器(201)と、入力される前記第２利得制御信号(Vz1)を、前記第１可変利得増幅器(101)及び第１利得制御信号補正回路(102)が含む前記電界効果トランジスタそれぞれが２乗特性を有する強反転状態で動作するがゆえに前記増幅信号と前記第１利得制御信号(Vx)との関係に顕れる利得偏差を補正した信号を出力信号として前記第２可変利得増幅器(201)に出力させるべく変換した、前記第３利得制御信号(Vz2)を出力する第２利得制御信号補正回路(212)と、を備える可変利得回路である。
【００３９】
第３の発明は、第１の発明に加えて、供給される第４利得制御信号 (VC) を、前記第１可変利得増幅器 (101) 及び第１利得制御信号補正回路 (102) が含む前記電界効果トランジスタそれぞれが指数関数特性を有する弱反転状態で動作するがゆえに前記増幅信号と前記第４利得制御信号 (VC) との関係に顕れる利得偏差を補正した信号を前記出力信号として前記第２可変利得増幅器 (201) に出力させるべく変換した、前記第１利得制御信号 (Vx) を、前記第１利得制御信号補正回路 (102) 及び前記第２利得制御信号補正回路 (202) に供給する第３利得制御信号補正回路(300)を備える可変利得回路である。
【００４０】
第４の発明は、第２の発明に加えて、供給される第４利得制御信号 (VC) を、前記第１可変利得増幅器 (101) 及び第１利得制御信号補正回路 (102) が含む前記電界効果トランジスタそれぞれが指数関数特性を有する弱反転状態で動作するがゆえに前記増幅信号と前記第４利得制御信号 (VC) との関係に顕れる利得偏差を補正した信号を前記出力信号として前記第２可変利得増幅器 (201) に出力させるべく変換した、前記第１利得制御信号 (Vx) を、前記第１利得制御信号補正回路 (102) に供給する第３利得制御信号補正回路(300)を備える可変利得回路である。
【００４２】
第５の発明は、第１乃至４の発明において、前記第１可変利得増幅器(101)は、第１−１電界効果トランジスタ(M10)と第１−２電界効果トランジスタ(M11)を含み、前記第１−１電界効果トランジスタ(M10)のゲート端子と前記第１−２電界効果トランジスタ(M11)のゲート端子との間に前記第２利得制御信号(Vz1)が差動入力され、前記第１−１電界効果トランジスタ(M10)のソース端子と前記第１−２電界効果トランジスタ(M11)のソース端子は共通接続されると共に前記入力信号を含む第１電流源(Isig1)を介して接地され、前記第２可変利得増幅器(201)は、第２−１電界効果トランジスタ(M20)と第２−２電界効果トランジスタ(M21)を含み、前記第２−１電界効果トランジスタ(M20)のゲート端子と前記第２−２電界効果トランジスタ(M21)のゲート端子との間に前記第３利得制御信号(Vz2)が差動入力され、前記第２−１電界効果トランジスタ(M20)のソース端子と前記第２−２電界効果トランジスタ(M21)のソース端子は共通接続されると共に前記増幅信号を含む第２電流源(Isig3)を介して接地される可変利得回路である。
【００４３】
第６の発明は、第１乃至４の発明において、前記第１利得制御信号補正回路(102)は、第３−１電界効果トランジスタ(M1)と第３−２電界効果トランジスタ(M2)を含み、前記第３−１電界効果トランジスタ(M1)のドレイン端子は前記第３−１電界効果トランジスタ(M1)のゲート端子と接続されると共に前記第１利得制御信号(Vx)に対応した電流信号(ID1)が入力され、前記第３−１電界効果トランジスタ(M1)のソース端子は前記第３−２電界効果トランジスタ(M2)と共通接続されると共に所定の電流を出力する第３電流源（Io）を介して接地され、前記第３−２電界効果トランジスタ(M2)のゲート端子は所定の電圧源(VBB1)に接続され、前記第３−１電界効果トランジスタ(M1)のゲート端子と前記第３−２電界効果トランジスタ(M2)のゲート端子との間の電圧が前記第２利得制御信号(Vz1)とされ、前記電流信号(ID1)が Io・exp(-b・Vx) （bは定数）で表される可変利得回路である。
【００４４】
第７の発明は、第２又は４の発明に加えて、前記第２利得制御信号補正回路(212)は、電圧電流変換回路(400)と第４利得制御信号補正回路（112）を含む可変利得回路である。
【００４５】
次に、本発明の具体的な回路構成について説明する。
【００４６】
可変利得回路の外部から供給された外部利得制御信号VCが、０Ｖから所定の電圧VC1まで変わる時の利得をa+bとし、VC1以上の利得をaとする第３利得制御信号補正回路300を介して内部利得制御信号Vxに変換され、さらに内部利得制御信号Vxは利得制御電流ID1=exp(-b・Vx)に変換される。ただし、bは正の定数とする。
【００４７】
差動ペアMOSトランジスタの共通ソース端子に直流電流Ioを入力する。差動ペアMOSトランジスタの一方はドレイン端子とゲート端子を接続し、そのドレイン端子に利得制御電流ID1を入力し、他方のMOSトランジスタのゲート端子は適当な直流レベルに固定し、ドレイン端子は電源端子に接続し、上記差動ペアトランジスタのゲート端子間電圧である利得制御信号Vz1を出力とする第１利得制御信号補正回路102と備える。
【００４８】
共通ソース端子に所望信号電流を入力した差動ペアトランジスタからなる第１可変利得増幅器101を用意し、第１可変利得増幅器101のゲート間電圧には上記利得制御信号Vz1が与えられる。第１可変利得増幅器101の出力電流は後段の第２可変利得増幅器201の入力電流とされ、
第２可変利得増幅器201は第１可変利得増幅器101と同様な回路で構成されることを特徴とする。
【００４９】
上記利得制御信号Vz1を入力とし、出力電流Iz1がq・Io-m・Vz1 2 となる2乗回路（q,mは定数）と、上記第１利得制御信号補正回路102と同様な回路である第５利得制御信号補正回路112と、を含む第２利得制御信号変換回路202を備え、第２利得制御信号補正回路202は、上記第５利得制御信号補正回路112の利得制御電流IAを上記出力電流Iz1と所定の直流電流の和とすることを特徴とし、出力電圧は利得制御信号Vz2とされる。
【００５０】
上記第２可変利得増幅器201のゲート間電圧には第２利得制御信号補正回路202の出力である利得制御信号Vz2が与えられる。
【００５１】
上述した構成の可変利得回路により、外部利得制御信号VCに対し、dB表示された利得が直線的に変化することができる。
【００５２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００５３】
図１(a)の実線は、従来の技術（図１４）で説明したバイポーラトランジスタを用いた利得補正回路付き可変利得回路を、FETに置き換えた場合の回路(図１６)の利得(dB)-利得制御信号特性を示す。
【００５４】
本説明においては、FETは最も一般的に使用されるMOS型電界効果トランジスタ（MOS-FET）として説明する。[従来の技術]で述べたように、外部利得制御信号VC=VC2のとき、つまり、ID1=ID2またはVz1=０Ｖ(図１６)のとき、利得(dB)-利得制御信号特性を直線近似した特性(破線)から、利得が3dB下がる。さらに、VC > VC1のとき、つまりMOS-FETが弱反転領域に入ったとき、利得-利得制御信号特性の傾き(一点鎖線の傾き)はVC<VC1 の時の傾きに比べ、式(10)と式(13)から約２倍になる。
【００５５】
本発明は、この特性に新たな利得補正機能を付け加えることにより、VC ≧ 0 の範囲で利得(dB表示)-利得制御信号特性が直線特性を示すようにすることである。以下、この特性をLOG-LINEAR特性(またはlinear-in-dB特性)と呼ぶことにする。LOG-LINEAR特性を得る目的は、可変利得回路の低消費電力化、低雑音性を実現することである。
【００５６】
LOG-LINEAR特性を得るため、本発明は以下に示す二つの利得補正を行う。一つ目は、図１(b)に示すように、ID1=ID2近傍における利得補正を行うものである。
【００５７】
二つ目はMOS-FETの動作領域が強反転状態から弱反転状態への遷移による利得偏差を補正するものである。これを図１(c)のグラフで示す。ただし、J-FET（接合型電界効果トランジスタ）やMES-FET（ショットキー接合型電界効果トランジスタ）の様な反転層のないFETにおいては、二つ目の補正は不要である。図１(b),(c)の補正を行うことにより、MOS-FETを用いても、LOG-LINEAR特性が得られる。これを図1-(d)に示す。
【００５８】
（第１の実施形態）図２は図１で示した利得補正方法を実現する第１の実施形態に係る可変利得回路のブロック図である。VIN、VOUT、VCは、それぞれ利得制御される所望信号(被制御信号)の入力端子、所望信号の出力端子、外部利得制御信号入力端子を表す。可変利得回路の外部から供給された外部利得制御信号VCは第３利得制御信号変換回路300を介して、内部利得制御信号Vxに変換される。その際、図１(c)に示すように、外部利得制御信号VCがVC1までは利得a+bで変換され、VC2以上は利得aで変換されるものとする。
【００５９】
内部利得制御信号Vxは第１利得制御信号補正回路102及び第２利得制御信号補正回路202に入力され、それぞれ、第１及び第２利得制御信号(Vz1,Vz2)に変換される。第１及び第２利得制御信号(Vz1,Vz2)は、それぞれ、第１及び第２可変利得増幅器(101,201)の利得制御信号入力端子に入力される。所望信号VINは第１可変利得増幅器101に入力され、利得制御信号Vz1に応じて利得制御される。第１可変利得増幅器101で利得制御された所望信号（増幅信号）は第２可変利得増幅器201に入力され、利得制御信号Vz2に応じて利得制御され、出力信号VOUTとして出力される。第１及び第２利得制御信号補正回路(102,202)の入出力特性に関しては、回路構成を含めて、後で説明する。
【００６０】
図２における第２利得制御信号補正回路202及び第２可変利得増幅器201が、ID1=ID2近傍に生じる利得偏差を図１(b)に示すように補正する利得偏差補正回路である。
【００６１】
尚、上述したように、J-FETやMES-FETの様な反転層のないFETの場合、図１(c)に示した補正は不要である。したがって、第３利得制御信号変換回路300も不要であり、第１利得制御信号補正回路102及び第２利得制御信号補正回路202に入力される内部利得制御信号Vxは外部利得制御信号VCそのものである。
【００６２】
（第２の実施形態）図３は第２の実施形態に係る可変利得回路のブロック図である。図２と異なる点は第２利得制御信号補正回路202が第４利得制御信号補正回路212となり、第４利得制御信号補正回路212の入力信号は第１利得制御信号補正回路102の出力信号である利得制御信号Vz1とされる点である。
【００６３】
尚、上述したように、J-FETやMES-FETの様な反転層のないFETの場合、図１(c)に示した補正は不要である。したがって、第３利得制御信号変換回路300も不要であり、第１利得制御信号補正回路102に入力される内部利得制御信号Vxは外部利得制御信号VCそのものである。
【００６４】
図３における第１利得制御信号補正回路102,第４利得制御信号補正回路212及び第２可変利得増幅器201が、ID1=ID2近傍に生じる利得偏差を図１(b)に示すように補正する利得偏差補正回路である。
【００６５】
図２及び図３の利得偏差補正回路の利得特性が以下の利得特性GCMPを有すれば、利得補正が可能であることは、式(9)を参照すれば明らかである。
【００６６】
【数１０】
【００６７】
また、式(14)の利得特性GCMPが正確に得られなくとも、式(14)の近似解をもつ特性をもてば、利得補正は可能である。
【００６８】
これまで説明した第１可変利得増幅器101は１段構成を考慮したものである。次に、ｎ段縦列接続した場合について述べる。第１可変利得増幅器101をｎ段とし、各利得段に第１利得制御信号補正回路102からの利得制御信号Vz1を与えると仮定すると、第１可変利得増幅器101の利得GMOSnは式(9)のn倍となるので、A'を比例定数とすると、以下の式で表される。
【００６９】
【数１１】
【００７０】
ここでID2はIo-ID1を表す。
【００７１】
この場合、第２可変利得増幅器201及び第２利得制御信号補正回路202（図２の場合）、又は第２可変利得増幅器201，第４利得制御信号補正回路212及び第１利得制御信号補正回路102（図３の場合）による利得は以下の式で表されれば、利得補正が可能である。
【００７２】
【数１２】
【００７３】
ここで、Bは比例定数を表す。
【００７４】
また、利得補正のため、第２可変利得増幅器201の段数は複数段用いても式(16)を満たす特性を有するのであれば、特に問題はない。
【００７５】
次に、上述した第１及び第２実施形態の具体的な実施の態様について説明する。図２、図３に示した第１利得制御信号補正回路102の具体的な回路構成を図４に示す。以下に示すトランジスタは断わりのない限り、N型MOS-FET(Nch MOS-FET)を示すものである。
【００７６】
トランジスタM1はドレイン端子とゲート端子が接続され、ドレイン端子からID1が入力される。トランジスタM2はドレイン端子が電源電圧VDDに接続され、ソース端子がトランジスタM1のソース端子と接続されるとともに、電流源Ioを介して接地される。トランジスタM2のゲート端子は所定の電源VBBが接続される。トランジスタM2のドレイン端子に流れる電流ID2は電流源Ioの電流IoとID1の差電流が流れる(ID2=Io-ID1)。図では、トランジスタM2のドレイン端子は電源電圧VDDに接続されているが、ID2=Io-ID1となるように電流が流れるものであれば、ドレイン端子の接続に変更があっても問題はない。
【００７７】
本回路において、ID1は以下の電流が流れるものとする。
【００７８】
【数１３】
【００７９】
ここで、bは正の定数、Vxは第３利得制御信号補正回路300から出力される内部利得制御信号である。内部利得制御信号Vxから式(17)で示されるID1に変換するには、バイポーラトンラジスタを使用した指数関数特性を利用した方法を用いる。これに関しては特願平10-370290号（特開平2000-196386号公報）で用いた手法で実現できるため、ここでは詳細を記さない。
また、特願平10-370290号とは異なる手法を用いて指数関数特性を得ることができれば、その手法を用いても特に問題はない。なお、図４において、内部利得制御信号Vxから電流源ID1に変換される回路ブロックは電流源ID1に含まれるとし、指数関数特性変換部の回路は特に記さない。
上記回路により構成された第１利得制御信号補正回路102の伝達関数は、M1およびM2が２乗特性を有すると仮定すると、以下の式で表される。
【００８０】
【数１４】
【００８１】
ただし、ID1およびID2は以下の式で表される。
【００８２】
【数１５】
【００８３】
次に、図２、図３で示した第１可変利得増幅器101及び第２可変利得増幅器201について図５を参照して説明する。
【００８４】
まず、第１可変利得増幅器101について説明する。トランジスタM10のドレイン端子は電源電圧VDDに接続され、ソース端子はトランジスタM11のソース端子を接続されるとともに、利得制御される所望信号が含まれる電流源Isigを介して接地される。トランジスタM11のドレイン端子は出力電流Ioutが流れる。
【００８５】
M10とM11のゲート端子間には第１利得制御信号補正回路102の出力信号である利得制御信号Vz1が印加される。
【００８６】
また、M10のゲート端子は所定のVBBが与えられるが、第１利得制御信号補正回路102ですでに与えられている場合は不要である。上記説明は第１可変利得増幅器101の説明であるが、第２可変利得増幅器201も同様である。
ただし、第２可変利得増幅器201の場合は、第２利得制御信号補正回202又は第４利得制御信号補正回路212の出力信号である利得制御信号Vz2がM10とM11のゲート端子間に印加されることになる。
【００８７】
次に、図２の第２利得制御信号補正回路202及び図３の第４利得制御信号補正回路212について図６を参照して説明する。第２利得制御信号補正回路202は、第１利得制御信号補正回路102と同様の回路である第６利得制御信号補正回路122と、Iz1=f(Vz1)なる電圧電流変換回路400と、第１利得制御信号補正回路102と同様の回路である第５利得制御信号補正回路112とが縦列接続された回路である。ただし、第５利得制御信号補正回路112の入力電流は、上記電圧電流変換回路の出力電流Iz1と所定の直流バイアス電流IBBの和電流が入力されるものとする。
【００８８】
Iz1=f(Vz1)が、Vz1=０Ｖ ( つまりID1=ID2 )の時、Iz1が最大になり、Vz1の絶対値が大きくなるに従い、Iz1が小さくなる関数をもてば、第２利得制御信号補正回路202及び第２可変利得増幅器201により利得補正が可能であることを以下に示す。ID1=ID2のとき、図２の第１利得制御信号補正回路102及び第１可変利得増幅器101により、利得が３ｄＢ小さくなる。この時、第２利得制御信号補正回路202におけるVz1は０Ｖとなり、Iz1は最大電流Iz1,maxとなる。第５利得制御信号補正回路112の入力信号はこの時最大値Iz1,max+IBB (Ａ) となるので、第２利得制御信号補正回路202の出力電圧である利得制御信号Vz2は最小になる。したがって、図５に示した第２可変利得増幅器201の利得は最大値をとる。一方、Vz1の絶対値が大きくなると、Iz1が小さくなる。この場合は、第５利得制御信号補正回路112の入力電流が小さくなるため、第２利得制御信号補正回路202の出力電圧Vz2は大きくなる。よって、図５に示した第２可変利得増幅器201の利得が下がる。
【００８９】
第２利得制御信号補正回路202及び第２可変利得増幅器201の動作をまとめると、Vz1=０Ｖで利得が最大になり、Vz1の絶対値が大きくなるにつれ、利得が減少することになる。これから、第１利得制御信号補正回路102及び第１可変利得増幅器101による利得偏差を第２利得制御信号補正回路202及び第２可変利得増幅器201により補正することが可能となる。
【００９０】
ここで、第１の実施形態（図２の可変利得回路）の代わりに第２の実施形態（図３の可変利得回路）を用いる場合、図３の第４利得制御信号補正回路212は、図３の第１利得制御信号補正回路102から第１利得制御信号Vz1を受け取るので、図６の第６利得制御信号補正回路122を必要としない。従って、第２の実施形態の回路構成は第１の実施形態の回路構成よりも小型になる。
【００９１】
次に、上記に示したIz1=f(Vz1)の電圧電流変換回路400の実現方法の一例として、以下に示す２乗特性をもつ回路（２乗回路）を用いた場合について図７を参照して説明する。
【００９２】
【数１６】
【００９３】
ここで、q,mは定数である。
図7は、第２の実施形態に係り、第１可変利得増幅器101が２段縦列接続された後、第４利得制御信号補正回路212及び第２可変利得増幅器201による利得偏差補正回路に接続されるものを示している。尚、図の簡略化のため第１可変利得増幅器101を１段しか書いていないが、図中の“2 stages VGA”は第１可変利得増幅器101が２段縦列接続されている状態を表している。第１可変利得増幅器101が２段縦列接続されているので、利得GMOS2は式(9)の２乗となり、以下の式で表される。ただし、各可変利得段間の電流利得は１と仮定する。
【００９４】
【数１７】
【００９５】
式(22)から、ID1=ID2のとき、利得GMOS2は６ｄＢ減少することになる。以下、式(21)で与えられた電圧電流変換回路400及び第２可変利得増幅器201を用いて、利得補正が行えることを示す。また、説明を簡単にするため、各トランジスタの寸法比は1とし、IBB=Io/4とする。ここで、各トランジスタの寸法比とは、W/Lをいい、Wはチャネル幅，Lはチャネル長で，通常チャネル長Lは一定とする。
【００９６】
上記回路構成において、第５利得制御信号補正回路112の入力電流IAは以下の式で表される。
【００９７】
【数１８】
【００９８】
ここで、p=1/4+q とした。電圧電流変換回路400に入力される利得制御信号Vz1は以下の式で表される。
【００９９】
【数１９】
【０１００】
式(24)を式(23)に代入すると、IAは以下の式で表される。
【０１０１】
【数２０】
【０１０２】
ただし、ID2=Io-ID1である。
【０１０３】
ここで、ID1=０Ａのとき、電圧電流変換回路400の出力電流Iz1を０Ａとするように設計すると、
IAおよびIBは以下の式で表される。
【０１０４】
【数２１】
【０１０５】
この時、第２可変利得増幅器201の利得GCMP1は以下のように表される。
【０１０６】
【数２２】
【０１０７】
式(26),式(27)を式(28)に代入すると、第２可変利得増幅器201の利得GCMP1は ID1 の関数で表される。
【０１０８】
理想の可変利得増幅器の利得GCMPおよび本回路の第２可変利得増幅器201の利得GCMP1の誤差を比べるため、それぞれの利得を最大値で規格化したGCMP/GCMP,MAXとGCMP1/GCMP1,MAXを比べる。比較表を表1に示す。ただし、p=0.9とした。
【０１０９】
【表１】
【０１１０】
表１により、式(21)で示した２乗特性をもつ電圧電流変換回路400をIz1=f(Vz1)に用いることで、利得偏差が０．５ｄＢ以下が得られることになる。このことから、本発明の第４利得制御信号補正回路212と第２可変利得増幅器201により十分利得補正が可能であることが示される。
【０１１１】
次に、上で用いられた電圧電流変換回路400の一例を図８を参照して説明する。トランジスタM30のドレイン端子はトランジスタM33のドレイン端子と接続されるとともに、負の電流出力端子I-とされる。トランジスタM31のドレイン端子はトランジスタM32のドレイン端子に接続されるとともに正の電流出力端子I+とされる。トランジスタM30のゲート端子はトランジスタM31のゲート端子に接続され、利得制御信号Vz1の一方が入力される。トランジスタM32のゲート端子はトランジスタM33のゲート端子に接続されるとともに、利得制御信号Vz1のもう一方が入力される。トランジスタM30とトランジスタM32のソース端子は共通接続され、電流源Ioを介して接地される。この電流源Io、すなわち差動回路のバイアス電流はテール電流（tail current）ともいう。
【０１１２】
トランジスタM31とトランジスタM33のソース端子は共通接続され、電流源Ioを介して接地される。M30,M31,M32,M33の寸法比は1:K:K:1とする。出力電流Iz1はI+とI-の差により得られるものとする。このように構成された回路の出力電流Iz1は以下の式で表される。
【０１１３】
【数２３】
【０１１４】
| Vz1 | ≦ √( Io/(K・β))の範囲内では式(29)に示されるように、２乗特性が得られることがわかる。したがって、本回路による式(29)と式(21)を比較して、以下のように設定すれば、第２利得制御信号補正回路202又は第４利得制御信号補正回路212が実現できる。
【０１１５】
【数２４】
【０１１６】
【数２５】
【０１１７】
次に、MOS-FET特有の利得偏差の補正について説明する。図９は、MOS-FETの動作領域が強反転状態から弱反転状態への遷移による利得を補正する第３利得制御信号補正回路300の入出力特性のグラフ図である。第３利得制御信号補正回路300の利得は、外部から与えられた外部利得制御信号VCが０ＶからVC1までの間では利得a+bとなり、外部利得制御信号VCがVC1以上では利得aとなる。
【０１１８】
その内部利得制御信号Vxは第１利得制御信号補正回路102又は第２利得制御信号補正回路202に与えられるものである。定数bはMOS-FET の弱反転領域の指数関数特性により決まるが、一般にほぼaの値をとる。
【０１１９】
従って、内部利得制御信号Vxは以下のように表される。
【０１２０】
【数２６】
【０１２１】
ここで、min(VC,VC1)はVC,VC1のうち小さい方の値をとる。このような第３利得制御信号補正回路300により、MOS-FETの動作領域が強反転状態から弱反転状態への遷移による利得偏差を補正できる。
【０１２２】
この特性を実現する具体的な回路を図１０に示す。本回路は差動回路を２つ並列接続したM51〜M55,電流源Ioと抵抗R1からなる回路501ともう一つの差動回路を2つ並列接続したM56〜M62,電流源Io,抵抗R1からなる回路502の出力が共通接続されたものである。
【０１２３】
ただし、M52,M55,M58,M61はN型のFETであり、それ以外のFETはP型である。回路501は、外部利得制御信号VCが０Ｖのとき、出力端子には電流が出力されず、外部利得制御信号VCが高くなるにつれ、出力電流Ixが出力端子から流れるように動作する。回路502は回路501と同じように動作するが、VBB11とM62によりM62のソース電位の最大値は制限されてしまう。このため、回路502ではVCが所定の電位以上になると、出力電流は固定されてしまう。
【０１２４】
本回路では、外部利得制御信号VCが所定の電位以下では回路501,回路502の利得が1/R1となるように設定されているが、利得を異なるように設定する場合は、回路502の抵抗値R1を回路501の抵抗値R1と異なるように設定すればよい。また、本回路では出力を電流Ixとしているが、この電流を抵抗に流すことで電圧出力が得られ、図９で示した内部利得制御信号Vxに変換できる。
【０１２５】
上記の説明からわかるように、図９に示された利得a,bは回路501,回路502の抵抗R1を所定の値にすることで得られることなる。
【０１２６】
これまでの説明においては、所望信号(被制御信号)を単相入力、単相出力としたが、差動入力、差動出力としても同様に利得制御が可能である。図１１に第１可変利得増幅器101又は第２可変利得増幅器102を差動回路にて構成した回路（101A又は102A）を示す。また、図１２に図７に示した可変利得回路を差動回路にて構成した回路を示す。
【０１２７】
上述したように、本発明を用いることで、外部から与えられる外部利得制御信号VCに対しｄB表示された利得が直線的に変化する外部利得制御信号VCの制御電圧範囲を拡大できる。したがって、無線機の利得制御が容易になる。さらに、最大利得時まで指数関数的に利得を変化させることができるため、S/N比を高く維持できる。
【０１２８】
（応用例）本発明による可変利得回路の応用システムの例として、携帯電話機その他の移動無線通信機器における無線送受信機回路の構成を示している。尚、ここでは送受の切り換えを時分割で行うTDD(Time Division Duplex)方式を例として説明するが、これに限るものではない。
【０１２９】
送信時には、送信側ベースバンド処理部601からベースバンド信号発生部で発生された直交した二つのベースバンド信号Ich(TX),Qch(TX)が適当な帯域制限フィルタにより処理されて出力される。ここで、ベースバンド信号とは伝送しようとする信号そのものをいう。これらのベースバンド信号Ich(TX),Qch(TX)は乗算器602,603と加算器604からなる直交変調器に入力され、周波数fL02の第２局部発振信号を変調する。第２局部発振信号は局部発振器801で発生され、９０°移相器（９０−ＰＳ）802により直交した２つの信号に分割されて直交変調器に入力される。
【０１３０】
この直交変調器から出力される変調後の信号はＩＦ信号であり、可変利得回路605に入力される。可変利得回路605は、これまで説明した本発明に基づく可変利得回路であり、図示しない制御系からの利得制御信号（外部利得制御信号VCに相当）に従って入力のＩＦ信号を適当な信号レベルに調整する。
【０１３１】
この場合、ＩＦ信号は電流信号として可変利得回路605に与えられる。さらに、先に説明した可変利得回路では出力信号が電流信号として取り出されるが、可変利得回路605の出力として電圧信号が要求される場合には、電流信号が電圧信号に変換されて出力される。
【０１３２】
可変利得回路605から出力されるＩＦ信号は、一般に直交変調器及び可変利得回路605で発生する不要な高調波を含むため、この不要成分を除去するためのローパスフィルタ（ＬＰＦ）又はバンドパス（ＢＰＦ）からなるフィルタ６０６を介してアップコンバータ６０７に入力される。
【０１３３】
アップコンバータ６０７は、ＩＦ信号と第１局部発振器804で発生される周波数fL01の第１局部発振信号との乗算を行い、周波数fL01＋fL02のＲＦ信号と周波数fL01−fL02のＲＦ信号を生成する。これら二つのＲＦ信号のいずれか一方が所望波とされ、一方は不要なイメージ信号である。ここでは、周波数fL01＋fL02のＲＦ信号を所望波とするが、周波数fL01−fL02のＲＦ信号を所望波としてもよい。イメージ信号は、ＢＰＦからなるイメージ除去用フィルタ608により除去される。所望波は電力増幅器609により所要の電力レベルまで増幅された後、送受切り替えスイッチ（又はデュプレクサ）805を介してアンテナ806に供給され、電波として放射される。
【０１３４】
一方、受信時には、アンテナ806から出力される受信ＲＦ信号が送受切り替えスイッチ（又はデュプレクサ）805及びＢＰＦからなるフィルタ701を介して低雑音増幅器（ＬＮＡ）702に入力される。ＬＮＡ702により増幅された受信ＲＦ信号は、ＢＰＦからなるイメージ除去用フィルタ703を介してダウンコンバータ704に入力される。
【０１３５】
ダウンコンバータ704は、第１局部発振器804で発生される周波数fL01の第１局部発振信号と受信ＲＦ信号の乗算を行い、受信ＲＦ信号をＩＦ信号に周波数変換する。このＩＦ信号はＢＰＦからなるフィルタ705を通過した後、可変利得回路706を介して分波器（図示せず）及び乗算器707,708からなる直交復調器に入力される。
【０１３６】
ここで、可変利得回路706は送信側の可変利得回路605と同様に、これまで説明した本発明に基づく可変利得回路であり、図示しない制御系からの利得制御信号（外部の利得制御信号VCに相当）に従って入力のＩＦ信号を適当な信号レベルに調整する。この場合も、ＩＦ信号は電流信号として可変利得回路706に与えられ、また可変利得回路706の出力として電圧信号が要求される場合には、電流信号が電圧信号に変換されて出力される。
【０１３７】
上記の直交復調器には、送信側の直交変調器と同様に第２局部発振器801から９０°移相器803を介して直交した周波数fL02の第２局部発振信号が入力される。この直交復調器の出力Ich(RX)及びQch(RX)は受信側ベースバンド処理部709に入力され、ここで受信信号が復調されることにより、元のベースバンド信号が再生される。
【０１３８】
尚、この応用例ではＩＦ段の可変利得回路605,706に本発明を適用すると述べてきたが、高周波回路である送信側の電力増幅器609や受信側のＬＮＡ702を可変利得回路で構成する場合にも、本発明の可変利得回路の構成を適用することができる。これらの場合、基本的には入力信号がＩＦ信号からＲＦ信号に変わるだけである。
【０１３９】
【発明の効果】
本発明によれば、外部から供給された利得制御信号に対してデシベル表示した利得を直線的に調節できるような電界効果トランジスタを用いた可変利得回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る可変利得回路の特性および補正手法の概略図。
【図２】 本発明の第１の実施形態に係る可変利得回路のブロック図。
【図３】 本発明の第２の実施形態に係る可変利得回路のブロック図。
【図４】 第１利得制御信号補正回路102の回路図。
【図５】 第１可変利得増幅器101の回路図。
【図６】 第２利得制御信号補正回路202及び第４利得制御信号補正回路212の回路図。
【図７】 図３に示した可変利得回路の具体的な回路図。
【図８】 電圧変換回路400の回路図。
【図９】 第３利得制御信号補正回路300の入出力特性のグラフ図。
【図１０】 第３利得制御信号補正回路300の回路図。
【図１１】 第１可変利得増幅器101又は第２可変利得増幅器102を差動回路にて構成した回路図。
【図１２】 図７に示した可変利得回路を差動回路にて構成した回路図。
【図１３】 ヘテロダイン方式による無線送受信機の無線回路部の構成例を示すブロック図。
【図１４】 従来のバイポーラトランジスタを用いた可変利得回路の回路図。
【図１５】 （ａ）従来のバイポーラトランジスタを用いた可変利得回路のブロック図、（ｂ）利得制御信号VCと電圧利得GAIN(VOUT/VIN)の関係を示すグラフ。
【図１６】 図１４で説明した可変利得回路のバイポーラトランジスタをMOS-FETに置き換えた場合の回路図。
【図１７】 図１６で示した回路のブロック図と利得(dB)-利得制御信号特性のグラフ。
【符号の説明】
１ バイポーラトランジスタを用いた可変利得増幅器
２ バイポーラトランジスタを用いた利得制御信号補正回路
１１ FETを用いた可変利得増幅器
１２ FETを用いた利得制御信号補正回路
１０１ 第１可変利得増幅器
１０２ 第１利得制御信号補正回路
１１２ 第５利得制御信号補正回路
１２２ 第６利得制御信号補正回路
２０１ 第２可変利得増幅器
２０２ 第２利得制御信号補正回路
２１２ 第４利得制御信号補正回路
３００ 第３利得制御信号補正回路
４００ 電圧電流変換回路
６０１ 送信側ベースバンド信号処理部
６０２，６０３，７０７，７０８ 乗算器
６０４ 加算器
６０５，７０６ 可変利得回路
６０６，６０８，７０１，７０３，７０５ フィルタ
６０７ アップコンバータ
６０９ 電力増幅器
７０２ 低雑音増幅器
７０４ ダウンコンバータ
７０９ 受信側ベースバンド信号処理部
８０１ 第２局部発振器
８０２，８０３ ９０度移相器
８０４ 第１局部発振器
８０５ 送受切り替えスイッチ又はデュプレクサ
８０６ アンテナ
Rn(n=整数) 抵抗
Cn(n=整数) キャパシタ
Qn(n=整数) バイポーラトランジスタ
Mn(n=整数) MOSトランジスタ
IDn(n=整数,アルファベット) ドレイン電流
In(n=整数,アルファベット) 電流源または電流
VC 外部から与えられる外部利得制御信号
Vx 回路内部の内部利得制御信号
Vz1,Vz2 第１及び第２利得制御信号
VDD 正電圧源
VBB 電圧源
【発明の属する技術分野】
本発明は、携帯無線機等に用いられ、利得制御信号に対してデシベル(dB)表示した利得を直線的に可変させる可変利得回路に関する。
【０００２】
【従来の技術】
近年、携帯電話機に代表される移動通信機器の開発が盛んに行われている。これらの通信機器は、例えば人間が所持したり、自動車などに搭載されて使用されるため、小型化、軽量化が要求されている。このため、このような無線機器を構成する部品は、従来の構成部品単体を多数接続したハイブリッドの構成よりも、小型化、軽量化に向くモノリシックIC(Integrated Circuit，集積回路)化が強く望まれるようになってきた。一方、部品の小型化の他に無線機の低価格化が要求されており、IC化技術は無線機の低価格化の面でも有効な技術である。
【０００３】
また、近年開発が盛んになってきたCDMA（Code Division multiple access, 符号分割多元接続）無線機は、送信電力制御が必須であるため、場合によっては送信IF（中間周波数）段可変利得回路は70dB以上の信号レベル制御を行うことが求められるようになってきた。一般にこのような大きな利得制御を行うためには、利得制御信号に対してデシベル表示した利得を直線的に調節することが求められる。これは利得制御を容易に行うためである。
【０００４】
図１４は、従来のバイポーラトランジスタを用いた可変利得回路の回路図を示す。この可変利得回路は可変利得増幅器(Variable Gain Amplifier)1と利得制御信号補正回路(Control Signal Converter)2で構成されている。バイポーラトランジスタQ1,Q2は差動ペアを構成し、共通エミッタ端子にIF信号(入力電流Isig)が入力される。出力電流IaはバイポーラトランジスタQ1のコレクタ端子から取り出される。入力電流Isigから出力電流Iaを生成するためには、利得制御信号Vz1をバイポーラトランジスタQ1,Q2のベース端子間に入力すればよい。尚、図中の矢印は、電流の向きを表している。
【０００５】
バイポーラトランジスタQ2のコレクタに流れる電流Isig-Iaは不要電流とされ、電源等（不図示）に流れるように設計される。この場合、IsigからIaへの伝達関数は以下の式(1)で表される。
【０００６】
【数１】
ここでVTは熱電圧であり、常温で約26mVである。
【０００８】
式(1)から 1 << exp(Vz1/VT) の条件では、Ia/Isig=1/exp(Vz1/VT)と近似でき、利得制御信号Vz1を大きくすると、利得(Ia/Isig)は指数関数的に減少することがわかる。
【０００９】
しかし、上記仮定（1 << exp(Vz1/VT) ）が成り立たない場合、例えばVz1が０Ｖ以下では利得制御信号Vz1と利得(Ia/Isig)の関係は指数関数の関係ではなくなる。つまり、利得制御信号Vz1に対して1 << exp(Vz1/VT)の仮定が成り立たなくなると、デシベル表示した利得(Ia/Isig)と利得制御信号Vz1の関係が線形ではなくなってしまう。このため、バイポーラトランジスタQ10及びQ11、電流源Io、電圧源VBB、利得補正を行うための利得制御電流源I1=Io・exp(-b・Vx) で構成される利得制御信号補正回路2を用いて、内部利得制御信号Vxに対して、利得(Ia/Isig)が指数関数的に減少するようにした可変利得回路が提案されている(先願明細書である特願平10-370290号（特開平2000-196386号公報）を参照)。この利得制御信号補正回路2を用いる場合、利得制御信号Vxと利得(Ia/Isig)は以下の式で表される。
【００１０】
【数２】
ここで、bは定数で、例えば２〜４である。
【００１２】
図１５（ａ）は、従来のバイポーラトランジスタを用いた可変利得回路のブロック図であり、図１５（ｂ）は可変利得回路の外部から供給された外部利得制御信号VCと電圧利得GAIN(VOUT/VIN)（dB）の関係を示すグラフである。尚、“(dB)”はデシベル表示した利得を表し、以下同様とする。ここで、外部利得制御信号VCは内部利得制御信号Vxと等しいものであり、Isig=g・VIN，Ia=g・VOUTであり、gはコンダクタンスで例えば０．１(A/V)である。
【００１３】
図１５（ａ）のブロック構成を用いることで、内部利得制御信号Vxと利得(Ia/Isig)は指数関数の関係になる。しかしながら、この関係が成立するのは、バイポーラトランジスタを用いた場合に限られる。
【００１４】
つまり、電界効果トランジスタ(Field Effect Transistor, FET)を用いて、図１４の可変利得回路を構成した場合、内部利得制御信号Vxと利得(Ia/Isig)の関係が指数関数ではなくなるという問題が起きる。以下この問題を詳細に説明する。
【００１５】
また、以下に示すFETは断わりのない限り、N型(Nチャネル)MOSトランジスタ(MOS-FET；Metal Oxide Semiconductor -FET)を示すものである。
【００１６】
図１６は、FETをMOS-FETと仮定し、MOS-FETを用いて図１４の可変利得回路を示す。ここで、ID1は内部利得制御信号Vxを用いて、以下の式で表されものとする。
【００１７】
【数３】
ここで、Ioは定電流源の電流値、bは定数を表す。また、本図において、
ID2=Io-ID1の関係が成り立つものである。
【００１９】
本回路において、可変利得増幅器11の電流利得GMOS(=Iout1/Isig1)は以下の式で表される。
【００２０】
【数４】
ここでgm10,gm11はそれぞれMOSトランジスタM10,M11の相互コンダクタンスを表す。M10,M11はトランジスタが強反転状態時の特性である２乗特性を示すと仮定すると、それぞれの電流ID10,ID11とゲート電圧VGS10,VGS11の関係は以下の式で表される。
【００２２】
【数５】
ここで、βはμ・Cox・W/(2L)であり、μはキャリアの移動度，Coxは単位面積当たりの酸化膜静電容量,Wはチャネル幅,Lはチャネル長である。VTHはしきい値電圧を表す。式(4),(5),(6)からGMOSは以下の式となる。
【００２４】
【数６】
式(9)からID1>>ID2またはID1<<ID2の場合、分母はIoと近似できるので、式(10)のように変形できる。
【００２６】
【数７】
式(10)と式(2)から、MOS-FETを用いた場合の利得(dB)と内部利得制御信号Vxの関係は、バイポーラトランジスタを用いた場合に比べて、傾きが半分になる直線に漸近することがわかる。
【００２８】
また、ID1=ID2=Io/2の時すなわちVz1=0のとき、式(9)のルートの中の分母が2Ioとなるため、MOS-FETを用いた場合の利得GMOS(dB)と利得制御信号Vxによる漸近線に対して、利得が３ｄＢ低い値をとることがわかる。
【００２９】
一方、ID1<<ID2の場合、M1、M11の電流特性は２乗特性から外れて指数関数特性をもつようになる。この特性はトランジスタが弱反転状態時の特性であり、以下の式で近似される。
【００３０】
【数８】
ここで、A,c,VTH1は定数であり、VGSはトランジスタM1のゲート-ソース間電圧である。このときの利得GMOSは以下の式で近似できる。
【００３２】
【数９】
ここで、c・ID1 << 2 √(β・ID2) 及び ID2〜Io とした。この式からID1<<ID2の場合、バイポーラトランジスタによる特性と同じ傾きをもつようになる。
【００３４】
上記に示したMOS-FETの2つの動作領域を考慮に入れた利得特性は図17のようになる。図17からわかるように、MOS-FETを用いた場合、外部利得制御信号VC(=Vx)に対して利得(dB)が直線にならない。
【００３５】
無線機の利得を制御する場合、デシベル表示した利得(dB)と外部利得制御信号VCの関係が直線近似できることが、制御の容易さから求められる。しかしながら、従来のFET、特にMOS-FETを用いた可変利得回路の特性は、上記に示したように利得(dB)と外部利得制御信号Vcの関係は最大利得時まで直線近似できない。線形近似できる範囲で利得を制御することを考えると、最大利得時を使用できないので、利得制御範囲の低下する欠点が生ずる。これに伴い、利得可変増幅器を増加させることが必要となるため、消費電流増大を招くことになる。さらに、一般に増幅器は最大利得時が最も低雑音特性を有するので、雑音特性も劣化してしまう。
【００３６】
【発明が解決しようとする課題】
本発明は、外部から供給された利得制御信号に対してデシベル表示した利得を直線的に調節できるような電界効果トランジスタを用いた可変利得回路を提供することである。
【００３７】
【課題を解決するための手段】
第１の発明は、入力信号を入力し、増幅された増幅信号を出力し、かつ電界効果トランジスタを含む第１可変利得増幅器(101)と、供給される第１利得制御信号(Vx)に基づいて、前記第１可変利得増幅器(101)の利得を制御する第２利得制御信号(Vz1)を出力し、かつ、電界効果トランジスタを含む第１利得制御信号補正回路(102)と、前記増幅信号を入力し、第３利得制御信号(Vz2)により利得が制御される第２可変利得増幅器(201)と、前記第１利得制御信号(Vx) を、前記第１可変利得増幅器(101)及び第１利得制御信号補正回路(102)が含む前記電界効果トランジスタそれぞれが２乗特性を有する強反転状態で動作するがゆえに前記増幅信号と前記第１利得制御信号(Vx) との関係に顕れる利得偏差を補正した信号を出力信号として第２可変利得増幅器(201)に出力させるべく変換した、前記第３利得制御信号(Vz2)を、出力する第２利得制御信号補正回路(202)と、を備える可変利得回路である。
【００３８】
第２の発明は、入力信号を入力し、増幅された増幅信号を出力し、かつ電界効果トランジスタを含む第１可変利得増幅器(101)と、供給される第１利得制御信号(Vx)に基づいて、前記第１可変利得増幅器(101)の利得を制御する第２利得制御信号(Vz1)を出力し、かつ、電界効果トランジスタを含む第１利得制御信号補正回路(102)と、前記増幅信号を入力し、第３利得制御信号(Vz2)により利得が制御される第２可変利得増幅器(201)と、入力される前記第２利得制御信号(Vz1)を、前記第１可変利得増幅器(101)及び第１利得制御信号補正回路(102)が含む前記電界効果トランジスタそれぞれが２乗特性を有する強反転状態で動作するがゆえに前記増幅信号と前記第１利得制御信号(Vx)との関係に顕れる利得偏差を補正した信号を出力信号として前記第２可変利得増幅器(201)に出力させるべく変換した、前記第３利得制御信号(Vz2)を出力する第２利得制御信号補正回路(212)と、を備える可変利得回路である。
【００３９】
第３の発明は、第１の発明に加えて、供給される第４利得制御信号 (VC) を、前記第１可変利得増幅器 (101) 及び第１利得制御信号補正回路 (102) が含む前記電界効果トランジスタそれぞれが指数関数特性を有する弱反転状態で動作するがゆえに前記増幅信号と前記第４利得制御信号 (VC) との関係に顕れる利得偏差を補正した信号を前記出力信号として前記第２可変利得増幅器 (201) に出力させるべく変換した、前記第１利得制御信号 (Vx) を、前記第１利得制御信号補正回路 (102) 及び前記第２利得制御信号補正回路 (202) に供給する第３利得制御信号補正回路(300)を備える可変利得回路である。
【００４０】
第４の発明は、第２の発明に加えて、供給される第４利得制御信号 (VC) を、前記第１可変利得増幅器 (101) 及び第１利得制御信号補正回路 (102) が含む前記電界効果トランジスタそれぞれが指数関数特性を有する弱反転状態で動作するがゆえに前記増幅信号と前記第４利得制御信号 (VC) との関係に顕れる利得偏差を補正した信号を前記出力信号として前記第２可変利得増幅器 (201) に出力させるべく変換した、前記第１利得制御信号 (Vx) を、前記第１利得制御信号補正回路 (102) に供給する第３利得制御信号補正回路(300)を備える可変利得回路である。
【００４２】
第５の発明は、第１乃至４の発明において、前記第１可変利得増幅器(101)は、第１−１電界効果トランジスタ(M10)と第１−２電界効果トランジスタ(M11)を含み、前記第１−１電界効果トランジスタ(M10)のゲート端子と前記第１−２電界効果トランジスタ(M11)のゲート端子との間に前記第２利得制御信号(Vz1)が差動入力され、前記第１−１電界効果トランジスタ(M10)のソース端子と前記第１−２電界効果トランジスタ(M11)のソース端子は共通接続されると共に前記入力信号を含む第１電流源(Isig1)を介して接地され、前記第２可変利得増幅器(201)は、第２−１電界効果トランジスタ(M20)と第２−２電界効果トランジスタ(M21)を含み、前記第２−１電界効果トランジスタ(M20)のゲート端子と前記第２−２電界効果トランジスタ(M21)のゲート端子との間に前記第３利得制御信号(Vz2)が差動入力され、前記第２−１電界効果トランジスタ(M20)のソース端子と前記第２−２電界効果トランジスタ(M21)のソース端子は共通接続されると共に前記増幅信号を含む第２電流源(Isig3)を介して接地される可変利得回路である。
【００４３】
第６の発明は、第１乃至４の発明において、前記第１利得制御信号補正回路(102)は、第３−１電界効果トランジスタ(M1)と第３−２電界効果トランジスタ(M2)を含み、前記第３−１電界効果トランジスタ(M1)のドレイン端子は前記第３−１電界効果トランジスタ(M1)のゲート端子と接続されると共に前記第１利得制御信号(Vx)に対応した電流信号(ID1)が入力され、前記第３−１電界効果トランジスタ(M1)のソース端子は前記第３−２電界効果トランジスタ(M2)と共通接続されると共に所定の電流を出力する第３電流源（Io）を介して接地され、前記第３−２電界効果トランジスタ(M2)のゲート端子は所定の電圧源(VBB1)に接続され、前記第３−１電界効果トランジスタ(M1)のゲート端子と前記第３−２電界効果トランジスタ(M2)のゲート端子との間の電圧が前記第２利得制御信号(Vz1)とされ、前記電流信号(ID1)が Io・exp(-b・Vx) （bは定数）で表される可変利得回路である。
【００４４】
第７の発明は、第２又は４の発明に加えて、前記第２利得制御信号補正回路(212)は、電圧電流変換回路(400)と第４利得制御信号補正回路（112）を含む可変利得回路である。
【００４５】
次に、本発明の具体的な回路構成について説明する。
【００４６】
可変利得回路の外部から供給された外部利得制御信号VCが、０Ｖから所定の電圧VC1まで変わる時の利得をa+bとし、VC1以上の利得をaとする第３利得制御信号補正回路300を介して内部利得制御信号Vxに変換され、さらに内部利得制御信号Vxは利得制御電流ID1=exp(-b・Vx)に変換される。ただし、bは正の定数とする。
【００４７】
差動ペアMOSトランジスタの共通ソース端子に直流電流Ioを入力する。差動ペアMOSトランジスタの一方はドレイン端子とゲート端子を接続し、そのドレイン端子に利得制御電流ID1を入力し、他方のMOSトランジスタのゲート端子は適当な直流レベルに固定し、ドレイン端子は電源端子に接続し、上記差動ペアトランジスタのゲート端子間電圧である利得制御信号Vz1を出力とする第１利得制御信号補正回路102と備える。
【００４８】
共通ソース端子に所望信号電流を入力した差動ペアトランジスタからなる第１可変利得増幅器101を用意し、第１可変利得増幅器101のゲート間電圧には上記利得制御信号Vz1が与えられる。第１可変利得増幅器101の出力電流は後段の第２可変利得増幅器201の入力電流とされ、
第２可変利得増幅器201は第１可変利得増幅器101と同様な回路で構成されることを特徴とする。
【００４９】
上記利得制御信号Vz1を入力とし、出力電流Iz1がq・Io-m・Vz1 2 となる2乗回路（q,mは定数）と、上記第１利得制御信号補正回路102と同様な回路である第５利得制御信号補正回路112と、を含む第２利得制御信号変換回路202を備え、第２利得制御信号補正回路202は、上記第５利得制御信号補正回路112の利得制御電流IAを上記出力電流Iz1と所定の直流電流の和とすることを特徴とし、出力電圧は利得制御信号Vz2とされる。
【００５０】
上記第２可変利得増幅器201のゲート間電圧には第２利得制御信号補正回路202の出力である利得制御信号Vz2が与えられる。
【００５１】
上述した構成の可変利得回路により、外部利得制御信号VCに対し、dB表示された利得が直線的に変化することができる。
【００５２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００５３】
図１(a)の実線は、従来の技術（図１４）で説明したバイポーラトランジスタを用いた利得補正回路付き可変利得回路を、FETに置き換えた場合の回路(図１６)の利得(dB)-利得制御信号特性を示す。
【００５４】
本説明においては、FETは最も一般的に使用されるMOS型電界効果トランジスタ（MOS-FET）として説明する。[従来の技術]で述べたように、外部利得制御信号VC=VC2のとき、つまり、ID1=ID2またはVz1=０Ｖ(図１６)のとき、利得(dB)-利得制御信号特性を直線近似した特性(破線)から、利得が3dB下がる。さらに、VC > VC1のとき、つまりMOS-FETが弱反転領域に入ったとき、利得-利得制御信号特性の傾き(一点鎖線の傾き)はVC<VC1 の時の傾きに比べ、式(10)と式(13)から約２倍になる。
【００５５】
本発明は、この特性に新たな利得補正機能を付け加えることにより、VC ≧ 0 の範囲で利得(dB表示)-利得制御信号特性が直線特性を示すようにすることである。以下、この特性をLOG-LINEAR特性(またはlinear-in-dB特性)と呼ぶことにする。LOG-LINEAR特性を得る目的は、可変利得回路の低消費電力化、低雑音性を実現することである。
【００５６】
LOG-LINEAR特性を得るため、本発明は以下に示す二つの利得補正を行う。一つ目は、図１(b)に示すように、ID1=ID2近傍における利得補正を行うものである。
【００５７】
二つ目はMOS-FETの動作領域が強反転状態から弱反転状態への遷移による利得偏差を補正するものである。これを図１(c)のグラフで示す。ただし、J-FET（接合型電界効果トランジスタ）やMES-FET（ショットキー接合型電界効果トランジスタ）の様な反転層のないFETにおいては、二つ目の補正は不要である。図１(b),(c)の補正を行うことにより、MOS-FETを用いても、LOG-LINEAR特性が得られる。これを図1-(d)に示す。
【００５８】
（第１の実施形態）図２は図１で示した利得補正方法を実現する第１の実施形態に係る可変利得回路のブロック図である。VIN、VOUT、VCは、それぞれ利得制御される所望信号(被制御信号)の入力端子、所望信号の出力端子、外部利得制御信号入力端子を表す。可変利得回路の外部から供給された外部利得制御信号VCは第３利得制御信号変換回路300を介して、内部利得制御信号Vxに変換される。その際、図１(c)に示すように、外部利得制御信号VCがVC1までは利得a+bで変換され、VC2以上は利得aで変換されるものとする。
【００５９】
内部利得制御信号Vxは第１利得制御信号補正回路102及び第２利得制御信号補正回路202に入力され、それぞれ、第１及び第２利得制御信号(Vz1,Vz2)に変換される。第１及び第２利得制御信号(Vz1,Vz2)は、それぞれ、第１及び第２可変利得増幅器(101,201)の利得制御信号入力端子に入力される。所望信号VINは第１可変利得増幅器101に入力され、利得制御信号Vz1に応じて利得制御される。第１可変利得増幅器101で利得制御された所望信号（増幅信号）は第２可変利得増幅器201に入力され、利得制御信号Vz2に応じて利得制御され、出力信号VOUTとして出力される。第１及び第２利得制御信号補正回路(102,202)の入出力特性に関しては、回路構成を含めて、後で説明する。
【００６０】
図２における第２利得制御信号補正回路202及び第２可変利得増幅器201が、ID1=ID2近傍に生じる利得偏差を図１(b)に示すように補正する利得偏差補正回路である。
【００６１】
尚、上述したように、J-FETやMES-FETの様な反転層のないFETの場合、図１(c)に示した補正は不要である。したがって、第３利得制御信号変換回路300も不要であり、第１利得制御信号補正回路102及び第２利得制御信号補正回路202に入力される内部利得制御信号Vxは外部利得制御信号VCそのものである。
【００６２】
（第２の実施形態）図３は第２の実施形態に係る可変利得回路のブロック図である。図２と異なる点は第２利得制御信号補正回路202が第４利得制御信号補正回路212となり、第４利得制御信号補正回路212の入力信号は第１利得制御信号補正回路102の出力信号である利得制御信号Vz1とされる点である。
【００６３】
尚、上述したように、J-FETやMES-FETの様な反転層のないFETの場合、図１(c)に示した補正は不要である。したがって、第３利得制御信号変換回路300も不要であり、第１利得制御信号補正回路102に入力される内部利得制御信号Vxは外部利得制御信号VCそのものである。
【００６４】
図３における第１利得制御信号補正回路102,第４利得制御信号補正回路212及び第２可変利得増幅器201が、ID1=ID2近傍に生じる利得偏差を図１(b)に示すように補正する利得偏差補正回路である。
【００６５】
図２及び図３の利得偏差補正回路の利得特性が以下の利得特性GCMPを有すれば、利得補正が可能であることは、式(9)を参照すれば明らかである。
【００６６】
【数１０】
また、式(14)の利得特性GCMPが正確に得られなくとも、式(14)の近似解をもつ特性をもてば、利得補正は可能である。
【００６８】
これまで説明した第１可変利得増幅器101は１段構成を考慮したものである。次に、ｎ段縦列接続した場合について述べる。第１可変利得増幅器101をｎ段とし、各利得段に第１利得制御信号補正回路102からの利得制御信号Vz1を与えると仮定すると、第１可変利得増幅器101の利得GMOSnは式(9)のn倍となるので、A'を比例定数とすると、以下の式で表される。
【００６９】
【数１１】
ここでID2はIo-ID1を表す。
【００７１】
この場合、第２可変利得増幅器201及び第２利得制御信号補正回路202（図２の場合）、又は第２可変利得増幅器201，第４利得制御信号補正回路212及び第１利得制御信号補正回路102（図３の場合）による利得は以下の式で表されれば、利得補正が可能である。
【００７２】
【数１２】
ここで、Bは比例定数を表す。
【００７４】
また、利得補正のため、第２可変利得増幅器201の段数は複数段用いても式(16)を満たす特性を有するのであれば、特に問題はない。
【００７５】
次に、上述した第１及び第２実施形態の具体的な実施の態様について説明する。図２、図３に示した第１利得制御信号補正回路102の具体的な回路構成を図４に示す。以下に示すトランジスタは断わりのない限り、N型MOS-FET(Nch MOS-FET)を示すものである。
【００７６】
トランジスタM1はドレイン端子とゲート端子が接続され、ドレイン端子からID1が入力される。トランジスタM2はドレイン端子が電源電圧VDDに接続され、ソース端子がトランジスタM1のソース端子と接続されるとともに、電流源Ioを介して接地される。トランジスタM2のゲート端子は所定の電源VBBが接続される。トランジスタM2のドレイン端子に流れる電流ID2は電流源Ioの電流IoとID1の差電流が流れる(ID2=Io-ID1)。図では、トランジスタM2のドレイン端子は電源電圧VDDに接続されているが、ID2=Io-ID1となるように電流が流れるものであれば、ドレイン端子の接続に変更があっても問題はない。
【００７７】
本回路において、ID1は以下の電流が流れるものとする。
【００７８】
【数１３】
ここで、bは正の定数、Vxは第３利得制御信号補正回路300から出力される内部利得制御信号である。内部利得制御信号Vxから式(17)で示されるID1に変換するには、バイポーラトンラジスタを使用した指数関数特性を利用した方法を用いる。これに関しては特願平10-370290号（特開平2000-196386号公報）で用いた手法で実現できるため、ここでは詳細を記さない。
また、特願平10-370290号とは異なる手法を用いて指数関数特性を得ることができれば、その手法を用いても特に問題はない。なお、図４において、内部利得制御信号Vxから電流源ID1に変換される回路ブロックは電流源ID1に含まれるとし、指数関数特性変換部の回路は特に記さない。
上記回路により構成された第１利得制御信号補正回路102の伝達関数は、M1およびM2が２乗特性を有すると仮定すると、以下の式で表される。
【００８０】
【数１４】
ただし、ID1およびID2は以下の式で表される。
【００８２】
【数１５】
次に、図２、図３で示した第１可変利得増幅器101及び第２可変利得増幅器201について図５を参照して説明する。
【００８４】
まず、第１可変利得増幅器101について説明する。トランジスタM10のドレイン端子は電源電圧VDDに接続され、ソース端子はトランジスタM11のソース端子を接続されるとともに、利得制御される所望信号が含まれる電流源Isigを介して接地される。トランジスタM11のドレイン端子は出力電流Ioutが流れる。
【００８５】
M10とM11のゲート端子間には第１利得制御信号補正回路102の出力信号である利得制御信号Vz1が印加される。
【００８６】
また、M10のゲート端子は所定のVBBが与えられるが、第１利得制御信号補正回路102ですでに与えられている場合は不要である。上記説明は第１可変利得増幅器101の説明であるが、第２可変利得増幅器201も同様である。
ただし、第２可変利得増幅器201の場合は、第２利得制御信号補正回202又は第４利得制御信号補正回路212の出力信号である利得制御信号Vz2がM10とM11のゲート端子間に印加されることになる。
【００８７】
次に、図２の第２利得制御信号補正回路202及び図３の第４利得制御信号補正回路212について図６を参照して説明する。第２利得制御信号補正回路202は、第１利得制御信号補正回路102と同様の回路である第６利得制御信号補正回路122と、Iz1=f(Vz1)なる電圧電流変換回路400と、第１利得制御信号補正回路102と同様の回路である第５利得制御信号補正回路112とが縦列接続された回路である。ただし、第５利得制御信号補正回路112の入力電流は、上記電圧電流変換回路の出力電流Iz1と所定の直流バイアス電流IBBの和電流が入力されるものとする。
【００８８】
Iz1=f(Vz1)が、Vz1=０Ｖ ( つまりID1=ID2 )の時、Iz1が最大になり、Vz1の絶対値が大きくなるに従い、Iz1が小さくなる関数をもてば、第２利得制御信号補正回路202及び第２可変利得増幅器201により利得補正が可能であることを以下に示す。ID1=ID2のとき、図２の第１利得制御信号補正回路102及び第１可変利得増幅器101により、利得が３ｄＢ小さくなる。この時、第２利得制御信号補正回路202におけるVz1は０Ｖとなり、Iz1は最大電流Iz1,maxとなる。第５利得制御信号補正回路112の入力信号はこの時最大値Iz1,max+IBB (Ａ) となるので、第２利得制御信号補正回路202の出力電圧である利得制御信号Vz2は最小になる。したがって、図５に示した第２可変利得増幅器201の利得は最大値をとる。一方、Vz1の絶対値が大きくなると、Iz1が小さくなる。この場合は、第５利得制御信号補正回路112の入力電流が小さくなるため、第２利得制御信号補正回路202の出力電圧Vz2は大きくなる。よって、図５に示した第２可変利得増幅器201の利得が下がる。
【００８９】
第２利得制御信号補正回路202及び第２可変利得増幅器201の動作をまとめると、Vz1=０Ｖで利得が最大になり、Vz1の絶対値が大きくなるにつれ、利得が減少することになる。これから、第１利得制御信号補正回路102及び第１可変利得増幅器101による利得偏差を第２利得制御信号補正回路202及び第２可変利得増幅器201により補正することが可能となる。
【００９０】
ここで、第１の実施形態（図２の可変利得回路）の代わりに第２の実施形態（図３の可変利得回路）を用いる場合、図３の第４利得制御信号補正回路212は、図３の第１利得制御信号補正回路102から第１利得制御信号Vz1を受け取るので、図６の第６利得制御信号補正回路122を必要としない。従って、第２の実施形態の回路構成は第１の実施形態の回路構成よりも小型になる。
【００９１】
次に、上記に示したIz1=f(Vz1)の電圧電流変換回路400の実現方法の一例として、以下に示す２乗特性をもつ回路（２乗回路）を用いた場合について図７を参照して説明する。
【００９２】
【数１６】
ここで、q,mは定数である。
図7は、第２の実施形態に係り、第１可変利得増幅器101が２段縦列接続された後、第４利得制御信号補正回路212及び第２可変利得増幅器201による利得偏差補正回路に接続されるものを示している。尚、図の簡略化のため第１可変利得増幅器101を１段しか書いていないが、図中の“2 stages VGA”は第１可変利得増幅器101が２段縦列接続されている状態を表している。第１可変利得増幅器101が２段縦列接続されているので、利得GMOS2は式(9)の２乗となり、以下の式で表される。ただし、各可変利得段間の電流利得は１と仮定する。
【００９４】
【数１７】
式(22)から、ID1=ID2のとき、利得GMOS2は６ｄＢ減少することになる。以下、式(21)で与えられた電圧電流変換回路400及び第２可変利得増幅器201を用いて、利得補正が行えることを示す。また、説明を簡単にするため、各トランジスタの寸法比は1とし、IBB=Io/4とする。ここで、各トランジスタの寸法比とは、W/Lをいい、Wはチャネル幅，Lはチャネル長で，通常チャネル長Lは一定とする。
【００９６】
上記回路構成において、第５利得制御信号補正回路112の入力電流IAは以下の式で表される。
【００９７】
【数１８】
ここで、p=1/4+q とした。電圧電流変換回路400に入力される利得制御信号Vz1は以下の式で表される。
【００９９】
【数１９】
式(24)を式(23)に代入すると、IAは以下の式で表される。
【０１０１】
【数２０】
ただし、ID2=Io-ID1である。
【０１０３】
ここで、ID1=０Ａのとき、電圧電流変換回路400の出力電流Iz1を０Ａとするように設計すると、
IAおよびIBは以下の式で表される。
【０１０４】
【数２１】
この時、第２可変利得増幅器201の利得GCMP1は以下のように表される。
【０１０６】
【数２２】
式(26),式(27)を式(28)に代入すると、第２可変利得増幅器201の利得GCMP1は ID1 の関数で表される。
【０１０８】
理想の可変利得増幅器の利得GCMPおよび本回路の第２可変利得増幅器201の利得GCMP1の誤差を比べるため、それぞれの利得を最大値で規格化したGCMP/GCMP,MAXとGCMP1/GCMP1,MAXを比べる。比較表を表1に示す。ただし、p=0.9とした。
【０１０９】
【表１】
表１により、式(21)で示した２乗特性をもつ電圧電流変換回路400をIz1=f(Vz1)に用いることで、利得偏差が０．５ｄＢ以下が得られることになる。このことから、本発明の第４利得制御信号補正回路212と第２可変利得増幅器201により十分利得補正が可能であることが示される。
【０１１１】
次に、上で用いられた電圧電流変換回路400の一例を図８を参照して説明する。トランジスタM30のドレイン端子はトランジスタM33のドレイン端子と接続されるとともに、負の電流出力端子I-とされる。トランジスタM31のドレイン端子はトランジスタM32のドレイン端子に接続されるとともに正の電流出力端子I+とされる。トランジスタM30のゲート端子はトランジスタM31のゲート端子に接続され、利得制御信号Vz1の一方が入力される。トランジスタM32のゲート端子はトランジスタM33のゲート端子に接続されるとともに、利得制御信号Vz1のもう一方が入力される。トランジスタM30とトランジスタM32のソース端子は共通接続され、電流源Ioを介して接地される。この電流源Io、すなわち差動回路のバイアス電流はテール電流（tail current）ともいう。
【０１１２】
トランジスタM31とトランジスタM33のソース端子は共通接続され、電流源Ioを介して接地される。M30,M31,M32,M33の寸法比は1:K:K:1とする。出力電流Iz1はI+とI-の差により得られるものとする。このように構成された回路の出力電流Iz1は以下の式で表される。
【０１１３】
【数２３】
| Vz1 | ≦ √( Io/(K・β))の範囲内では式(29)に示されるように、２乗特性が得られることがわかる。したがって、本回路による式(29)と式(21)を比較して、以下のように設定すれば、第２利得制御信号補正回路202又は第４利得制御信号補正回路212が実現できる。
【０１１５】
【数２４】
【数２５】
次に、MOS-FET特有の利得偏差の補正について説明する。図９は、MOS-FETの動作領域が強反転状態から弱反転状態への遷移による利得を補正する第３利得制御信号補正回路300の入出力特性のグラフ図である。第３利得制御信号補正回路300の利得は、外部から与えられた外部利得制御信号VCが０ＶからVC1までの間では利得a+bとなり、外部利得制御信号VCがVC1以上では利得aとなる。
【０１１８】
その内部利得制御信号Vxは第１利得制御信号補正回路102又は第２利得制御信号補正回路202に与えられるものである。定数bはMOS-FET の弱反転領域の指数関数特性により決まるが、一般にほぼaの値をとる。
【０１１９】
従って、内部利得制御信号Vxは以下のように表される。
【０１２０】
【数２６】
ここで、min(VC,VC1)はVC,VC1のうち小さい方の値をとる。このような第３利得制御信号補正回路300により、MOS-FETの動作領域が強反転状態から弱反転状態への遷移による利得偏差を補正できる。
【０１２２】
この特性を実現する具体的な回路を図１０に示す。本回路は差動回路を２つ並列接続したM51〜M55,電流源Ioと抵抗R1からなる回路501ともう一つの差動回路を2つ並列接続したM56〜M62,電流源Io,抵抗R1からなる回路502の出力が共通接続されたものである。
【０１２３】
ただし、M52,M55,M58,M61はN型のFETであり、それ以外のFETはP型である。回路501は、外部利得制御信号VCが０Ｖのとき、出力端子には電流が出力されず、外部利得制御信号VCが高くなるにつれ、出力電流Ixが出力端子から流れるように動作する。回路502は回路501と同じように動作するが、VBB11とM62によりM62のソース電位の最大値は制限されてしまう。このため、回路502ではVCが所定の電位以上になると、出力電流は固定されてしまう。
【０１２４】
本回路では、外部利得制御信号VCが所定の電位以下では回路501,回路502の利得が1/R1となるように設定されているが、利得を異なるように設定する場合は、回路502の抵抗値R1を回路501の抵抗値R1と異なるように設定すればよい。また、本回路では出力を電流Ixとしているが、この電流を抵抗に流すことで電圧出力が得られ、図９で示した内部利得制御信号Vxに変換できる。
【０１２５】
上記の説明からわかるように、図９に示された利得a,bは回路501,回路502の抵抗R1を所定の値にすることで得られることなる。
【０１２６】
これまでの説明においては、所望信号(被制御信号)を単相入力、単相出力としたが、差動入力、差動出力としても同様に利得制御が可能である。図１１に第１可変利得増幅器101又は第２可変利得増幅器102を差動回路にて構成した回路（101A又は102A）を示す。また、図１２に図７に示した可変利得回路を差動回路にて構成した回路を示す。
【０１２７】
上述したように、本発明を用いることで、外部から与えられる外部利得制御信号VCに対しｄB表示された利得が直線的に変化する外部利得制御信号VCの制御電圧範囲を拡大できる。したがって、無線機の利得制御が容易になる。さらに、最大利得時まで指数関数的に利得を変化させることができるため、S/N比を高く維持できる。
【０１２８】
（応用例）本発明による可変利得回路の応用システムの例として、携帯電話機その他の移動無線通信機器における無線送受信機回路の構成を示している。尚、ここでは送受の切り換えを時分割で行うTDD(Time Division Duplex)方式を例として説明するが、これに限るものではない。
【０１２９】
送信時には、送信側ベースバンド処理部601からベースバンド信号発生部で発生された直交した二つのベースバンド信号Ich(TX),Qch(TX)が適当な帯域制限フィルタにより処理されて出力される。ここで、ベースバンド信号とは伝送しようとする信号そのものをいう。これらのベースバンド信号Ich(TX),Qch(TX)は乗算器602,603と加算器604からなる直交変調器に入力され、周波数fL02の第２局部発振信号を変調する。第２局部発振信号は局部発振器801で発生され、９０°移相器（９０−ＰＳ）802により直交した２つの信号に分割されて直交変調器に入力される。
【０１３０】
この直交変調器から出力される変調後の信号はＩＦ信号であり、可変利得回路605に入力される。可変利得回路605は、これまで説明した本発明に基づく可変利得回路であり、図示しない制御系からの利得制御信号（外部利得制御信号VCに相当）に従って入力のＩＦ信号を適当な信号レベルに調整する。
【０１３１】
この場合、ＩＦ信号は電流信号として可変利得回路605に与えられる。さらに、先に説明した可変利得回路では出力信号が電流信号として取り出されるが、可変利得回路605の出力として電圧信号が要求される場合には、電流信号が電圧信号に変換されて出力される。
【０１３２】
可変利得回路605から出力されるＩＦ信号は、一般に直交変調器及び可変利得回路605で発生する不要な高調波を含むため、この不要成分を除去するためのローパスフィルタ（ＬＰＦ）又はバンドパス（ＢＰＦ）からなるフィルタ６０６を介してアップコンバータ６０７に入力される。
【０１３３】
アップコンバータ６０７は、ＩＦ信号と第１局部発振器804で発生される周波数fL01の第１局部発振信号との乗算を行い、周波数fL01＋fL02のＲＦ信号と周波数fL01−fL02のＲＦ信号を生成する。これら二つのＲＦ信号のいずれか一方が所望波とされ、一方は不要なイメージ信号である。ここでは、周波数fL01＋fL02のＲＦ信号を所望波とするが、周波数fL01−fL02のＲＦ信号を所望波としてもよい。イメージ信号は、ＢＰＦからなるイメージ除去用フィルタ608により除去される。所望波は電力増幅器609により所要の電力レベルまで増幅された後、送受切り替えスイッチ（又はデュプレクサ）805を介してアンテナ806に供給され、電波として放射される。
【０１３４】
一方、受信時には、アンテナ806から出力される受信ＲＦ信号が送受切り替えスイッチ（又はデュプレクサ）805及びＢＰＦからなるフィルタ701を介して低雑音増幅器（ＬＮＡ）702に入力される。ＬＮＡ702により増幅された受信ＲＦ信号は、ＢＰＦからなるイメージ除去用フィルタ703を介してダウンコンバータ704に入力される。
【０１３５】
ダウンコンバータ704は、第１局部発振器804で発生される周波数fL01の第１局部発振信号と受信ＲＦ信号の乗算を行い、受信ＲＦ信号をＩＦ信号に周波数変換する。このＩＦ信号はＢＰＦからなるフィルタ705を通過した後、可変利得回路706を介して分波器（図示せず）及び乗算器707,708からなる直交復調器に入力される。
【０１３６】
ここで、可変利得回路706は送信側の可変利得回路605と同様に、これまで説明した本発明に基づく可変利得回路であり、図示しない制御系からの利得制御信号（外部の利得制御信号VCに相当）に従って入力のＩＦ信号を適当な信号レベルに調整する。この場合も、ＩＦ信号は電流信号として可変利得回路706に与えられ、また可変利得回路706の出力として電圧信号が要求される場合には、電流信号が電圧信号に変換されて出力される。
【０１３７】
上記の直交復調器には、送信側の直交変調器と同様に第２局部発振器801から９０°移相器803を介して直交した周波数fL02の第２局部発振信号が入力される。この直交復調器の出力Ich(RX)及びQch(RX)は受信側ベースバンド処理部709に入力され、ここで受信信号が復調されることにより、元のベースバンド信号が再生される。
【０１３８】
尚、この応用例ではＩＦ段の可変利得回路605,706に本発明を適用すると述べてきたが、高周波回路である送信側の電力増幅器609や受信側のＬＮＡ702を可変利得回路で構成する場合にも、本発明の可変利得回路の構成を適用することができる。これらの場合、基本的には入力信号がＩＦ信号からＲＦ信号に変わるだけである。
【０１３９】
【発明の効果】
本発明によれば、外部から供給された利得制御信号に対してデシベル表示した利得を直線的に調節できるような電界効果トランジスタを用いた可変利得回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る可変利得回路の特性および補正手法の概略図。
【図２】 本発明の第１の実施形態に係る可変利得回路のブロック図。
【図３】 本発明の第２の実施形態に係る可変利得回路のブロック図。
【図４】 第１利得制御信号補正回路102の回路図。
【図５】 第１可変利得増幅器101の回路図。
【図６】 第２利得制御信号補正回路202及び第４利得制御信号補正回路212の回路図。
【図７】 図３に示した可変利得回路の具体的な回路図。
【図８】 電圧変換回路400の回路図。
【図９】 第３利得制御信号補正回路300の入出力特性のグラフ図。
【図１０】 第３利得制御信号補正回路300の回路図。
【図１１】 第１可変利得増幅器101又は第２可変利得増幅器102を差動回路にて構成した回路図。
【図１２】 図７に示した可変利得回路を差動回路にて構成した回路図。
【図１３】 ヘテロダイン方式による無線送受信機の無線回路部の構成例を示すブロック図。
【図１４】 従来のバイポーラトランジスタを用いた可変利得回路の回路図。
【図１５】 （ａ）従来のバイポーラトランジスタを用いた可変利得回路のブロック図、（ｂ）利得制御信号VCと電圧利得GAIN(VOUT/VIN)の関係を示すグラフ。
【図１６】 図１４で説明した可変利得回路のバイポーラトランジスタをMOS-FETに置き換えた場合の回路図。
【図１７】 図１６で示した回路のブロック図と利得(dB)-利得制御信号特性のグラフ。
【符号の説明】
１ バイポーラトランジスタを用いた可変利得増幅器
２ バイポーラトランジスタを用いた利得制御信号補正回路
１１ FETを用いた可変利得増幅器
１２ FETを用いた利得制御信号補正回路
１０１ 第１可変利得増幅器
１０２ 第１利得制御信号補正回路
１１２ 第５利得制御信号補正回路
１２２ 第６利得制御信号補正回路
２０１ 第２可変利得増幅器
２０２ 第２利得制御信号補正回路
２１２ 第４利得制御信号補正回路
３００ 第３利得制御信号補正回路
４００ 電圧電流変換回路
６０１ 送信側ベースバンド信号処理部
６０２，６０３，７０７，７０８ 乗算器
６０４ 加算器
６０５，７０６ 可変利得回路
６０６，６０８，７０１，７０３，７０５ フィルタ
６０７ アップコンバータ
６０９ 電力増幅器
７０２ 低雑音増幅器
７０４ ダウンコンバータ
７０９ 受信側ベースバンド信号処理部
８０１ 第２局部発振器
８０２，８０３ ９０度移相器
８０４ 第１局部発振器
８０５ 送受切り替えスイッチ又はデュプレクサ
８０６ アンテナ
Rn(n=整数) 抵抗
Cn(n=整数) キャパシタ
Qn(n=整数) バイポーラトランジスタ
Mn(n=整数) MOSトランジスタ
IDn(n=整数,アルファベット) ドレイン電流
In(n=整数,アルファベット) 電流源または電流
VC 外部から与えられる外部利得制御信号
Vx 回路内部の内部利得制御信号
Vz1,Vz2 第１及び第２利得制御信号
VDD 正電圧源
VBB 電圧源
Claims (7)
- 入力信号を入力し、増幅された増幅信号を出力し、かつ電界効果トランジスタを含む第１可変利得増幅器と、
供給される第１利得制御信号に基づいて、前記第１可変利得増幅器の利得を制御する第２利得制御信号を出力し、かつ、電界効果トランジスタを含む第１利得制御信号補正回路と、
前記増幅信号を入力し、第３利得制御信号により利得が制御される第２可変利得増幅器と、
前記第１利得制御信号を、前記第１可変利得増幅器及び第１利得制御信号補正回路が含む前記電界効果トランジスタそれぞれが２乗特性を有する強反転状態で動作するがゆえに前記増幅信号と前記第１利得制御信号との関係に顕れる利得偏差を補正した信号を出力信号として第２可変利得増幅器に出力させるべく変換した、前記第３利得制御信号を、出力する第２利得制御信号補正回路と、
を備える可変利得回路。 - 入力信号を入力し、増幅された増幅信号を出力し、かつ電界効果トランジスタを含む第１可変利得増幅器と、
供給される第１利得制御信号に基づいて、前記第１可変利得増幅器の利得を制御する第２利得制御信号を出力し、かつ、電界効果トランジスタを含む第１利得制御信号補正回路と、
前記増幅信号を入力し、第３利得制御信号により利得が制御される第２可変利得増幅器と、
入力される前記第２利得制御信号を、前記第１可変利得増幅器及び第１利得制御信号補正回路が含む前記電界効果トランジスタそれぞれが２乗特性を有する強反転状態で動作するがゆえに前記増幅信号と前記第１利得制御信号との関係に顕れる利得偏差を補正した信号を出力信号として前記第２可変利得増幅器に出力させるべく変換した、前記第３利得制御信号を出力する第２利得制御信号補正回路と、
を備える可変利得回路。 - 供給される第４利得制御信号を、前記第１可変利得増幅器及び第１利得制御信号補正回路が含む前記電界効果トランジスタそれぞれが指数関数特性を有する弱反転状態で動作するがゆえに前記増幅信号と前記第４利得制御信号との関係に顕れる利得偏差を補正した信号を前記出力信号として前記第２可変利得増幅器に出力させるべく変換した、前記第１利得制御信号を、前記第１利得制御信号補正回路及び前記第２利得制御信号補正回路に供給する第３利得制御信号補正回路を備える請求項１記載の可変利得回路。
- 供給される第４利得制御信号を、前記第１可変利得増幅器及び第１利得制御信号補正回路が含む前記電界効果トランジスタそれぞれが指数関数特性を有する弱反転状態で動作するがゆえに前記増幅信号と前記第４利得制御信号との関係に顕れる利得偏差を補正した信号を前記出力信号として前記第２可変利得増幅器に出力させるべく変換した、前記第１利得制御信号を、前記第１利得制御信号補正回路に供給する第３利得制御信号補正回路を備える請求項２記載の可変利得回路。
- 前記第１可変利得増幅器は、第１−１電界効果トランジスタと第１−２電界効果トランジスタを含み、
前記第１−１電界効果トランジスタのゲート端子と前記第１−２電界効果トランジスタのゲート端子との間に前記第２利得制御信号が差動入力され、
前記第１−１電界効果トランジスタのソース端子と前記第１−２電界効果トランジスタのソース端子は共通接続されると共に前記入力信号を含む第１電流源を介して接地され、
前記第２可変利得増幅器は、第２−１電界効果トランジスタと第２−２電界効果トランジスタを含み、
前記第２−１電界効果トランジスタのゲート端子と前記第２−２電界効果トランジスタのゲート端子との間に前記第３利得制御信号が差動入力され、
前記第２−１電界効果トランジスタのソース端子と前記第２−２電界効果トランジスタのソース端子は共通接続されると共に前記増幅信号を含む第２電流源を介して接地される請求項１乃至４記載の可変利得回路。 - 前記第１利得制御信号補正回路は、第３−１電界効果トランジスタと第３−２電界効果トランジスタを含み、
前記第３−１電界効果トランジスタのドレイン端子は前記第３−１電界効果トランジスタのゲート端子と接続されると共に前記第１利得制御信号に対応した電流信号が入力され、
前記第３−１電界効果トランジスタのソース端子は前記第３−２電界効果トランジスタと共通接続されると共に所定の電流を出力する第３電流源を介して接地され、
前記第３−２電界効果トランジスタのゲート端子は所定の電圧源に接続され、
前記第３−１電界効果トランジスタのゲート端子と前記第３−２電界効果トランジスタのゲート端子との間の電圧が前記第２利得制御信号とされ、
前記電流信号が Io・exp(-b・Vx) （bは定数、Vxは前記第１利得制御信号、Ioは前記第３電流源が出力する前記所定の電流）で表される請求項１乃至４記載の可変利得回路。 - 前記第２利得制御信号補正回路は、電圧電流変換回路と第４利得制御信号補正回路を含むことを特徴とする請求項２又は４記載の可変利得回路。
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