JP3748371B2 - 指数変換回路及びこれを用いた可変利得回路 - Google Patents
指数変換回路及びこれを用いた可変利得回路 Download PDFInfo
- Publication number
- JP3748371B2 JP3748371B2 JP2000280829A JP2000280829A JP3748371B2 JP 3748371 B2 JP3748371 B2 JP 3748371B2 JP 2000280829 A JP2000280829 A JP 2000280829A JP 2000280829 A JP2000280829 A JP 2000280829A JP 3748371 B2 JP3748371 B2 JP 3748371B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- conversion circuit
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 315
- 230000005669 field effect Effects 0.000 claims description 40
- 230000008859 change Effects 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 11
- 230000014509 gene expression Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000010295 mobile communication Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 238000012887 quadratic function Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、利得制御信号に基づいて可変利得アンプの利得（ゲイン）を指数関数的に変化させる機能を有する指数変換回路に関する。
【０００２】
【従来の技術】
近年、携帯電話機に代表される移動体通信機器の開発が盛んに行われている。これらの移動体通信機器は、移動時に、ユーザに持ち運ばれることが前提となるため、小型、かつ、軽量であることが重要となる。
【０００３】
従って、現在では、移動体通信機器は、複数の個別部品（機能）の組み合せから構成されることはほとんどなく、これら複数の機能を混載したＡＳＩＣにより構成され、その結果、移動体通信機器の小型化及び軽量化が実現されている。
【０００４】
ところで、このような移動体通信機器は、無線（電波）により情報のやりとりを行うため、当然に、電波を送受信するための送受信回路を有している。送受信回路のＩＦ（中間周波数）部には、可変利得アンプ（ Variable Gain Amplifier）が配置され、この可変利得アンプは、ＩＦ信号を適正なレベルに調整する機能を有している。
【０００５】
例えば、移動体通信方式の一つに、符号分割多元接続（ＣＤＭＡ）方式がある。ＣＤＭＡ方式では、移動局における送信電力の制御が必須となるため、ＩＦ部に使用される可変利得アンプには、７０ｄＢ以上の広範囲な利得（ゲイン）制御が要求される。
【０００６】
一般に、可変利得アンプにより、このような広範囲の利得制御を行うには、利得制御信号（ Gain Control Signal ）に対して、指数関数的に信号レベルを調整することが必要とされる。また、利得制御を容易にするため、制御入力信号とデシベル表示出力信号との関係が広範囲で線形であることが重要となる。
【０００７】
また、携帯電話機は、移動時に、ユーザに持ち運ばれることが前提であるため、それに使用される可変利得アンプの利得は、使用環境の変化に起因する温度変化に対する依存性が小さいことが望まれる。また、集積回路の製造プロセスに起因するＭＯＳトランジスタの閾値のばらつきによって引き起こされる利得誤差も抑えなければならない。
【０００８】
しかしながら、例えば、可変利得アンプの利得（ゲイン）を利得制御信号に対して指数関数的に変化させる特性を常に維持すること、及び、制御入力信号に対してデシベル表示出力信号を線形に変化させることは、以下に説明する理由により非常に難しくなっている。
【０００９】
まず、可変利得アンプについて説明する。
図１６に示すように、可変利得アンプ及びその利得制御回路は、ＭＯＳトランジスタ（ＣＭＯＳ回路）から構成される。
【００１０】
ここで、ＭＯＳトランジスタは、一般的には、２乗特性領域(強反転領域)内で用いられるが、サブスレシホールド領域(弱反転領域)内でも用いることができる。この場合、ＭＯＳトランジスタは、指数関数的な動作を行い、その伝達特性は、近似的に、以下のように記述できる。
【００１１】
【数１】
【００１２】
なお、式(１)において、ＩＤは、ＭＯＳトランジスタのドレイン電流、Ｗは、ＭＯＳトランジスタのチャネル幅、Ｌは、ＭＯＳトランジスタのチャネル長、ＶＧＳは、ＭＯＳトランジスタのゲートとソースの間の電圧、ＶＴは、熱電圧、ｎは、定数である。また、ｋｘは、ＭＯＳトランジスタのコンダクタンスに関わる値を有し、定数ｎと共に、集積回路の製造プロセスに依存する。
【００１３】
ところで、図１６において、可変利得アンプ７０２は、バイアス電流Ｉｂｉａｓによってその利得を可変できる。また、バイアス電流Ｉｂｉａｓは、利得制御回路（ Gain Control Circuit ）７０１内のカレントミラー回路Ｍ７０２，Ｍ７０３により、ＭＯＳトランジスタＭ７０１のドレイン電流ＩＤに等しくなる。
【００１４】
一方、利得制御回路７０１内のＭＯＳトランジスタＭ７０１を弱反転領域で動作させ、ＭＯＳトランジスタＭ７０１のゲートに利得制御信号Ｖｃを与えれば、ＭＯＳトランジスタＭ７０１のドレイン電流ＩＤは、利得制御信号Ｖｃの変化に応じて指数関数的に変化する。
【００１５】
つまり、結果として、可変利得アンプ７０２の利得は、利得制御信号Ｖｃの変化に応じて指数関数的に変化することになる。
【００１６】
しかしながら、図１６の回路では、式（１）の特性を直接的に使用するために、以下に述べる問題が発生する。
【００１７】
即ち、式（１）の両辺の対数をとると、
【数２】
となる。
【００１８】
ここで、上述したように、式（２）において、ｋｘは、集積回路の製造プロセスの影響を受けるため、ＭＯＳトランジスタの伝達特性（式（２））、即ち、指数変換特性が集積回路の製造プロセス、具体的には、その製造プロセス時に生じる膜厚や加工のばらつきなどにより変動することになる。
【００１９】
また、式(２)の右辺第３項は、指数変換特性（指数関数の特性）を決定する。しかし、熱電圧ＶＴは、温度依存性を持つために、利得制御回路７０１内のＭＯＳトランジスタＭ７０１，Ｍ７０２，Ｍ７０３に温度変化が生じた場合には、この温度変化に依存して、指数変換特性も変動する。結果として、可変利得アンプ７０２の利得の可変範囲（利得特性）が変動する。
【００２０】
なお、図１６の利得制御回路７０１において、仮に、ＭＯＳトランジスタ７０１の代わりに、バイポーラトランジスタを使用したとしても、上記と同様の理由により、指数変換特性（指数関数の特性）が温度依存性を持ってしまう。
【００２１】
従って、能動素子の指数変換特性を直接的に可変利得アンプ７０２に使用した場合には、環境条件の変化（温度変化）や集積回路の製造プロセスなどに起因して、指数変換特性に誤差が生じ、所望の指数変換特性を得ることができない。
【００２２】
また、無線受信機に使用される可変利得アンプ７０２に関しては、制御入力信号に対してデシベル表示出力信号を線形に変化させることが重要となる。また、指数変換特性の温度依存性が小さいこと、及び、指数変換特性が集積回路の製造プロセスに起因する能動素子の特性変動の影響を受けないことも必要となる。
【００２３】
このように、能動素子（ＭＯＳトランジスタ）の指数関数的な動作（特性）を直接的に可変利得アンプ７０２の制御に用いる場合には、可変利得アンプ７０２は、その能動素子の温度環境の変化や、集積回路の製造プロセスに起因する能動素子の特性変化などが原因となり、利得制御信号Ｖｃの可変範囲に対する可変利得アンプ７０２の利得の可変範囲（利得特性）を一定に保つことができなくなる。
【００２４】
このようなことから、無線通信機器において利得制御を行う場合には、制御の容易化の観点から、利得制御信号に対して利得を指数関数的に変化させること、即ち、利得制御信号の変化とデシベル表示である利得の変化との関係が線形であることが要求される。また、かかる場合においては、温度に対する利得特性の変化率が一定であること、利得特性が集積回路の製造プロセスに起因する能動素子の特性変動によって変化しないことなどが要求され、これらの要求を実現する利得制御回路の実現が望まれている。
【００２５】
【発明が解決しようとする課題】
上述したように、従来の可変利得アンプ及びその利得を制御する利得制御回路においては、能動素子の特性変動や温度変動などに起因して可変利得アンプの利得特性が変化するため、利得制御信号の可変範囲に対する可変利得アンプの利得の可変範囲（利得特性）を一定に保つことができないという問題があった。
【００２６】
本発明は、上記問題を解決するためになされたもので、その目的は、制御入力信号を指数変換して利得制御信号を生成する際に、集積回路の製造プロセスに起因する能動素子の特性変動や、温度変動などの影響を受け難い指数変換回路を実現すること、及び、この指数変換回路を用いた可変利得回路（可変利得アンプ）を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の指数変換回路は、第１の利得制御信号に基づいて、第１及び第２の基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記第１の利得制御信号を変化させる電流比較回路と、前記第１の利得制御信号に基づいて、制御入力電圧及び前記第１の基準入力電圧を第３及び第４の差動出力電圧に変換する第２の電圧変換回路と、前記第３又は第４の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子とを備える。
【００２８】
前記第１及び第２の電圧変換回路は、それぞれ、同相モード検出回路及び同相モードフィードバック回路を有し、前記同相モードフィードバック回路には基準電圧が入力され、前記基準電圧は、温度特性を有する基準入力電流の対数となるように、対数変換素子から構成される。
【００２９】
前記第１及び第２の指数変換素子は、それぞれ弱反転領域で動作する電界効果トランジスタから構成される。また、前記第１及び第２の指数変換素子は、それぞれバイポーラトランジスタから構成されていてもよい。
【００３０】
本発明の可変利得回路は、上述の指数変換回路と、この指数変換回路の前記第３の出力電流により利得が制御される複数の可変利得アンプとを備え、前記複数の可変利得アンプは、互いに直列接続されている。
【００３１】
本発明の指数変換回路は、第１の利得制御信号に基づいて、第１及び第２の基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記第１の利得制御信号を変化させる第１の電流比較回路と、第２の利得制御信号に基づいて、第３の基準入力電圧及び前記第１の基準入力電圧を第３及び第４の差動出力電圧に変換する第２の電圧変換回路と、前記第３の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子と、前記第４の差動出力電圧に対して指数関数的に変化する第４の出力電流を生成する第４の指数変換素子と、前記第３及び第４の出力電流の比に応じて前記第２の利得制御信号を変化させる第２の電流比較回路と、第３の利得制御信号に基づいて、前記第２の基準入力電圧及び前記第３の基準入力電圧を第５及び第６の差動出力電圧に変換する第３の電圧変換回路と、前記第５又は第６の差動出力電圧と前記第２の利得制御信号との比に応じて前記第３の利得制御信号を生成する電圧比較回路と、前記第３の利得制御信号に基づいて、制御入力電圧及び前記第１の基準入力電圧を第７及び第８の差動出力電圧に変換する第４の電圧変換回路と、第４の利得制御信号に基づいて、前記制御入力電圧及び前記第１の基準入力電圧を第９の差動出力電圧に変換する第５の電圧変換回路と、前記第９の差動出力電圧に対して指数関数的に変化する第５の出力電流を生成する第５の指数変換素子とを備え、前記第７又は第８の差動出力電圧のうちの１つが前記第４の利得制御信号となり、前記第５の出力電流を前記制御入力電圧に対して線形かつ指数関数的に変化させる。
【００３２】
前記第１、第２、第３及び第４の電圧変換回路は、それぞれ、同相モード検出回路及び同相モードフィードバック回路を有し、前記第３及び第４の電圧変換回路内の前記同相モードフィードバック回路には、前記第１の利得制御信号が入力される。
【００３３】
前記第１、第２、第３、第４及び第５の指数変換素子は、それぞれ弱反転領域で動作する電界効果トランジスタから構成される。また、前記第１、第２、第３、第４及び第５の指数変換素子は、それぞれバイポーラトランジスタから構成されていてもよい。
【００３４】
本発明の可変利得回路は、上述の指数変換回路と、前記指数変換回路の前記第５の出力電流により利得が制御される複数の可変利得アンプとを備え、前記複数の可変利得アンプは、互いに直列接続されている。
【００３５】
本発明の指数変換回路は、複数のマスター指数変換回路と、前記複数のマスター指数変換回路の出力信号、複数の基準入力電圧及び制御入力電圧が入力され、所定の関数に従って前記制御入力電圧を変換する多項式回路と、前記多項式回路の出力電圧が入力されるスレーブ指数変換回路とを備える。前記複数のマスター指数変換回路の各々は、利得制御信号に基づいて、２つの基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記利得制御信号を変化させる電流比較回路とから構成される。前記スレーブ指数変換回路は、前記多項式回路の出力電圧に基づいて、基準電圧及び前記制御入力電圧を第３の差動出力電圧に変換する第２の電圧変換回路と、前記第３の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子とから構成される。
【００３６】
前記第１、第２及び第３の指数変換素子は、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成される。但し、前記第１、第２及び第３の指数変換素子は、バイポーラトランジスタから構成されていてもよい。
【００３７】
本発明の可変利得回路は、上述の指数変換回路と、前記指数変換回路の前記第３の出力電流により利得が制御される複数の可変利得アンプとを備え、前記複数の可変利得アンプは、互いに直列接続されている。
【００３８】
以上の指数変換回路及び可変利得回路は、電圧変換回路が理想的な線形回路であることを前提にしている。しかし、通常のＭＯＳトランジスタ又はバイポーラトランジスタを用いて可変倍率の電圧変換回路を構成すると、入出力特性が弱い非線形性を示すようになる。回路構成や用途によっては、この非線形性を無視して、電圧変換回路が線形動作を行っているものと仮定することも可能であるが、システムにおいては線形性の要求が非常に厳しい場合があり、かかる場合には、非線形性の補正が必要となる。
【００３９】
ここで、指数変換回路の入出力特性において、デシベル表示の出力信号をＹ、同相モードフィードバック量をＹ０、電圧変換回路の倍率をＧ、入力信号をＸとすると、出力信号Ｙと入力信号Ｘが線形の関係にある場合、 Ｙ ＝ Ｙ０ ＋ Ｇ・Ｘ と表すことができる。但し、Ｙ０とＧは、回路形式と回路を構成する素子の素子値によって決定される定数である。
【００４０】
また、バイポーラトランジスタやＭＯＳトランジスタの弱反転領域を用いることにより、上述のような入出力関係式を得ることができるが、Ｙ０やＧは、温度によって変化したり、また、製造プロセスの変動によって、設計時の値と異なる値になったりする。
【００４１】
本発明の指数変換回路では、Ｙ０及びＧの温度依存性を小さくでき、かつ、Ｙ０及びＧの製造プロセスによる影響を軽減できる。特に、本発明の指数変換回路は、電圧変換回路の倍率Ｇを制御信号Ｚによって可変とし、フィードバック回路を含むマスター指数変換回路と実際に指数変換を行うスレーブ指数変換回路から構成される。
【００４２】
このような構成において、電圧変換回路は、その利得（倍率）を可変することができるが、その可変範囲を広く保ちつつ、かつ、広い入力信号レンジを確保することは、非常に困難である。その結果、倍率Ｇは、制御信号Ｚのみならず、入力信号Ｘに対しても依存し、変化する。この場合は、 Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・Ｘ なる関係式を得ることができる。ここで、Ｇ（Ｘ，Ｚ）は、倍率ＧがＸ及びＺの関数で表されることを意味している。
【００４３】
ところで、入力信号Ｘの変化に対する倍率Ｇの変化を打ち消すように制御信号Ｚを与えれば、みかけ上、倍率Ｇが一定になる指数変換回路を実現することができる。ここで、倍率Ｇを一定にするためのＺが一次式で表されると仮定すると、Ｚ ＝ Ａ ＋ Ｂ・Ｘ なる式を得ることができる。そして、目的の指数変換動作（定数Ａ，Ｂの算出）は、２つのマスター指数変換回路、入力信号Ｘが入力され、出力信号Ｚ（ ＝ Ａ ＋ Ｂ・Ｘ ）を出力する一次式回路、及び、Ｘの指数変換を実際に行うスレーブ指数変換回路により実行される。
【００４４】
さらに、倍率Ｇを一定にするためのＺが二次式で表されると仮定すると、Ｚ ＝ Ａ ＋ Ｂ・Ｘ ＋ ＣＸ２ なる式を得ることができる。そして、目的の指数変換動作（定数Ａ，Ｂ，Ｃの算出）は、３つのマスター指数変換回路、入力信号Ｘが入力され、出力信号Ｚ（ ＝ Ａ ＋ Ｂ・Ｘ ＋ Ｃ・Ｘ２ ）を出力する二次式回路、及び、Ｘの指数変換を実際に行うスレーブ指数変換回路により実行される。
【００４５】
このように、Ｇ（Ｘ，Ｚ）を一定にするために、ＺをＸの多項式とする必要がある場合には、マスター指数変換回路を、多項式の次数よりも１つ多い数だけ設ける。その結果、指数変換動作は、マスター指数変換回路の出力信号に基づいて多項式が決定される多項式回路と、この多項式回路により変換された信号によって制御されたスレーブ指数変換回路とにより実現される。
【００４６】
本発明の可変利得回路は、ゲート及びドレインが互いに接続され、ソースが接地点に接続され、前記指数変換回路の前記第２の利得制御信号がバイアス信号として前記ゲートに与えられる第１の電界効果トランジスタと、差動増幅回路を構成し、第１及び第２の入力信号に基づいて第１及び第２の出力信号を出力する第２及び第３の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートの間に接続される第１の抵抗素子と、前記第１の電界効果トランジスタのゲートと前記第３の電界効果トランジスタのゲートの間に接続される第２の抵抗素子とを備え、前記第１の電界効果トランジスタは、強反転領域で動作を行い、その利得は、前記第２の利得制御信号により制御される。
【００４７】
本発明の可変利得回路は、ゲート及びドレインが互いに接続され、ソースが接地点に接続され、前記指数変換回路の前記第２の利得制御信号がバイアス信号として前記ゲートに与えられる第１の電界効果トランジスタと、差動増幅回路を構成し、第１及び第２の入力信号に基づいて第１及び第２の出力信号を出力する第２及び第３の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートの間に接続される第１の抵抗素子と、前記第１の電界効果トランジスタのゲートと前記第３の電界効果トランジスタのゲートの間に接続される第２の抵抗素子とを備え、前記第１の電界効果トランジスタは、弱反転領域で動作を行い、その利得は、前記第２の利得制御信号により制御される。
【００４８】
本発明の可変利得回路は、上述の２つの可変利得回路を互いに直列接続して使用するようにしてもよい。
【００４９】
このように、本発明の指数変換回路によれば、前記第１の指数変換回路が、前記第２の指数変換回路の前記第２の指数変換特性を決定する。つまり、前記第２の指数変換特性に基づいて、前記制御入力信号を前記第２の利得制御信号に指数変換すれば、前記第２の利得制御信号は、前記制御入力信号に対して能動素子の特性変動や、温度変動などの影響を受け難くなる。
【００５０】
従って、本発明の指数変換回路から出力される前記第２の利得制御信号を、例えば、可変利得回路（可変利得アンプ）の制御信号として利用すれば、能動素子の特性変動や、温度変動などに依存しない利得制御を実現できる。
【００５１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の指数変換回路とそれを用いた可変利得回路について詳細に説明する。
【００５２】
図１は、本発明の第１の実施の形態に関わる指数変換回路を示している。
電圧変換回路１Ａには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換する。
【００５３】
指数変換素子２Ａは、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３に入力される。電流比較回路３は、指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔの値を変化させる。
【００５４】
また、電圧変換回路１Ｂには、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃが入力される。電圧変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００５５】
指数変換素子２Ｃは、電圧変換回路１Ｂの２つの出力電圧のうちの一方、本例では、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。出力電流Ｉｏｕｔは、制御入力電圧Ｖｃの変化に対して指数関数的に変化する。
【００５６】
図２は、本発明の第２の実施の形態に関わる指数変換回路を示している。
本例の指数変換回路は、電圧変換回路１Ａ，１Ｂが同相モード検出回路（ＣＭＤ）２１及び同相モードフィードバック回路（ＣＭＦ）２０を有している点に特徴を有する。
【００５７】
電圧変換回路１Ａには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路１Ａは、同相モード検出回路２１及び同相モードフィードバック回路２０を有している。また、対数変換素子５は、温度特性を有する基準入力電流Ｉｒｅｆの対数となる基準電圧Ｖｃｏｍ１を生成する。この基準電圧Ｖｃｏｍ１は、同相モードフィードバック回路２０に与えられる。そして、電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換する。
【００５８】
指数変換素子２Ａは、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３に入力される。電流比較回路３は、指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔの値を変化させる。
【００５９】
また、電圧変換回路１Ｂには、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃが入力される。電圧変換回路１Ｂは、同相モード検出回路２１及び同相モードフィードバック回路２０を有している。また、対数変換素子５は、温度特性を有する基準入力電流Ｉｒｅｆの対数となる基準電圧Ｖｃｏｍ１を生成する。この基準電圧Ｖｃｏｍ１は、同相モードフィードバック回路２０に与えられる。そして、電圧変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００６０】
指数変換素子２Ｃは、電圧変換回路１Ｂの２つの出力電圧のうちの一方、本例では、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。出力電流Ｉｏｕｔは、制御入力電圧Ｖｃの変化に対して指数関数的に変化する。
【００６１】
なお、指数変換素子２Ａ，２Ｂ，２Ｃは、例えば、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子２Ａ，２Ｂ，２Ｃは、電界効果トランジスタに代えて、バイポーラトランジスタから構成することもできる。
【００６２】
図３は、本発明の第３の実施の形態に関わる指数変換回路を示している。
電圧変換回路１Ａには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路１Ａは、図２の例と同様に、同相モード検出回路及び同相モードフィードバック回路を有している。電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔ１により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換する。
【００６３】
指数変換素子２Ａは、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３Ａに入力される。電流比較回路３Ａは、指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔ１の値を変化させる。
【００６４】
電圧変換回路１Ｂには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ３が入力される。電圧変換回路１Ｂは、図２の例と同様に、同相モード検出回路及び同相モードフィードバック回路を有している。電圧変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔ２により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ３を差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００６５】
指数変換素子２Ｃは、差動出力電圧Ｖｄ３に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｄは、差動出力電圧Ｖｄ４に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３Ｂに入力される。電流比較回路３Ｂは、指数変換素子２Ｃ，２Ｄの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔ２の値を変化させる。
【００６６】
電圧変換回路１Ｃには、２つの基準入力電圧Ｖｒｅｆ２，Ｖｒｅｆ３が入力される。電圧変換回路１Ｃは、同相モード検出回路（ＣＭＤ）２１及び同相モードフィードバック回路（ＣＭＦ）２０を有している。同相モードフィードバック回路２０には、利得制御信号Ｖｇｍｃｏｎｔ１が入力される。電圧変換回路１Ｃは、利得制御信号Ｖｇｍｃｏｎｔ３により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ２，Ｖｒｅｆ３を差動出力電圧Ｖｄ５，Ｖｄ６に変換する。
【００６７】
電圧比較回路４は、差動出力電圧Ｖｄ５，Ｖｄ６のうちのいずれか一方（本例では、差動出力電圧Ｖｄ６）と利得制御信号Ｖｇｍｃｏｎｔ２との比に応じて利得制御信号Ｖｇｍｃｏｎｔ３を生成する。
【００６８】
電圧変換回路１Ｄには、基準入力電圧Ｖｒｅｆ１と制御入力電圧Ｖｃが入力される。電圧変換回路１Ｄは、同相モード検出回路（ＣＭＤ）２１及び同相モードフィードバック回路（ＣＭＦ）２０を有している。同相モードフィードバック回路２０には、利得制御信号Ｖｇｍｃｏｎｔ１が入力される。電圧変換回路１Ｄは、利得制御信号Ｖｇｍｃｏｎｔ３により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧Ｖｄ７，Ｖｄ８に変換する。
【００６９】
なお、２つの差動出力電圧のうちの一つ（本例では、Ｖｄ８）は、電圧変換回路１Ｅの利得（倍率）を決定する利得制御信号Ｖｇｍｃｏｎｔ４となる。
【００７０】
電圧変換回路１Ｅは、利得制御信号Ｖｇｍｃｏｎｔ４により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧に変換する。指数変換素子２Ｅは、この差動出力電圧に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。
【００７１】
なお、指数変換素子２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅは、例えば、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅは、電界効果トランジスタに代えて、バイポーラトランジスタから構成することもできる。
【００７２】
図４は、本発明の第４の実施の形態に関わる指数変換回路を示している。
複数個（本例では、ｎ−１個。但し、ｎは、３以上の自然数。）のマスター指数変換回路６−１，６−２，６−３，・・・６−（ｎ−１）の各々は、電圧変換回路１、指数変換素子２Ａ，２Ｂ及び電流比較回路３を有している。
【００７３】
マスター指数変換回路６−ｉ（ｉは、１〜ｎ−１）内の電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔ ｉに基づいて、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ（ｉ＋２）を第１及び第２の差動出力電圧に変換する。指数変換素子２Ａは、第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成し、指数変換素子２Ｂは、第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する。そして、電流比較回路３は、第１及び第２の出力電流の比に基づいて、利得制御信号Ｖｇｍｃｏｎｔ ｉを生成する。
【００７４】
複数個のマスター指数変換回路６−１，６−２，６−３，・・・６−（ｎ−１）の出力信号Ｖｇｍｃｏｎｔ１，Ｖｇｍｃｏｎｔ２，Ｖｇｍｃｏｎｔ３，・・・Ｖｇｍｃｏｎｔ（ｎ−１）は、多項式回路（ polynomial circuit ）７に入力される。また、多項式回路７には、複数個（ｎ個）の基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２、Ｖｒｅｆ３，・・・Ｖｒｅｆｎ及び制御入力電圧Ｖｃが入力され、所定の関数に従って制御入力電圧Ｖｃが変換される。
【００７５】
スレーブ指数変換回路８は、電圧変換回路１Ｂ及び指数変換素子２Ｃを有している。電圧変換回路１Ｂは、多項式回路７の出力電圧に基づいて、基準電圧及び制御入力電圧Ｖｃを差動出力電圧に変換する。指数変換素子２Ｃは、この差動出力電圧に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。
【００７６】
なお、指数変換素子２Ａ，２Ｂ，２Ｃは、例えば、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子２Ａ，２Ｂ，２Ｃは、電界効果トランジスタに代えて、バイポーラトランジスタから構成することもできる。
【００７７】
図５は、本発明の第５実施の形態に関わる指数変換回路を示している。図６は、図５の電圧変換回路１Ａ，１Ｂの例を示している。
この指数変換回路では、１つのマスターブロック（マスター指数変換回路）３０２によってスレーブブロック（スレーブ指数変換回路）３０３の利得を制御している。
【００７８】
マスターブロック３０２には、２つの基準入力電圧Ｘ０，Ｘ１が入力され、これら基準入力電圧Ｘ０，Ｘ１の差に基づいて利得制御信号（出力電圧）Ｚの値が決定される。
【００７９】
図５及び図６の電圧変換回路において、スレーブブロック３０３のデシベル表示の出力電流Ｙは、
Ｙ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ−Ｘ０）
となる。
【００８０】
この式は、マスターブロック３０２内の電圧変換回路１Ａ及び指数変換素子２Ａ，２Ｂにより、以下のように変換される。
Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ１−Ｘ０）
Ｙ２ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ１−Ｘ０）
マスターブロック３０２内の電流比較回路３は、指数変換素子２Ａ，２Ｂから出力される出力電流Ｙ１，Ｙ２を比較し、利得制御信号Ｚを出力する。そして、この利得制御信号Ｚは、電圧変換回路１Ａ，１Ｂの利得（倍率）を決定する。
【００８１】
マスターブロック３０２においては、このようなフィードバック制御の結果、指数変換素子２Ａ，２Ｂの出力電流Ｙ１，Ｙ２の比が予め設定された値となるように、利得制御信号Ｚ及び倍率Ｇ（Ｚ）が決定される。
【００８２】
例えば、図７に示すように、電流比較回路３が、ＭＯＳトランジスタＭ１，Ｍ２の面積比を１：４に設定したカレントミラー回路から構成される場合（Ｗ／Ｌの“Ｗ”は、チャネル幅、“Ｌ”は、チャネル長である。）、２つの指数変換素子２Ａ，２Ｂの出力電流ＩＤＭ１，ＩＤＭ２の比も、１：４になる。
【００８３】
Ｙ１とＹ２は、デシベル表示であるため、
Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｚ）・（Ｘ１−Ｘ０） ＝ １２［ｄＢ］
となる。
【００８４】
ここで、Ｘ１−Ｘ０を０．５［Ｖ］に設定しておけば、１［Ｖ］当たり、Ｇ（Ｚ） ＝ １２［ｄＢ］ の変化となる。また、利得制御信号Ｚにより、スレーブブロック３０３内の電圧変換回路１Ｂの利得（倍率）が決定されるため、スレーブブロック３０３における入出力関係は、以下のようになる。
Ｙ ＝ Ｙ０ ＋ １２・（Ｘ１−Ｘ０）
このように、図５及び図６に示す指数変換回路では、マスターブロック３０２内の電流比較回路３は、ＭＯＳトランジスタの面積比によって出力電流ＩＤＭ１，ＩＤＭ２の比を決定するため、単位電圧（１Ｖ）当たりの出力の変化分（１２ｄＢ）は、環境条件（温度）の変化や製造プロセスのばらつきの影響をほとんど受けなくなる。
【００８５】
図８は、本発明の第６の実施の形態に関わる指数変換回路を示している。
本例の指数変換回路の特徴は、スレーブブロック（スレーブ指数変換回路）３０３のデシベル表示の出力電流Ｙが制御入力電圧Ｘに対して線形に変化する、とみなせない場合に、スレーブブロック３０３の非線形性を補正する機能を有する導関数回路（ Derived function circuit ）９を設けた点にある。
【００８６】
マスターブロック３０２及びスレーブブロック３０３の変化率Ｇが制御入力電圧Ｘによって変動した場合、
Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・（Ｘ−Ｘ０）
と表現できる。
【００８７】
この非線形性は、指数変換回路にとって不都合な性質である。そこで、本例では、Ｇ（Ｘ，Ｚ）が、みかけ上、Ｘ に依存しない（Ｘ に対して一定となる）ようにするため、Ｘ によって Ｚ を制御する。これにより、Ｙ は、Ｘ に対して線形に変化する関数で表されるようになる。
【００８８】
Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、Ｚは、Ｘの一次式で表されるものと仮定し、
Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ０）
とする。
【００８９】
本例では、未知の変数は、Ｚ０ と ａ の２つであるため、マスターブロック３０２は、２つ必要になる。この場合、各マスターブロックにおけるデシベル表示の出力電流は、
Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ２ ＝ Ｙ０ − Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ３ ＝ Ｙ０ ＋ Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
Ｙ４ ＝ Ｙ０ − Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
となる。
【００９０】
マスターブロック３０２内の２つの電流比較回路３Ａ，３Ｂは、それぞれ、２つの入力電流の比によりその値が増減する利得制御信号Ｚ０，Ｚ１を出力する。電圧変換回路１Ａ，１Ｂの利得（倍率）は、この利得制御信号Ｚ０，Ｚ１により制御される。
【００９１】
このようなフィードバック制御においては、指数変換素子２Ａ，２Ｂの出力電流の比が予め設定された値になるように、Ｚ０及びＧ（Ｘ０，Ｚ０）の値が決定され、指数変換素子２Ｃ，２Ｄの出力電流の比が予め設定された値になるように、Ｚ１及びＧ（Ｘ１，Ｚ１）の値が決定される。
【００９２】
例えば、
Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） ＝ ６ｄＢ
Ｙ３ − Ｙ４ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ２−Ｘ０） ＝ １２ｄＢ
となる。
【００９３】
ここで、Ｘ１−Ｘ０ ＝ ０．５［Ｖ］、Ｘ２−Ｘ０ ＝ １．０［Ｖ］とすると、Ｇ（Ｘ１，Ｚ０） ＝ Ｇ（Ｘ２，Ｚ１） ＝ ６［ｄＢ］となる。そして、この利得制御信号Ｚ０，Ｚ１を、導関数回路（一次の多項式回路）９に基準電圧として入力させる。
【００９４】
この導関数回路９においては、以下のアナログ信号処理が行われる。導関数回路９内のマスター電圧変換回路１Ｃに基準入力電圧Ｘ２−Ｘ１を与えたときの出力信号Ｕ１は、
Ｕ１ ＝ Ｕ０ ＋ ａ・（Ｘ２−Ｘ１）
となる。
【００９５】
同相モードフィードバックにより Ｕ０ ＝ Ｚ０ とし、差動モードのフィードバックにより Ｕ１ ＝ Ｚ１ となるように、ａを決定する。
ａ ＝ （Ｚ１−Ｚ０）／（Ｘ２−Ｘ１）
この時、
となる。
【００９６】
Ｕを、スレーブブロック３０３の利得制御信号Ｚとして用いると、
Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ１）
となる。
【００９７】
Ｘ ＝ Ｘ１ のとき、Ｚ ＝ Ｚ０ 、また、Ｘ ＝ Ｘ２ のとき、Ｚ ＝ Ｚ１ となる。このＺを用いて、スレーブブロック３０３内の電圧変換回路１Ｅの利得（倍率）が決定されるため、回路の誤差が少ないと仮定すると、少なくとも Ｘ ＝Ｘ１ と Ｘ ＝ Ｘ２ の２点においては、Ｇ（Ｘ，Ｚ）は、所望の値、即ち、６［ｄＢ］／［Ｖ］となる。
【００９８】
Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、Ｘ０とＸ１の近傍で、６［ｄＢ］／［Ｖ］となり、図５の指数変換回路に比べて、回路誤差が少なく、広い範囲で６［ｄＢ］／［Ｖ］を確保できる。
【００９９】
図９は、本発明の第７の実施の形態に関わる指数変換回路を示している。
本例では、スレーブブロック（スレーブ指数変換回路）のデシベル表示の出力電流Ｙが、制御入力電圧Ｘに対して非線形の関係を有しており、
Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・（Ｘ−Ｘ０）
となる。
【０１００】
よって、Ｇ（Ｘ，Ｚ）を、みかけ上、Ｘに依存しない（Ｘに対して一定となる）ように、Ｚ を Ｘ によって制御する。これにより、デシベル表示の出力電流Ｙが、制御入力電圧Ｘに対して線形の関係を有するようにする。
【０１０１】
図９の指数変換回路では、Ｚ が Ｘ の二次関数で表されると仮定しているため、入出力関係は、
Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ１）＋ ｂ・（Ｘ−Ｘ１）２
で表される。
【０１０２】
本例では、未知の変数は、Ｚ０ と ａ と ｂ の３つであるため、マスターブロック３０２は、３つ必要になる。この場合、各マスターブロックにおけるデシベル表示の出力電流は、
Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ２ ＝ Ｙ０ − Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ３ ＝ Ｙ０ ＋ Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
Ｙ４ ＝ Ｙ０ − Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
Ｙ５ ＝ Ｙ０ ＋ Ｇ（Ｘ３，Ｚ２）・（Ｘ３−Ｘ０）
Ｙ６ ＝ Ｙ０ − Ｇ（Ｘ３，Ｚ２）・（Ｘ３−Ｘ０）
となる。
【０１０３】
マスターブロック３０２内の３つの電流比較回路３Ａ，３Ｂ，３Ｃは、それぞれ、２つの入力電流の比によりその値が増減する利得制御信号Ｚ０，Ｚ１，Ｚ２を出力する。電圧変換回路１Ａ，１Ｂ，１Ｃの利得（倍率）は、この利得制御信号Ｚ０，Ｚ１，Ｚ２により制御される。
【０１０４】
このようなフィードバック制御においては、指数変換素子２Ａ，２Ｂの出力電流の比が予め設定された値になるように、Ｚ０及びＧ（Ｘ１，Ｚ０）の値が決定され、指数変換素子２Ｃ，２Ｄの出力電流の比が予め設定された値になるように、Ｚ１及びＧ（Ｘ２，Ｚ１）の値が決定され、指数変換素子２Ｅ，２Ｆの出力電流の比が予め設定された値になるように、Ｚ２及びＧ（Ｘ３，Ｚ２）の値が決定される。
【０１０５】
例えば、
Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） ＝ ６ｄＢ
Ｙ３ − Ｙ４ ＝ ２Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） ＝ １２ｄＢ
Ｙ５ − Ｙ６ ＝ ２Ｇ（Ｘ３，Ｚ２）・（Ｘ１−Ｘ０） ＝ −６ｄＢ
となる。
【０１０６】
ここで、Ｘ１−Ｘ０ ＝ ０．５［Ｖ］、Ｘ２−Ｘ０ ＝ １．０［Ｖ］、Ｘ３−Ｘ０ ＝ −０．５［Ｖ］とすると、Ｇ（Ｘ１，Ｚ０） ＝ Ｇ（Ｘ２，Ｚ１） ＝ Ｇ（Ｘ３，Ｚ２） ＝ ６［ｄＢ］となる。そして、この利得制御信号Ｚ０，Ｚ１，Ｚ２を、二次の多項式回路７に基準電圧として入力させる。
【０１０７】
二次の多項式回路７は、２つのマスター電圧変換回路１Ｄ，１Ｅと、導関数回路（一次の多項式回路）９と、スレーブ電圧変換回路１Ｈとを含んでいる。
【０１０８】
二次の多項式回路７においては、以下のアナログ信号処理が行われる。多項式回路７内の電圧変換回路１Ｄ，１Ｅに基準入力電圧Ｘ２−Ｘ１，Ｘ３−Ｘ１を与えたときの出力信号Ｕ１，Ｕ２は、
Ｕ１ ＝ Ｕ０ ＋ ａ（Ｋ０）・（Ｘ２−Ｘ１）
Ｕ２ ＝ Ｕ０ ＋ ａ（Ｋ１）・（Ｘ３−Ｘ１）
となる。
【０１０９】
同相モードフィードバックにより Ｕ０ ＝ Ｚ とし、差動モードのフィードバックにより Ｕ１ ＝ Ｚ１ ，Ｕ２ ＝ Ｚ２ となるように、ａ（Ｋ０），ａ（Ｋ１）を決定する。
ａ（Ｋ０） ＝ （Ｚ１−Ｚ０）／（Ｘ２−Ｘ１）
ａ（Ｋ１） ＝ （Ｚ２−Ｚ０）／（Ｘ３−Ｘ１）
導関数回路（一次の多項式回路）９においては、以下のアナログ処理が行われる。一次の多項式回路９は、マスター電圧変換回路１Ｆとスレーブ電圧変換回路１Ｇとから構成される。マスター電圧変換回路１Ｆに基準入力電圧Ｘ３−Ｘ２を与えたとき、
Ｋ１ ＝ Ｋ０ ＋ ａ・（Ｘ３−Ｘ２）
となる。
【０１１０】
同相モードフィードバックにより Ｋ０が決定され、差動モードのフィードバックによりＫ０がＫ１となるように、ａ が決定される。
ａ ＝ （Ｋ１−Ｋ０）／（Ｘ３−Ｘ２）
この時、スレーブ電圧変換回路１Ｇでは、
となる。
【０１１１】
一次の多項式回路９の出力信号は、二次の多項式回路７内のスレーブ電圧変換回路１Ｈに入力される。スレーブ電圧変換回路１Ｈの出力信号Ｕは、
Ｕ ＝ Ｕ０ ＋ ａ（Ｋ）・（Ｘ−Ｘ１）
となる。
【０１１２】
ここで、ａ（Ｋ）がＫの一次式で表されると仮定すると、
となる。
【０１１３】
Ｕ０ ＝ Ｚ０ となるように、同相フィードバック制御を行うと、Ｘ ＝ Ｘ１ のときは、Ｕ ＝ Ｚ０ となり、Ｘ ＝ Ｘ２ のときは、ａ（Ｋ）＝ａ（Ｋ０）となるため、
となる。
【０１１４】
また、Ｘ ＝ Ｘ３ のとき、ａ（Ｋ）＝ａ（Ｋ０）であるため、
となり、目的の二次関数が得られる。
【０１１５】
そして、この導関数回路（一次の多項式回路）９の出力信号Ｕを、多項式回路（二次の多項式回路）７内のスレーブ電圧変換回路１Ｈの利得制御信号Ｚとして用いれば、少なくとも Ｘ ＝ Ｘ１ と Ｘ ＝ Ｘ２ と Ｘ ＝ Ｘ３ の３点においては、Ｇ（Ｘ，Ｚ）は、所望の値、即ち、６［ｄＢ］／［Ｖ］となる。
【０１１６】
Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、３点（Ｘ０，Ｘ１，Ｘ２）の近傍で、６［ｄＢ］／［Ｖ］となり、さらに、図５の指数変換回路に比べて、回路誤差が少なく、広い範囲で６［ｄＢ］／［Ｖ］を確保できる。
【０１１７】
なお、上述の例では、二次の多項式回路７を用いたが、本発明は、それ以上の次数を有する多項式回路にも適用可能である。
【０１１８】
図１０は、本発明の第８の実施の形態に関わる指数変換回路を示している。
本発明の指数変換回路は、基準電圧Ｖｃｏｍ１を発生する基準ブロック（ Reference Block ）３０１、指数変換特性を決定するマスターブロック（ Master Block ）３０２、及び、マスターブロック３０２により決定された指数変換特性を用いて実際に指数変換を行うスレーブブロック（ Slave Block ）３０３から構成される。
【０１１９】
基準ブロック３０１は、ＭＯＳトランジスタＭ３００から構成される。ＭＯＳトランジスタのソースは、接地点Ｖｓｓに接続され、ゲートとドレインは互いに接続される。ＭＯＳトランジスタＭ３００には、電流Ｉｒｅｆが流れ、そのドレインからは基準電圧（同相基準電圧）Ｖｃｏｍ１が出力される。
【０１２０】
マスターブロック（第１の指数変換回路）３０２は、可変トランスコンダクタンスアンプ３０５、演算増幅器（オペアンプ）３０４、カレントミラー回路Ｍ３０４，Ｍ３０５、ＭＯＳトランジスタＭ３０１，Ｍ３０２、及び、抵抗素子Ｒ３０１，Ｒ３０２から構成される。
【０１２１】
演算増幅器３０４は、基準電圧Ｖｃｏｍ１，Ｖｃｏｍ２を受け、出力信号を可変トランスコンダクタンスアンプ３０５に出力する。基準電圧Ｖｃｏｍ２は、抵抗素子Ｒ３０１，Ｒ３０２により生成される。可変トランスコンダクタンスアンプ（Ｇｍ１）３０５には、基準入力電圧Ｖｒｅｆ、コンダクタンス制御信号Ｖｇｍｃｏｎｔ及び演算増幅器３０４の出力信号が入力される。
【０１２２】
ＭＯＳトランジスタＭ３０１，Ｍ３０２のゲートには、可変トランスコンダクタンスアンプ３０５の出力信号が入力される。ＭＯＳトランジスタＭ３０１のゲートとソースとの間の電圧は、Ｖｇｓ３０１であり、ＭＯＳトランジスタＭ３０２のゲートとソースとの間の電圧は、Ｖｇｓ３０２である。また、ＭＯＳトランジスタＭ３０４に流れる電流ＩＤＭ１をｍとすると、カレントミラー回路により、ＭＯＳトランジスタＭ３０５に流れる電流ＩＤＭ２は、１／ｍとなる。
【０１２３】
そして、ＭＯＳトランジスタＭ３０２，Ｍ３０５の接続点（ドレイン）からは、指数変換特性を決定する制御電圧（コンダクタンス制御信号）Ｖｓｌｏｐｅが出力される。
【０１２４】
ここで、マスターブロック３０２には、同相基準電圧Ｖｃｏｍ１の入力端子、基準入力電圧Ｖｒｅｆの入力端子、コンダクタンス制御信号Ｖｇｍｃｏｎｔの入力端子、及び、指数変換特性を決定する制御電圧Ｖｓｌｏｐｅの出力端子がそれぞれ設けられる。
【０１２５】
スレーブブロック（第２の指数変換回路）３０３は、可変トランスコンダクタンスアンプ３０７、演算増幅器（オペアンプ）３０６、カレントミラー回路Ｍ３０６，Ｍ３０７、ＭＯＳトランジスタＭ３０３、及び、抵抗素子Ｒ３０３，Ｒ３０４から構成される。
【０１２６】
演算増幅器３０６は、基準電圧Ｖｃｏｍ１，Ｖｃｏｍ３を受け、出力信号を可変トランスコンダクタンスアンプ３０７に出力する。基準電圧Ｖｃｏｍ３は、抵抗素子Ｒ３０３，Ｒ３０４により生成される。可変トランスコンダクタンスアンプ（Ｇｍ２）３０７には、制御電圧（制御入力信号）Ｖｃ、コンダクタンス制御信号Ｖｇｍｃｏｎｔ及び演算増幅器３０６の出力信号が入力される。
【０１２７】
ＭＯＳトランジスタＭ３０３のゲートには、可変トランスコンダクタンスアンプ３０７の出力信号が入力される。ＭＯＳトランジスタＭ３０３のゲートとソースとの間の電圧は、Ｖｇｓ３０３である。また、ＭＯＳトランジスタＭ３０６に流れる電流ＩＤＭ３をｎとすると、カレントミラー回路により、ＭＯＳトランジスタＭ３０７に流れる電流Ｉｎ（Ｉｃｏｎｔ）は、１／ｎとなる。
【０１２８】
そして、ＭＯＳトランジスタＭ３０７のドレインからは、この指数変換出力電流（利得制御信号）ｌｎ（Ｉｃｏｎｔ）が出力される。なお、ｌｎは、対数を表している。
【０１２９】
なお、スレーブブロック３０３には、同相基準電圧Ｖｃｏｍ１の入力端子、制御電圧（制御入力信号）Ｖｃの入力端子、コンダクタンス制御信号（指数変換特性を決定する制御電圧）Ｖｇｍｃｏｎｔの入力端子、及び、指数変換出力電流（利得制御信号）ｌｎ（Ｉｃｏｎｔ）の出力端子がそれぞれ設けられる。
【０１３０】
ところで、指数変換回路において、温度変動の影響を受けることなく、制御入力信号の変化に対する利得の変化を一定範囲内に収めることは、例えば、図１０において、指数変換回路に入力される制御入力信号Ｖｃに対して、線形に変化する出力信号ｌｎ（Ｉｃｏｎｔ）の変化率を、常に一定に保つことによって実現可能となる。
【０１３１】
ここで、この指数変換特性を、制御入力信号Ｖｃに対する指数変換出力電流ｌｎ（Ｉｃｏｎｔ）の１次関数と捉えれば、指数変換回路は，主に，以下の二つの回路動作を実現することになる。
【０１３２】
一つは、指数変換特性の切片を決定する動作であり、もう一つは、指数変換特性の傾きを一定にする動作である。なお、このような動作特性は、図１１に示すような指数変換回路の動作特性図の第１象限によって表される。
【０１３３】
図１０の指数変換回路の動作は、具体的には、以下のようになる。
まず、マスターブロック３０２に基準入力電圧Ｖｒｅｆが入力されると、可変トランスコンダクタンスアンプ３０５の出力電流が、抵抗素子Ｒ３０１，Ｒ３０２に流れるため、出力電圧Ｖｏの値が決定される。出力電圧Ｖｏは、ＭＯＳトランジスタＭ３０１，Ｍ３０２のゲート電圧を決定する。
【０１３４】
同時に、基準ブロック３０１に流れる基準電流Ｉｒｅｆが、同相基準電圧Ｖｃｏｍ１を生成するため、この同相基準電圧Ｖｃｏｍ１は、マスターブロック３０２内の演算増幅器３０４及びスレーブブロック３０３内の演算増幅器３０６にそれぞれ入力される。
【０１３５】
マスターブロック３０２では、可変トランスコンダクタンスアンプ３０５の出力電圧Ｖｏに基づいて出力電圧（制御電圧）Ｖｓｌｏｐｅが決定される。また、出力電圧Ｖｓｌｏｐｅは、制御電圧（フィードバック信号）Ｖｇｍｃｏｎｔとして、可変トランスコンダクタンスアンプ３０５にフィードバックされる。基準電圧（中間電圧）Ｖｃｏｍ２は、可変トランスコンダクタンスアンプ３０５の出力電圧Ｖｏ及び抵抗素子Ｒ３０１，Ｒ３０２により決定される。
【０１３６】
このようなマスターブロック３０２内のフィードバックループに関する回路が図１１の切片 ｌｎ（Ｉｒｅｆ） を決定する動作を実現する。
【０１３７】
なお、基準ブロック３０１内のＭＯＳトランジスタＭ３００は、弱反転領域で動作させており、以下のような関係を示す。
【０１３８】
【数３】
【０１３９】
なお、式(３)において、Ｉｒｅｆは、ＭＯＳトランジスタＭ３００のドレイン電流、Ｗは、ＭＯＳトランジスタＭ３００のチャネル幅、Ｌは、ＭＯＳトランジスタＭ３００のチャネル長、Ｖｃｏｍ１は、基準ブロック３０１の出力電圧（同相基準電圧）、ＶＴは、熱電圧、ｎは、定数である。また、ｋは、ＭＯＳトランジスタＭ３００のコンダクタンスに関わる値を有し、定数ｎと共に、集積回路の製造プロセスに依存する。
【０１４０】
マスターブロック３０２において、可変トランスコンダクタンスアンプ３０５の出力信号を受けるＭＯＳトランジスタＭ３０１，Ｍ３０２は、弱反転領域で動作しており、ＭＯＳトランジスタＭ３０１，Ｍ３０２に流れるドレイン電流ＩＤＭ１，ＩＤＭ２は、それぞれ、以下の式（４），（５）によって表される。
【０１４１】
【数４】
【０１４２】
【数５】
【０１４３】
このとき、Ｖｇｓ３０１，Ｖｇｓ３０２の値は、以下の式（５），（６）によって表される。
【０１４４】
【数６】
【０１４５】
【数７】
【０１４６】
なお、式（６）及び式（７）において、Ｒは、抵抗素子Ｒ３０１，Ｒ３０２の抵抗値（Ｒ３０１とＲ３０２は同じ抵抗値を有するものとする）であり、Ｇｍ１は、可変トランスコンダクタンスアンプ３０５のコンダクタンスである。Ｖｒｅｆは、可変トランスコンダクタンスアンプ３０５の入力電圧、Ｖｇｓ３０１及びＶｇｓ３０２は、それぞれＭＯＳトランジスタＭ３０１，Ｍ３０２のゲートとソースの間の電圧である。
【０１４７】
また、ＭＯＳトランジスタＭ３０４，Ｍ３０５からなるカレントミラー回路により、ＭＯＳトランジスタＭ３０１のドレイン電流ＩＤＭ１とＭＯＳトランジスタＭ３０２のドレイン電流ＩＤＭ２の比は、 ｍ：１／ｍ となる。これを関係式で表すと、以下のようになる。
【０１４８】
【数８】
【０１４９】
【数９】
【０１５０】
ここで、式（９）において、両辺の対数（ｌｎ）をとると、
【数１０】
という関係式が得られる。
【０１５１】
このとき、基準入力電圧Ｖｒｅｆに対して、ＭＯＳトランジスタＭ３０１，Ｍ３０２が生成する指数関数的電流は、カレントミラー回路を構成するＭＯＳトランジスタＭ３０４，Ｍ３０５のサイズ比により決定され、マスターブロック３０２からは、Ｖｓｌｏｐｅが出力される。
【０１５２】
このＶｓｌｏｐｅは、Ｖｇｍｃｏｎｔとして、再び、マスターブロック３０２内の可変トランスコンダクタンスアンプ３０５に入力される（差動モードフィードバック）。つまり、可変トランスコンダクタンスアンプ３０５のコンダクタンスＧｍ１の値は、Ｖｓｌｏｐｅ（又はＶｇｍｃｏｎｔ）により制御される。
【０１５３】
結果的に、基準入力電圧Ｖｒｅｆに対して、指数変換特性の傾きが決定される。また、マスターブロック３０２から出力されるＶｓｌｏｐｅは、Ｖｇｍｃｏｎｔとして、スレーブブロック３０３内の可変トランスコンダクタンスアンプ３０７にも入力される（差動モードフィードバック）。つまり、可変トランスコンダクタンスアンプ３０７のコンダクタンスＧｍ２の値も、Ｖｓｌｏｐｅ（又はＶｇｍｃｏｎｔ）により制御される。
【０１５４】
このように、スレーブブロック３０３内の可変トランスコンダクタンスアンプ３０７のコンダクタンスＧｍ２の制御は、可変トランスコンダクタンスアンプ３０５のコンダクタンスＧｍ１の制御と実質的に同一となる。
【０１５５】
コンダクタンスＧｍ１，Ｇｍ２を式で表すと、以下のようになる。
【０１５６】
【数１１】
【０１５７】
なお、上記一連の動作は、図１１における第４象現に表される。
【０１５８】
即ち、コンダクタンスＧｍ１，Ｇｍ２は、共に、マスターブロック３０１によって決定される。そして、制御電圧Ｖｃが可変トランスコンダクタンスアンプ３０７に入力されると、可変トランスコンダクタンスアンプ３０７の出力電圧Ｖｃ２が決定される。ＭＯＳトランジスタＭ３０３は、Ｖｃ２を受け、ＭＯＳトランジスタＭ３０１，Ｍ３０２と同様に、弱反転領域で動作する。
【０１５９】
そして、ＭＯＳトランジスタＭ３０３のドレイン電流ＩＤＭ３は、以下のようになる。
【０１６０】
【数１２】
【０１６１】
ここで、Ｖｇｓ３０３は、以下のように変形できる。
【０１６２】
【数１３】
【０１６３】
なお、式（１３）において、Ｒは、抵抗素子Ｒ３０１，Ｒ３０２の抵抗値（Ｒ３０１とＲ３０２は同じ抵抗値を有するものとする）であり、Ｇｍ２は、可変トランスコンダクタンスアンプ３０７のコンダクタンスである。Ｖｃｏｍ１は、基準ブロック３０１から出力される基準電圧、Ｖｇｓ３０３は、それぞれＭＯＳトランジスタＭ３０３のゲートとソースの間の電圧である。
【０１６４】
また、ＭＯＳトランジスタＭ３０６，Ｍ３０７からなるカレントミラー回路により、ＭＯＳトランジスタＭ３０３のドレイン電流ＩＤＭ３とスレーブブロック３０３の出力電流（指数変換特性電流）Ｉｃｏｎｔの比は、 ｎ：１／ｎ となる。
【０１６５】
ここで、ｎが１であると仮定すると、Ｉｃｏｎｔは、以下のようになる。
【０１６６】
【数１４】
【０１６７】
このとき、基準ブロック３０１により生成された同相基準電圧Ｖｃｏｍ１は、マスターブロック３０２内の演算増幅器３０４に入力されると共に、スレーブブロック３０３内の演算増幅器３０６にも入力される。Ｖｃｏｍ３は、同相モードフィードバックにより決定される抵抗素子Ｒ３０３，Ｒ３０４の接続点の電圧（中間電圧）である。
【０１６８】
ここで、式（１４）において、両辺の対数（ｌｎ）をとると、
【数１５】
という関係式が得られる。
なお、ｍは、マスターブロック３０２内のＭＯＳトランジスタのサイズ比（ｍ：１／ｍ）におけるのｍを意味している。
【０１６９】
以上の結果から、コンダクタンスＧｍ１（＝Ｇｍ２）は、マスターブロック３０２により決定され、また、指数変換特性の傾きは、スレーブブロック３０３内においてコンダクタンスＧｍ２を使用することにより決定される。さらに、同相基準電圧Ｖｃｏｍ１は、マスターブロック３０２及びスレーブブロック３０３の双方に入力され、指数変換特性の切片を決定する。
【０１７０】
このような動作は、図１１の第３及び第４象現により表される。
つまり、指数変換回路の可変範囲を決定する指数変換特性の傾きは、マスターブロック３０２内のＭＯＳトランジスタのサイズ比（ｍ：１／ｍ）と基準入力電圧Ｖｒｅｆにより決定されるため、能動素子の特性変動や温度変動などに依存しないことになる。
【０１７１】
【実施例】
以下、図１０の指数変換回路を用いた可変利得アンプ（可変利得回路）の実施例について説明する。
【０１７２】
［第１の実施例］
図１２は、本発明に関わる可変利得アンプを用いたシステムの基本構成を示している。図１３は、図１２の可変利得アンプ１０の具体例を示している。
【０１７３】
利得制御回路１１としては、図１０に示す指数変換回路がそのまま使用される。また、本例では、可変利得アンプ１０は、ＭＯＳトランジスタＭ４０１，Ｍ４０２，Ｍ４０３、抵抗素子Ｒｉ４０１，Ｒｉ４０２，ｒ４０１，ｒ４０２及びキャパシタＣから構成される。
【０１７４】
このシステムでは、まず、制御電圧Ｖｃが利得制御回路（指数変換回路）１１に入力され、また、利得制御回路１１により利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））が生成される。一方、可変利得アンプ１０では、入力信号ＩＮｐ，ＩＮｍに基づいて、出力信号Ｏｕｔｐ，Ｏｕｔｍが生成される。
【０１７５】
ここで、可変利得アンプ１０には、利得制御回路１１から出力される利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））が入力されるため、可変利得アンプ１０の利得は、利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））に基づいて変化する。即ち、利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））により、ＭＯＳトランジスタＭ４０２，Ｍ４０３のゲート電圧であるバイアス電圧Ｖｂｉａｓを変化させれば、可変利得アンプ１０の利得を自由に変化させることができる。
【０１７６】
［第２の実施例］
図１４は、本発明に関わる可変利得アンプを用いたシステムの基本構成を示している。
【０１７７】
利得制御回路１１としては、図１０に示す指数変換回路がそのまま使用される。また、本例では、説明を簡略化するため、可変利得アンプ５０２は、シングル入力で動作するものとし、ＭＯＳトランジスタＭ５０３，Ｍ５０４、抵抗素子Ｒｉｎ，ＲＬ及びキャパシタＣから構成される。Ｖｉｎは、可変利得アンプ５０２の入力信号、Ｖｏｕｔは、可変利得アンプの出力信号であり、可変利得アンプ５０２の利得は、利得制御信号Ｉｂｉａｓ（＝ｌｎ Ｖｃ）により制御される。
【０１７８】
基準ブロック３０１は、バイアス回路５０１及びＭＯＳトランジスタＭ５０７，Ｍ３００から構成される。ＭＯＳトランジスタＭ３００には、電流Ｉｒｅｆが流れ、ＭＯＳトランジスタＭ３００のドレイン電圧は、基準電圧Ｖｃｏｍ１として出力される。
【０１７９】
バイアス回路５０１は、ＭＯＳトランジスタＭ５０１，Ｍ５０２，Ｍ５０５，Ｍ５０６及び抵抗素子Ｒｓから構成される。ＭＯＳトランジスタＭ５０１とＭＯＳトランジスタＭ５０２のサイズ比（駆動力比）は、１：４に設定される。ここで、図中、Ｗ／Ｌは、チャネル幅／チャネル長を示している。
【０１８０】
ところで、かかる場合において、可変利得アンプ５０２内のＭＯＳトランジスタＭ５０４のサイズ（駆動力）が、４ＮＷ／Ｌに設定されていると、バイアス回路５０１と可変利得アンプ５０２の関係は、以下の式（１６）に示すようになる。
【０１８１】
【数１６】
【０１８２】
ここで、Ｒｓは、バイアス回路５０１内の抵抗素子Ｒｓの抵抗値、ＲＬは、可変利得アンプ５０２内の抵抗素子ＲＬの抵抗値である。また、Ｎは、ＭＯＳトランジスタのサイズ比により決定される値である。
【０１８３】
このように、本発明の指数変換回路を用いて、可変利得アンプ５０２の利得制御を行えば、可変利得アンプ５０２の利得の可変範囲及びその利得特性が、ＭＯＳトランジスタの特性変化や温度変化に対して変動し難くなる。
【０１８４】
なお、図１４の可変利得アンプ５０２において、バイアス回路５０１内のＭＯＳトランジスタＭ５０１，Ｍ５０２及び可変利得アンプ５０２内のＭＯＳトランジスタＭ５０３，Ｍ５０４を、それぞれ強反転領域内で動作させ、さらに、可変利得アンプ５０２のバイアス電流Ｉｂｉａｓを利得制御回路（指数変換回路）１１により１〜１０倍の範囲で変化させた場合には、可変利得アンプ５０２は、１０ｄＢ分の利得変化を実現できる。
【０１８５】
これに対して、図１４の可変利得アンプ５０２において、バイアス回路５０１内のＭＯＳトランジスタＭ５０１，Ｍ５０２及び可変利得アンプ５０２内のＭＯＳトランジスタＭ５０３，Ｍ５０４を、それぞれ弱反転領域で動作させ、さらに、可変利得アンプ５０２のバイアス電流Ｉｂｉａｓを利得制御回路（指数変換回路）１１により１〜１０倍の範囲で変化させた場合には、可変利得アンプ５０２は、２０ｄＢ分の利得変化を実現できる。
【０１８６】
［第３の実施例］
ＭＯＳトランジスタの動作特性は、バイアス電圧により変化（弱反転領域←→強反転領域）するため、１つの可変利得アンプ５０２のみでシステムを構成した場合、広範囲の利得変化を実現することが困難になる。
【０１８７】
この問題を解決する実施例について説明する。
【０１８８】
図１５は、本発明に関わる可変利得アンプを用いたシステムの基本構成を示している。
【０１８９】
このシステムの特徴は、複数個の可変利得アンプ（ Variable Gain Amplifier = VGA ）を直列接続し、広範囲の利得変化を実現した点にある。利得制御回路１１Ａ，１１Ｂとしては、図１０に示す指数変換回路がそのまま使用される。
【０１９０】
前半の複数個（本例では、２個）の可変利得アンプＶＧＡの利得は、利得制御回路１１Ａ及び基準ブロック３０１Ａにより生成される利得制御信号Ｉｂｉａｓ（ｓｑｕ．）により制御される。即ち、破線６０１で囲んだ部分においては、２個の可変利得アンプＶＧＡは、利得制御回路１１Ａ及び基準ブロック（バイアス回路）３０１Ａによって強反転領域内で動作する。
【０１９１】
これに対して、後半の複数個（本例では、３個）の可変利得アンプＶＧＡの利得は、利得制御回路１１Ｂ及び基準ブロック３０１Ｂにより生成される利得制御信号Ｉｂｉａｓ（ｅｘｐ．）により制御される。即ち、破線６０２で囲んだ部分においては、３個の可変利得アンプＶＧＡは、利得制御回路１１Ｂ及び基準ブロック（バイアス回路）３０１Ｂによって弱反転領域で動作する。
【０１９２】
結果として、図１５に示される利得制御回路（指数変換回路）及び可変利得アンプから構成されるシステムにおいては、８０ｄＢ分の利得変化を実現することが可能となり、例えば、このシステムをＣＤＭＡ方式の受信器のＩＦ段の可変利得増幅器などに適用することができる。また、増幅器の組み合せを変えることにより、様々な利得の増幅器が構成できる。
【０１９３】
【発明の効果】
以上、説明したように、本発明の指数変換回路によれば、集積回路の製造過程や、温度変動などによって、指数変換回路を構成する能動素子の特性に変動が生じた場合であっても、これにより制御入力信号に対する指数変換特性が影響を受けることがない。また、この指数変換回路を可変利得回路（可変利得アンプ）に適用することにより、集積回路としてチップ内に実現された可変利得回路であっても、利得の可変範囲を所望の範囲に設定することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる指数変換回路を示す図。
【図２】本発明の第２の実施の形態に関わる指数変換回路を示す図。
【図３】本発明の第３の実施の形態に関わる指数変換回路を示す図。
【図４】本発明の第４の実施の形態に関わる指数変換回路を示す図。
【図５】本発明の第５の実施の形態に関わる指数変換回路を示す図。
【図６】電圧変換回路の具体例を示す図。
【図７】電流比較回路の具体例を示す図。
【図８】本発明の第６の実施の形態に関わる指数変換回路を示す図。
【図９】本発明の第７の実施の形態に関わる指数変換回路を示す図。
【図１０】本発明の第８の実施の形態に関わる指数変換回路を示す図。
【図１１】本発明に関わる指数変換回路の動作の様子を示す図。
【図１２】本発明に関わる指数変換回路と可変利得アンプのシステムの第１例を示す図。
【図１３】本発明に関わる可変利得アンプの具体例を示す図。
【図１４】本発明に関わる指数変換回路と可変利得アンプのシステムの第２例を示す図。
【図１５】本発明に関わる指数変換回路と可変利得アンプのシステムの第３例を示す図。
【図１６】従来の指数変換回路と可変利得アンプのシステムの一例を示す図。
【符号の説明】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ ：電圧変換回路、
２Ａ，２Ｂ，２Ｃ、２Ｄ，２Ｅ，２Ｆ，２Ｇ ：指数変換素子、
３，３Ａ，３Ｂ，３Ｃ ：電流比較回路、
４，４Ａ，４Ｂ ：電圧比較回路、
５ ：対数変換素子、
６−１，６−２，・・・６−（ｎ−１） ：マスター指数変換回路、
７ ：多項式回路、
８ ：スレーブ指数変換回路、
９ ：導関数回路（一次の多項式回路）、
１０，５０２，７０２ ：可変利得アンプ、
１１，１１Ａ，１１Ｂ，７０１ ：利得制御回路（指数変換回路）、
３０１，３０１Ａ，３０１Ｂ ：基準ブロック、
３０２ ：マスターブロック、
３０３ ：スレーブブロック、
３０４，３０６ ：演算増幅器、
３０５，３０７ ：可変トランスコンダクタンスアンプ、
５０１ ：バイアス回路、
６０１ ：線形領域動作の可変利得アンプ、
６０２ ：弱反転領域動作の可変利得アンプ、
M301,・・・M307, M401,・・・M403： ：ＭＯＳトランジスタ、
M501,・・・M506, M701,・・・M705： ：ＭＯＳトランジスタ、
r401, r402 ：負荷抵抗、
Ri401, Ri402 ：入力抵抗、
RL ： ：負荷抵抗、
Rin： ：入力抵抗、
Vc ： ：制御電圧。
【発明の属する技術分野】
本発明は、利得制御信号に基づいて可変利得アンプの利得（ゲイン）を指数関数的に変化させる機能を有する指数変換回路に関する。
【０００２】
【従来の技術】
近年、携帯電話機に代表される移動体通信機器の開発が盛んに行われている。これらの移動体通信機器は、移動時に、ユーザに持ち運ばれることが前提となるため、小型、かつ、軽量であることが重要となる。
【０００３】
従って、現在では、移動体通信機器は、複数の個別部品（機能）の組み合せから構成されることはほとんどなく、これら複数の機能を混載したＡＳＩＣにより構成され、その結果、移動体通信機器の小型化及び軽量化が実現されている。
【０００４】
ところで、このような移動体通信機器は、無線（電波）により情報のやりとりを行うため、当然に、電波を送受信するための送受信回路を有している。送受信回路のＩＦ（中間周波数）部には、可変利得アンプ（ Variable Gain Amplifier）が配置され、この可変利得アンプは、ＩＦ信号を適正なレベルに調整する機能を有している。
【０００５】
例えば、移動体通信方式の一つに、符号分割多元接続（ＣＤＭＡ）方式がある。ＣＤＭＡ方式では、移動局における送信電力の制御が必須となるため、ＩＦ部に使用される可変利得アンプには、７０ｄＢ以上の広範囲な利得（ゲイン）制御が要求される。
【０００６】
一般に、可変利得アンプにより、このような広範囲の利得制御を行うには、利得制御信号（ Gain Control Signal ）に対して、指数関数的に信号レベルを調整することが必要とされる。また、利得制御を容易にするため、制御入力信号とデシベル表示出力信号との関係が広範囲で線形であることが重要となる。
【０００７】
また、携帯電話機は、移動時に、ユーザに持ち運ばれることが前提であるため、それに使用される可変利得アンプの利得は、使用環境の変化に起因する温度変化に対する依存性が小さいことが望まれる。また、集積回路の製造プロセスに起因するＭＯＳトランジスタの閾値のばらつきによって引き起こされる利得誤差も抑えなければならない。
【０００８】
しかしながら、例えば、可変利得アンプの利得（ゲイン）を利得制御信号に対して指数関数的に変化させる特性を常に維持すること、及び、制御入力信号に対してデシベル表示出力信号を線形に変化させることは、以下に説明する理由により非常に難しくなっている。
【０００９】
まず、可変利得アンプについて説明する。
図１６に示すように、可変利得アンプ及びその利得制御回路は、ＭＯＳトランジスタ（ＣＭＯＳ回路）から構成される。
【００１０】
ここで、ＭＯＳトランジスタは、一般的には、２乗特性領域(強反転領域)内で用いられるが、サブスレシホールド領域(弱反転領域)内でも用いることができる。この場合、ＭＯＳトランジスタは、指数関数的な動作を行い、その伝達特性は、近似的に、以下のように記述できる。
【００１１】
【数１】
なお、式(１)において、ＩＤは、ＭＯＳトランジスタのドレイン電流、Ｗは、ＭＯＳトランジスタのチャネル幅、Ｌは、ＭＯＳトランジスタのチャネル長、ＶＧＳは、ＭＯＳトランジスタのゲートとソースの間の電圧、ＶＴは、熱電圧、ｎは、定数である。また、ｋｘは、ＭＯＳトランジスタのコンダクタンスに関わる値を有し、定数ｎと共に、集積回路の製造プロセスに依存する。
【００１３】
ところで、図１６において、可変利得アンプ７０２は、バイアス電流Ｉｂｉａｓによってその利得を可変できる。また、バイアス電流Ｉｂｉａｓは、利得制御回路（ Gain Control Circuit ）７０１内のカレントミラー回路Ｍ７０２，Ｍ７０３により、ＭＯＳトランジスタＭ７０１のドレイン電流ＩＤに等しくなる。
【００１４】
一方、利得制御回路７０１内のＭＯＳトランジスタＭ７０１を弱反転領域で動作させ、ＭＯＳトランジスタＭ７０１のゲートに利得制御信号Ｖｃを与えれば、ＭＯＳトランジスタＭ７０１のドレイン電流ＩＤは、利得制御信号Ｖｃの変化に応じて指数関数的に変化する。
【００１５】
つまり、結果として、可変利得アンプ７０２の利得は、利得制御信号Ｖｃの変化に応じて指数関数的に変化することになる。
【００１６】
しかしながら、図１６の回路では、式（１）の特性を直接的に使用するために、以下に述べる問題が発生する。
【００１７】
即ち、式（１）の両辺の対数をとると、
【数２】
【００１８】
ここで、上述したように、式（２）において、ｋｘは、集積回路の製造プロセスの影響を受けるため、ＭＯＳトランジスタの伝達特性（式（２））、即ち、指数変換特性が集積回路の製造プロセス、具体的には、その製造プロセス時に生じる膜厚や加工のばらつきなどにより変動することになる。
【００１９】
また、式(２)の右辺第３項は、指数変換特性（指数関数の特性）を決定する。しかし、熱電圧ＶＴは、温度依存性を持つために、利得制御回路７０１内のＭＯＳトランジスタＭ７０１，Ｍ７０２，Ｍ７０３に温度変化が生じた場合には、この温度変化に依存して、指数変換特性も変動する。結果として、可変利得アンプ７０２の利得の可変範囲（利得特性）が変動する。
【００２０】
なお、図１６の利得制御回路７０１において、仮に、ＭＯＳトランジスタ７０１の代わりに、バイポーラトランジスタを使用したとしても、上記と同様の理由により、指数変換特性（指数関数の特性）が温度依存性を持ってしまう。
【００２１】
従って、能動素子の指数変換特性を直接的に可変利得アンプ７０２に使用した場合には、環境条件の変化（温度変化）や集積回路の製造プロセスなどに起因して、指数変換特性に誤差が生じ、所望の指数変換特性を得ることができない。
【００２２】
また、無線受信機に使用される可変利得アンプ７０２に関しては、制御入力信号に対してデシベル表示出力信号を線形に変化させることが重要となる。また、指数変換特性の温度依存性が小さいこと、及び、指数変換特性が集積回路の製造プロセスに起因する能動素子の特性変動の影響を受けないことも必要となる。
【００２３】
このように、能動素子（ＭＯＳトランジスタ）の指数関数的な動作（特性）を直接的に可変利得アンプ７０２の制御に用いる場合には、可変利得アンプ７０２は、その能動素子の温度環境の変化や、集積回路の製造プロセスに起因する能動素子の特性変化などが原因となり、利得制御信号Ｖｃの可変範囲に対する可変利得アンプ７０２の利得の可変範囲（利得特性）を一定に保つことができなくなる。
【００２４】
このようなことから、無線通信機器において利得制御を行う場合には、制御の容易化の観点から、利得制御信号に対して利得を指数関数的に変化させること、即ち、利得制御信号の変化とデシベル表示である利得の変化との関係が線形であることが要求される。また、かかる場合においては、温度に対する利得特性の変化率が一定であること、利得特性が集積回路の製造プロセスに起因する能動素子の特性変動によって変化しないことなどが要求され、これらの要求を実現する利得制御回路の実現が望まれている。
【００２５】
【発明が解決しようとする課題】
上述したように、従来の可変利得アンプ及びその利得を制御する利得制御回路においては、能動素子の特性変動や温度変動などに起因して可変利得アンプの利得特性が変化するため、利得制御信号の可変範囲に対する可変利得アンプの利得の可変範囲（利得特性）を一定に保つことができないという問題があった。
【００２６】
本発明は、上記問題を解決するためになされたもので、その目的は、制御入力信号を指数変換して利得制御信号を生成する際に、集積回路の製造プロセスに起因する能動素子の特性変動や、温度変動などの影響を受け難い指数変換回路を実現すること、及び、この指数変換回路を用いた可変利得回路（可変利得アンプ）を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の指数変換回路は、第１の利得制御信号に基づいて、第１及び第２の基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記第１の利得制御信号を変化させる電流比較回路と、前記第１の利得制御信号に基づいて、制御入力電圧及び前記第１の基準入力電圧を第３及び第４の差動出力電圧に変換する第２の電圧変換回路と、前記第３又は第４の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子とを備える。
【００２８】
前記第１及び第２の電圧変換回路は、それぞれ、同相モード検出回路及び同相モードフィードバック回路を有し、前記同相モードフィードバック回路には基準電圧が入力され、前記基準電圧は、温度特性を有する基準入力電流の対数となるように、対数変換素子から構成される。
【００２９】
前記第１及び第２の指数変換素子は、それぞれ弱反転領域で動作する電界効果トランジスタから構成される。また、前記第１及び第２の指数変換素子は、それぞれバイポーラトランジスタから構成されていてもよい。
【００３０】
本発明の可変利得回路は、上述の指数変換回路と、この指数変換回路の前記第３の出力電流により利得が制御される複数の可変利得アンプとを備え、前記複数の可変利得アンプは、互いに直列接続されている。
【００３１】
本発明の指数変換回路は、第１の利得制御信号に基づいて、第１及び第２の基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記第１の利得制御信号を変化させる第１の電流比較回路と、第２の利得制御信号に基づいて、第３の基準入力電圧及び前記第１の基準入力電圧を第３及び第４の差動出力電圧に変換する第２の電圧変換回路と、前記第３の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子と、前記第４の差動出力電圧に対して指数関数的に変化する第４の出力電流を生成する第４の指数変換素子と、前記第３及び第４の出力電流の比に応じて前記第２の利得制御信号を変化させる第２の電流比較回路と、第３の利得制御信号に基づいて、前記第２の基準入力電圧及び前記第３の基準入力電圧を第５及び第６の差動出力電圧に変換する第３の電圧変換回路と、前記第５又は第６の差動出力電圧と前記第２の利得制御信号との比に応じて前記第３の利得制御信号を生成する電圧比較回路と、前記第３の利得制御信号に基づいて、制御入力電圧及び前記第１の基準入力電圧を第７及び第８の差動出力電圧に変換する第４の電圧変換回路と、第４の利得制御信号に基づいて、前記制御入力電圧及び前記第１の基準入力電圧を第９の差動出力電圧に変換する第５の電圧変換回路と、前記第９の差動出力電圧に対して指数関数的に変化する第５の出力電流を生成する第５の指数変換素子とを備え、前記第７又は第８の差動出力電圧のうちの１つが前記第４の利得制御信号となり、前記第５の出力電流を前記制御入力電圧に対して線形かつ指数関数的に変化させる。
【００３２】
前記第１、第２、第３及び第４の電圧変換回路は、それぞれ、同相モード検出回路及び同相モードフィードバック回路を有し、前記第３及び第４の電圧変換回路内の前記同相モードフィードバック回路には、前記第１の利得制御信号が入力される。
【００３３】
前記第１、第２、第３、第４及び第５の指数変換素子は、それぞれ弱反転領域で動作する電界効果トランジスタから構成される。また、前記第１、第２、第３、第４及び第５の指数変換素子は、それぞれバイポーラトランジスタから構成されていてもよい。
【００３４】
本発明の可変利得回路は、上述の指数変換回路と、前記指数変換回路の前記第５の出力電流により利得が制御される複数の可変利得アンプとを備え、前記複数の可変利得アンプは、互いに直列接続されている。
【００３５】
本発明の指数変換回路は、複数のマスター指数変換回路と、前記複数のマスター指数変換回路の出力信号、複数の基準入力電圧及び制御入力電圧が入力され、所定の関数に従って前記制御入力電圧を変換する多項式回路と、前記多項式回路の出力電圧が入力されるスレーブ指数変換回路とを備える。前記複数のマスター指数変換回路の各々は、利得制御信号に基づいて、２つの基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記利得制御信号を変化させる電流比較回路とから構成される。前記スレーブ指数変換回路は、前記多項式回路の出力電圧に基づいて、基準電圧及び前記制御入力電圧を第３の差動出力電圧に変換する第２の電圧変換回路と、前記第３の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子とから構成される。
【００３６】
前記第１、第２及び第３の指数変換素子は、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成される。但し、前記第１、第２及び第３の指数変換素子は、バイポーラトランジスタから構成されていてもよい。
【００３７】
本発明の可変利得回路は、上述の指数変換回路と、前記指数変換回路の前記第３の出力電流により利得が制御される複数の可変利得アンプとを備え、前記複数の可変利得アンプは、互いに直列接続されている。
【００３８】
以上の指数変換回路及び可変利得回路は、電圧変換回路が理想的な線形回路であることを前提にしている。しかし、通常のＭＯＳトランジスタ又はバイポーラトランジスタを用いて可変倍率の電圧変換回路を構成すると、入出力特性が弱い非線形性を示すようになる。回路構成や用途によっては、この非線形性を無視して、電圧変換回路が線形動作を行っているものと仮定することも可能であるが、システムにおいては線形性の要求が非常に厳しい場合があり、かかる場合には、非線形性の補正が必要となる。
【００３９】
ここで、指数変換回路の入出力特性において、デシベル表示の出力信号をＹ、同相モードフィードバック量をＹ０、電圧変換回路の倍率をＧ、入力信号をＸとすると、出力信号Ｙと入力信号Ｘが線形の関係にある場合、 Ｙ ＝ Ｙ０ ＋ Ｇ・Ｘ と表すことができる。但し、Ｙ０とＧは、回路形式と回路を構成する素子の素子値によって決定される定数である。
【００４０】
また、バイポーラトランジスタやＭＯＳトランジスタの弱反転領域を用いることにより、上述のような入出力関係式を得ることができるが、Ｙ０やＧは、温度によって変化したり、また、製造プロセスの変動によって、設計時の値と異なる値になったりする。
【００４１】
本発明の指数変換回路では、Ｙ０及びＧの温度依存性を小さくでき、かつ、Ｙ０及びＧの製造プロセスによる影響を軽減できる。特に、本発明の指数変換回路は、電圧変換回路の倍率Ｇを制御信号Ｚによって可変とし、フィードバック回路を含むマスター指数変換回路と実際に指数変換を行うスレーブ指数変換回路から構成される。
【００４２】
このような構成において、電圧変換回路は、その利得（倍率）を可変することができるが、その可変範囲を広く保ちつつ、かつ、広い入力信号レンジを確保することは、非常に困難である。その結果、倍率Ｇは、制御信号Ｚのみならず、入力信号Ｘに対しても依存し、変化する。この場合は、 Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・Ｘ なる関係式を得ることができる。ここで、Ｇ（Ｘ，Ｚ）は、倍率ＧがＸ及びＺの関数で表されることを意味している。
【００４３】
ところで、入力信号Ｘの変化に対する倍率Ｇの変化を打ち消すように制御信号Ｚを与えれば、みかけ上、倍率Ｇが一定になる指数変換回路を実現することができる。ここで、倍率Ｇを一定にするためのＺが一次式で表されると仮定すると、Ｚ ＝ Ａ ＋ Ｂ・Ｘ なる式を得ることができる。そして、目的の指数変換動作（定数Ａ，Ｂの算出）は、２つのマスター指数変換回路、入力信号Ｘが入力され、出力信号Ｚ（ ＝ Ａ ＋ Ｂ・Ｘ ）を出力する一次式回路、及び、Ｘの指数変換を実際に行うスレーブ指数変換回路により実行される。
【００４４】
さらに、倍率Ｇを一定にするためのＺが二次式で表されると仮定すると、Ｚ ＝ Ａ ＋ Ｂ・Ｘ ＋ ＣＸ２ なる式を得ることができる。そして、目的の指数変換動作（定数Ａ，Ｂ，Ｃの算出）は、３つのマスター指数変換回路、入力信号Ｘが入力され、出力信号Ｚ（ ＝ Ａ ＋ Ｂ・Ｘ ＋ Ｃ・Ｘ２ ）を出力する二次式回路、及び、Ｘの指数変換を実際に行うスレーブ指数変換回路により実行される。
【００４５】
このように、Ｇ（Ｘ，Ｚ）を一定にするために、ＺをＸの多項式とする必要がある場合には、マスター指数変換回路を、多項式の次数よりも１つ多い数だけ設ける。その結果、指数変換動作は、マスター指数変換回路の出力信号に基づいて多項式が決定される多項式回路と、この多項式回路により変換された信号によって制御されたスレーブ指数変換回路とにより実現される。
【００４６】
本発明の可変利得回路は、ゲート及びドレインが互いに接続され、ソースが接地点に接続され、前記指数変換回路の前記第２の利得制御信号がバイアス信号として前記ゲートに与えられる第１の電界効果トランジスタと、差動増幅回路を構成し、第１及び第２の入力信号に基づいて第１及び第２の出力信号を出力する第２及び第３の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートの間に接続される第１の抵抗素子と、前記第１の電界効果トランジスタのゲートと前記第３の電界効果トランジスタのゲートの間に接続される第２の抵抗素子とを備え、前記第１の電界効果トランジスタは、強反転領域で動作を行い、その利得は、前記第２の利得制御信号により制御される。
【００４７】
本発明の可変利得回路は、ゲート及びドレインが互いに接続され、ソースが接地点に接続され、前記指数変換回路の前記第２の利得制御信号がバイアス信号として前記ゲートに与えられる第１の電界効果トランジスタと、差動増幅回路を構成し、第１及び第２の入力信号に基づいて第１及び第２の出力信号を出力する第２及び第３の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートの間に接続される第１の抵抗素子と、前記第１の電界効果トランジスタのゲートと前記第３の電界効果トランジスタのゲートの間に接続される第２の抵抗素子とを備え、前記第１の電界効果トランジスタは、弱反転領域で動作を行い、その利得は、前記第２の利得制御信号により制御される。
【００４８】
本発明の可変利得回路は、上述の２つの可変利得回路を互いに直列接続して使用するようにしてもよい。
【００４９】
このように、本発明の指数変換回路によれば、前記第１の指数変換回路が、前記第２の指数変換回路の前記第２の指数変換特性を決定する。つまり、前記第２の指数変換特性に基づいて、前記制御入力信号を前記第２の利得制御信号に指数変換すれば、前記第２の利得制御信号は、前記制御入力信号に対して能動素子の特性変動や、温度変動などの影響を受け難くなる。
【００５０】
従って、本発明の指数変換回路から出力される前記第２の利得制御信号を、例えば、可変利得回路（可変利得アンプ）の制御信号として利用すれば、能動素子の特性変動や、温度変動などに依存しない利得制御を実現できる。
【００５１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の指数変換回路とそれを用いた可変利得回路について詳細に説明する。
【００５２】
図１は、本発明の第１の実施の形態に関わる指数変換回路を示している。
電圧変換回路１Ａには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換する。
【００５３】
指数変換素子２Ａは、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３に入力される。電流比較回路３は、指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔの値を変化させる。
【００５４】
また、電圧変換回路１Ｂには、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃが入力される。電圧変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００５５】
指数変換素子２Ｃは、電圧変換回路１Ｂの２つの出力電圧のうちの一方、本例では、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。出力電流Ｉｏｕｔは、制御入力電圧Ｖｃの変化に対して指数関数的に変化する。
【００５６】
図２は、本発明の第２の実施の形態に関わる指数変換回路を示している。
本例の指数変換回路は、電圧変換回路１Ａ，１Ｂが同相モード検出回路（ＣＭＤ）２１及び同相モードフィードバック回路（ＣＭＦ）２０を有している点に特徴を有する。
【００５７】
電圧変換回路１Ａには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路１Ａは、同相モード検出回路２１及び同相モードフィードバック回路２０を有している。また、対数変換素子５は、温度特性を有する基準入力電流Ｉｒｅｆの対数となる基準電圧Ｖｃｏｍ１を生成する。この基準電圧Ｖｃｏｍ１は、同相モードフィードバック回路２０に与えられる。そして、電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換する。
【００５８】
指数変換素子２Ａは、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３に入力される。電流比較回路３は、指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔの値を変化させる。
【００５９】
また、電圧変換回路１Ｂには、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃが入力される。電圧変換回路１Ｂは、同相モード検出回路２１及び同相モードフィードバック回路２０を有している。また、対数変換素子５は、温度特性を有する基準入力電流Ｉｒｅｆの対数となる基準電圧Ｖｃｏｍ１を生成する。この基準電圧Ｖｃｏｍ１は、同相モードフィードバック回路２０に与えられる。そして、電圧変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔにより決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００６０】
指数変換素子２Ｃは、電圧変換回路１Ｂの２つの出力電圧のうちの一方、本例では、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。出力電流Ｉｏｕｔは、制御入力電圧Ｖｃの変化に対して指数関数的に変化する。
【００６１】
なお、指数変換素子２Ａ，２Ｂ，２Ｃは、例えば、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子２Ａ，２Ｂ，２Ｃは、電界効果トランジスタに代えて、バイポーラトランジスタから構成することもできる。
【００６２】
図３は、本発明の第３の実施の形態に関わる指数変換回路を示している。
電圧変換回路１Ａには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２が入力される。電圧変換回路１Ａは、図２の例と同様に、同相モード検出回路及び同相モードフィードバック回路を有している。電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔ１により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２を差動出力電圧Ｖｄ１，Ｖｄ２に変換する。
【００６３】
指数変換素子２Ａは、差動出力電圧Ｖｄ１に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｂは、差動出力電圧Ｖｄ２に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３Ａに入力される。電流比較回路３Ａは、指数変換素子２Ａ，２Ｂの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔ１の値を変化させる。
【００６４】
電圧変換回路１Ｂには、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ３が入力される。電圧変換回路１Ｂは、図２の例と同様に、同相モード検出回路及び同相モードフィードバック回路を有している。電圧変換回路１Ｂは、利得制御信号Ｖｇｍｃｏｎｔ２により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ３を差動出力電圧Ｖｄ３，Ｖｄ４に変換する。
【００６５】
指数変換素子２Ｃは、差動出力電圧Ｖｄ３に対して指数関数的に変化する出力電流を生成し、指数変換素子２Ｄは、差動出力電圧Ｖｄ４に対して指数関数的に変化する出力電流を生成する。これら出力電流は、電流比較回路３Ｂに入力される。電流比較回路３Ｂは、指数変換素子２Ｃ，２Ｄの出力電流の比に応じて利得制御信号Ｖｇｍｃｏｎｔ２の値を変化させる。
【００６６】
電圧変換回路１Ｃには、２つの基準入力電圧Ｖｒｅｆ２，Ｖｒｅｆ３が入力される。電圧変換回路１Ｃは、同相モード検出回路（ＣＭＤ）２１及び同相モードフィードバック回路（ＣＭＦ）２０を有している。同相モードフィードバック回路２０には、利得制御信号Ｖｇｍｃｏｎｔ１が入力される。電圧変換回路１Ｃは、利得制御信号Ｖｇｍｃｏｎｔ３により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ２，Ｖｒｅｆ３を差動出力電圧Ｖｄ５，Ｖｄ６に変換する。
【００６７】
電圧比較回路４は、差動出力電圧Ｖｄ５，Ｖｄ６のうちのいずれか一方（本例では、差動出力電圧Ｖｄ６）と利得制御信号Ｖｇｍｃｏｎｔ２との比に応じて利得制御信号Ｖｇｍｃｏｎｔ３を生成する。
【００６８】
電圧変換回路１Ｄには、基準入力電圧Ｖｒｅｆ１と制御入力電圧Ｖｃが入力される。電圧変換回路１Ｄは、同相モード検出回路（ＣＭＤ）２１及び同相モードフィードバック回路（ＣＭＦ）２０を有している。同相モードフィードバック回路２０には、利得制御信号Ｖｇｍｃｏｎｔ１が入力される。電圧変換回路１Ｄは、利得制御信号Ｖｇｍｃｏｎｔ３により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧Ｖｄ７，Ｖｄ８に変換する。
【００６９】
なお、２つの差動出力電圧のうちの一つ（本例では、Ｖｄ８）は、電圧変換回路１Ｅの利得（倍率）を決定する利得制御信号Ｖｇｍｃｏｎｔ４となる。
【００７０】
電圧変換回路１Ｅは、利得制御信号Ｖｇｍｃｏｎｔ４により決定される倍率に基づいて、基準入力電圧Ｖｒｅｆ１及び制御入力電圧Ｖｃを差動出力電圧に変換する。指数変換素子２Ｅは、この差動出力電圧に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。
【００７１】
なお、指数変換素子２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅは、例えば、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅは、電界効果トランジスタに代えて、バイポーラトランジスタから構成することもできる。
【００７２】
図４は、本発明の第４の実施の形態に関わる指数変換回路を示している。
複数個（本例では、ｎ−１個。但し、ｎは、３以上の自然数。）のマスター指数変換回路６−１，６−２，６−３，・・・６−（ｎ−１）の各々は、電圧変換回路１、指数変換素子２Ａ，２Ｂ及び電流比較回路３を有している。
【００７３】
マスター指数変換回路６−ｉ（ｉは、１〜ｎ−１）内の電圧変換回路１Ａは、利得制御信号Ｖｇｍｃｏｎｔ ｉに基づいて、２つの基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ（ｉ＋２）を第１及び第２の差動出力電圧に変換する。指数変換素子２Ａは、第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成し、指数変換素子２Ｂは、第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する。そして、電流比較回路３は、第１及び第２の出力電流の比に基づいて、利得制御信号Ｖｇｍｃｏｎｔ ｉを生成する。
【００７４】
複数個のマスター指数変換回路６−１，６−２，６−３，・・・６−（ｎ−１）の出力信号Ｖｇｍｃｏｎｔ１，Ｖｇｍｃｏｎｔ２，Ｖｇｍｃｏｎｔ３，・・・Ｖｇｍｃｏｎｔ（ｎ−１）は、多項式回路（ polynomial circuit ）７に入力される。また、多項式回路７には、複数個（ｎ個）の基準入力電圧Ｖｒｅｆ１，Ｖｒｅｆ２、Ｖｒｅｆ３，・・・Ｖｒｅｆｎ及び制御入力電圧Ｖｃが入力され、所定の関数に従って制御入力電圧Ｖｃが変換される。
【００７５】
スレーブ指数変換回路８は、電圧変換回路１Ｂ及び指数変換素子２Ｃを有している。電圧変換回路１Ｂは、多項式回路７の出力電圧に基づいて、基準電圧及び制御入力電圧Ｖｃを差動出力電圧に変換する。指数変換素子２Ｃは、この差動出力電圧に対して指数関数的に変化する出力電流Ｉｏｕｔを生成する。
【００７６】
なお、指数変換素子２Ａ，２Ｂ，２Ｃは、例えば、弱反転領域で動作する電界効果トランジスタ（ＭＯＳＦＥＴ）から構成できる。また、指数変換素子２Ａ，２Ｂ，２Ｃは、電界効果トランジスタに代えて、バイポーラトランジスタから構成することもできる。
【００７７】
図５は、本発明の第５実施の形態に関わる指数変換回路を示している。図６は、図５の電圧変換回路１Ａ，１Ｂの例を示している。
この指数変換回路では、１つのマスターブロック（マスター指数変換回路）３０２によってスレーブブロック（スレーブ指数変換回路）３０３の利得を制御している。
【００７８】
マスターブロック３０２には、２つの基準入力電圧Ｘ０，Ｘ１が入力され、これら基準入力電圧Ｘ０，Ｘ１の差に基づいて利得制御信号（出力電圧）Ｚの値が決定される。
【００７９】
図５及び図６の電圧変換回路において、スレーブブロック３０３のデシベル表示の出力電流Ｙは、
Ｙ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ−Ｘ０）
となる。
【００８０】
この式は、マスターブロック３０２内の電圧変換回路１Ａ及び指数変換素子２Ａ，２Ｂにより、以下のように変換される。
Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ１−Ｘ０）
Ｙ２ ＝ Ｙ０ ＋ Ｇ（Ｚ）・（Ｘ１−Ｘ０）
マスターブロック３０２内の電流比較回路３は、指数変換素子２Ａ，２Ｂから出力される出力電流Ｙ１，Ｙ２を比較し、利得制御信号Ｚを出力する。そして、この利得制御信号Ｚは、電圧変換回路１Ａ，１Ｂの利得（倍率）を決定する。
【００８１】
マスターブロック３０２においては、このようなフィードバック制御の結果、指数変換素子２Ａ，２Ｂの出力電流Ｙ１，Ｙ２の比が予め設定された値となるように、利得制御信号Ｚ及び倍率Ｇ（Ｚ）が決定される。
【００８２】
例えば、図７に示すように、電流比較回路３が、ＭＯＳトランジスタＭ１，Ｍ２の面積比を１：４に設定したカレントミラー回路から構成される場合（Ｗ／Ｌの“Ｗ”は、チャネル幅、“Ｌ”は、チャネル長である。）、２つの指数変換素子２Ａ，２Ｂの出力電流ＩＤＭ１，ＩＤＭ２の比も、１：４になる。
【００８３】
Ｙ１とＹ２は、デシベル表示であるため、
Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｚ）・（Ｘ１−Ｘ０） ＝ １２［ｄＢ］
となる。
【００８４】
ここで、Ｘ１−Ｘ０を０．５［Ｖ］に設定しておけば、１［Ｖ］当たり、Ｇ（Ｚ） ＝ １２［ｄＢ］ の変化となる。また、利得制御信号Ｚにより、スレーブブロック３０３内の電圧変換回路１Ｂの利得（倍率）が決定されるため、スレーブブロック３０３における入出力関係は、以下のようになる。
Ｙ ＝ Ｙ０ ＋ １２・（Ｘ１−Ｘ０）
このように、図５及び図６に示す指数変換回路では、マスターブロック３０２内の電流比較回路３は、ＭＯＳトランジスタの面積比によって出力電流ＩＤＭ１，ＩＤＭ２の比を決定するため、単位電圧（１Ｖ）当たりの出力の変化分（１２ｄＢ）は、環境条件（温度）の変化や製造プロセスのばらつきの影響をほとんど受けなくなる。
【００８５】
図８は、本発明の第６の実施の形態に関わる指数変換回路を示している。
本例の指数変換回路の特徴は、スレーブブロック（スレーブ指数変換回路）３０３のデシベル表示の出力電流Ｙが制御入力電圧Ｘに対して線形に変化する、とみなせない場合に、スレーブブロック３０３の非線形性を補正する機能を有する導関数回路（ Derived function circuit ）９を設けた点にある。
【００８６】
マスターブロック３０２及びスレーブブロック３０３の変化率Ｇが制御入力電圧Ｘによって変動した場合、
Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・（Ｘ−Ｘ０）
と表現できる。
【００８７】
この非線形性は、指数変換回路にとって不都合な性質である。そこで、本例では、Ｇ（Ｘ，Ｚ）が、みかけ上、Ｘ に依存しない（Ｘ に対して一定となる）ようにするため、Ｘ によって Ｚ を制御する。これにより、Ｙ は、Ｘ に対して線形に変化する関数で表されるようになる。
【００８８】
Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、Ｚは、Ｘの一次式で表されるものと仮定し、
Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ０）
とする。
【００８９】
本例では、未知の変数は、Ｚ０ と ａ の２つであるため、マスターブロック３０２は、２つ必要になる。この場合、各マスターブロックにおけるデシベル表示の出力電流は、
Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ２ ＝ Ｙ０ − Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ３ ＝ Ｙ０ ＋ Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
Ｙ４ ＝ Ｙ０ − Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
となる。
【００９０】
マスターブロック３０２内の２つの電流比較回路３Ａ，３Ｂは、それぞれ、２つの入力電流の比によりその値が増減する利得制御信号Ｚ０，Ｚ１を出力する。電圧変換回路１Ａ，１Ｂの利得（倍率）は、この利得制御信号Ｚ０，Ｚ１により制御される。
【００９１】
このようなフィードバック制御においては、指数変換素子２Ａ，２Ｂの出力電流の比が予め設定された値になるように、Ｚ０及びＧ（Ｘ０，Ｚ０）の値が決定され、指数変換素子２Ｃ，２Ｄの出力電流の比が予め設定された値になるように、Ｚ１及びＧ（Ｘ１，Ｚ１）の値が決定される。
【００９２】
例えば、
Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） ＝ ６ｄＢ
Ｙ３ − Ｙ４ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ２−Ｘ０） ＝ １２ｄＢ
となる。
【００９３】
ここで、Ｘ１−Ｘ０ ＝ ０．５［Ｖ］、Ｘ２−Ｘ０ ＝ １．０［Ｖ］とすると、Ｇ（Ｘ１，Ｚ０） ＝ Ｇ（Ｘ２，Ｚ１） ＝ ６［ｄＢ］となる。そして、この利得制御信号Ｚ０，Ｚ１を、導関数回路（一次の多項式回路）９に基準電圧として入力させる。
【００９４】
この導関数回路９においては、以下のアナログ信号処理が行われる。導関数回路９内のマスター電圧変換回路１Ｃに基準入力電圧Ｘ２−Ｘ１を与えたときの出力信号Ｕ１は、
Ｕ１ ＝ Ｕ０ ＋ ａ・（Ｘ２−Ｘ１）
となる。
【００９５】
同相モードフィードバックにより Ｕ０ ＝ Ｚ０ とし、差動モードのフィードバックにより Ｕ１ ＝ Ｚ１ となるように、ａを決定する。
ａ ＝ （Ｚ１−Ｚ０）／（Ｘ２−Ｘ１）
この時、
【００９６】
Ｕを、スレーブブロック３０３の利得制御信号Ｚとして用いると、
Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ１）
となる。
【００９７】
Ｘ ＝ Ｘ１ のとき、Ｚ ＝ Ｚ０ 、また、Ｘ ＝ Ｘ２ のとき、Ｚ ＝ Ｚ１ となる。このＺを用いて、スレーブブロック３０３内の電圧変換回路１Ｅの利得（倍率）が決定されるため、回路の誤差が少ないと仮定すると、少なくとも Ｘ ＝Ｘ１ と Ｘ ＝ Ｘ２ の２点においては、Ｇ（Ｘ，Ｚ）は、所望の値、即ち、６［ｄＢ］／［Ｖ］となる。
【００９８】
Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、Ｘ０とＸ１の近傍で、６［ｄＢ］／［Ｖ］となり、図５の指数変換回路に比べて、回路誤差が少なく、広い範囲で６［ｄＢ］／［Ｖ］を確保できる。
【００９９】
図９は、本発明の第７の実施の形態に関わる指数変換回路を示している。
本例では、スレーブブロック（スレーブ指数変換回路）のデシベル表示の出力電流Ｙが、制御入力電圧Ｘに対して非線形の関係を有しており、
Ｙ ＝ Ｙ０ ＋ Ｇ（Ｘ，Ｚ）・（Ｘ−Ｘ０）
となる。
【０１００】
よって、Ｇ（Ｘ，Ｚ）を、みかけ上、Ｘに依存しない（Ｘに対して一定となる）ように、Ｚ を Ｘ によって制御する。これにより、デシベル表示の出力電流Ｙが、制御入力電圧Ｘに対して線形の関係を有するようにする。
【０１０１】
図９の指数変換回路では、Ｚ が Ｘ の二次関数で表されると仮定しているため、入出力関係は、
Ｚ ＝ Ｚ０ ＋ ａ・（Ｘ−Ｘ１）＋ ｂ・（Ｘ−Ｘ１）２
で表される。
【０１０２】
本例では、未知の変数は、Ｚ０ と ａ と ｂ の３つであるため、マスターブロック３０２は、３つ必要になる。この場合、各マスターブロックにおけるデシベル表示の出力電流は、
Ｙ１ ＝ Ｙ０ ＋ Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ２ ＝ Ｙ０ − Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０）
Ｙ３ ＝ Ｙ０ ＋ Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
Ｙ４ ＝ Ｙ０ − Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０）
Ｙ５ ＝ Ｙ０ ＋ Ｇ（Ｘ３，Ｚ２）・（Ｘ３−Ｘ０）
Ｙ６ ＝ Ｙ０ − Ｇ（Ｘ３，Ｚ２）・（Ｘ３−Ｘ０）
となる。
【０１０３】
マスターブロック３０２内の３つの電流比較回路３Ａ，３Ｂ，３Ｃは、それぞれ、２つの入力電流の比によりその値が増減する利得制御信号Ｚ０，Ｚ１，Ｚ２を出力する。電圧変換回路１Ａ，１Ｂ，１Ｃの利得（倍率）は、この利得制御信号Ｚ０，Ｚ１，Ｚ２により制御される。
【０１０４】
このようなフィードバック制御においては、指数変換素子２Ａ，２Ｂの出力電流の比が予め設定された値になるように、Ｚ０及びＧ（Ｘ１，Ｚ０）の値が決定され、指数変換素子２Ｃ，２Ｄの出力電流の比が予め設定された値になるように、Ｚ１及びＧ（Ｘ２，Ｚ１）の値が決定され、指数変換素子２Ｅ，２Ｆの出力電流の比が予め設定された値になるように、Ｚ２及びＧ（Ｘ３，Ｚ２）の値が決定される。
【０１０５】
例えば、
Ｙ１ − Ｙ２ ＝ ２Ｇ（Ｘ１，Ｚ０）・（Ｘ１−Ｘ０） ＝ ６ｄＢ
Ｙ３ − Ｙ４ ＝ ２Ｇ（Ｘ２，Ｚ１）・（Ｘ２−Ｘ０） ＝ １２ｄＢ
Ｙ５ − Ｙ６ ＝ ２Ｇ（Ｘ３，Ｚ２）・（Ｘ１−Ｘ０） ＝ −６ｄＢ
となる。
【０１０６】
ここで、Ｘ１−Ｘ０ ＝ ０．５［Ｖ］、Ｘ２−Ｘ０ ＝ １．０［Ｖ］、Ｘ３−Ｘ０ ＝ −０．５［Ｖ］とすると、Ｇ（Ｘ１，Ｚ０） ＝ Ｇ（Ｘ２，Ｚ１） ＝ Ｇ（Ｘ３，Ｚ２） ＝ ６［ｄＢ］となる。そして、この利得制御信号Ｚ０，Ｚ１，Ｚ２を、二次の多項式回路７に基準電圧として入力させる。
【０１０７】
二次の多項式回路７は、２つのマスター電圧変換回路１Ｄ，１Ｅと、導関数回路（一次の多項式回路）９と、スレーブ電圧変換回路１Ｈとを含んでいる。
【０１０８】
二次の多項式回路７においては、以下のアナログ信号処理が行われる。多項式回路７内の電圧変換回路１Ｄ，１Ｅに基準入力電圧Ｘ２−Ｘ１，Ｘ３−Ｘ１を与えたときの出力信号Ｕ１，Ｕ２は、
Ｕ１ ＝ Ｕ０ ＋ ａ（Ｋ０）・（Ｘ２−Ｘ１）
Ｕ２ ＝ Ｕ０ ＋ ａ（Ｋ１）・（Ｘ３−Ｘ１）
となる。
【０１０９】
同相モードフィードバックにより Ｕ０ ＝ Ｚ とし、差動モードのフィードバックにより Ｕ１ ＝ Ｚ１ ，Ｕ２ ＝ Ｚ２ となるように、ａ（Ｋ０），ａ（Ｋ１）を決定する。
ａ（Ｋ０） ＝ （Ｚ１−Ｚ０）／（Ｘ２−Ｘ１）
ａ（Ｋ１） ＝ （Ｚ２−Ｚ０）／（Ｘ３−Ｘ１）
導関数回路（一次の多項式回路）９においては、以下のアナログ処理が行われる。一次の多項式回路９は、マスター電圧変換回路１Ｆとスレーブ電圧変換回路１Ｇとから構成される。マスター電圧変換回路１Ｆに基準入力電圧Ｘ３−Ｘ２を与えたとき、
Ｋ１ ＝ Ｋ０ ＋ ａ・（Ｘ３−Ｘ２）
となる。
【０１１０】
同相モードフィードバックにより Ｋ０が決定され、差動モードのフィードバックによりＫ０がＫ１となるように、ａ が決定される。
ａ ＝ （Ｋ１−Ｋ０）／（Ｘ３−Ｘ２）
この時、スレーブ電圧変換回路１Ｇでは、
【０１１１】
一次の多項式回路９の出力信号は、二次の多項式回路７内のスレーブ電圧変換回路１Ｈに入力される。スレーブ電圧変換回路１Ｈの出力信号Ｕは、
Ｕ ＝ Ｕ０ ＋ ａ（Ｋ）・（Ｘ−Ｘ１）
となる。
【０１１２】
ここで、ａ（Ｋ）がＫの一次式で表されると仮定すると、
【０１１３】
Ｕ０ ＝ Ｚ０ となるように、同相フィードバック制御を行うと、Ｘ ＝ Ｘ１ のときは、Ｕ ＝ Ｚ０ となり、Ｘ ＝ Ｘ２ のときは、ａ（Ｋ）＝ａ（Ｋ０）となるため、
【０１１４】
また、Ｘ ＝ Ｘ３ のとき、ａ（Ｋ）＝ａ（Ｋ０）であるため、
【０１１５】
そして、この導関数回路（一次の多項式回路）９の出力信号Ｕを、多項式回路（二次の多項式回路）７内のスレーブ電圧変換回路１Ｈの利得制御信号Ｚとして用いれば、少なくとも Ｘ ＝ Ｘ１ と Ｘ ＝ Ｘ２ と Ｘ ＝ Ｘ３ の３点においては、Ｇ（Ｘ，Ｚ）は、所望の値、即ち、６［ｄＢ］／［Ｖ］となる。
【０１１６】
Ｇ（Ｘ，Ｚ）の非線形性が弱い場合には、３点（Ｘ０，Ｘ１，Ｘ２）の近傍で、６［ｄＢ］／［Ｖ］となり、さらに、図５の指数変換回路に比べて、回路誤差が少なく、広い範囲で６［ｄＢ］／［Ｖ］を確保できる。
【０１１７】
なお、上述の例では、二次の多項式回路７を用いたが、本発明は、それ以上の次数を有する多項式回路にも適用可能である。
【０１１８】
図１０は、本発明の第８の実施の形態に関わる指数変換回路を示している。
本発明の指数変換回路は、基準電圧Ｖｃｏｍ１を発生する基準ブロック（ Reference Block ）３０１、指数変換特性を決定するマスターブロック（ Master Block ）３０２、及び、マスターブロック３０２により決定された指数変換特性を用いて実際に指数変換を行うスレーブブロック（ Slave Block ）３０３から構成される。
【０１１９】
基準ブロック３０１は、ＭＯＳトランジスタＭ３００から構成される。ＭＯＳトランジスタのソースは、接地点Ｖｓｓに接続され、ゲートとドレインは互いに接続される。ＭＯＳトランジスタＭ３００には、電流Ｉｒｅｆが流れ、そのドレインからは基準電圧（同相基準電圧）Ｖｃｏｍ１が出力される。
【０１２０】
マスターブロック（第１の指数変換回路）３０２は、可変トランスコンダクタンスアンプ３０５、演算増幅器（オペアンプ）３０４、カレントミラー回路Ｍ３０４，Ｍ３０５、ＭＯＳトランジスタＭ３０１，Ｍ３０２、及び、抵抗素子Ｒ３０１，Ｒ３０２から構成される。
【０１２１】
演算増幅器３０４は、基準電圧Ｖｃｏｍ１，Ｖｃｏｍ２を受け、出力信号を可変トランスコンダクタンスアンプ３０５に出力する。基準電圧Ｖｃｏｍ２は、抵抗素子Ｒ３０１，Ｒ３０２により生成される。可変トランスコンダクタンスアンプ（Ｇｍ１）３０５には、基準入力電圧Ｖｒｅｆ、コンダクタンス制御信号Ｖｇｍｃｏｎｔ及び演算増幅器３０４の出力信号が入力される。
【０１２２】
ＭＯＳトランジスタＭ３０１，Ｍ３０２のゲートには、可変トランスコンダクタンスアンプ３０５の出力信号が入力される。ＭＯＳトランジスタＭ３０１のゲートとソースとの間の電圧は、Ｖｇｓ３０１であり、ＭＯＳトランジスタＭ３０２のゲートとソースとの間の電圧は、Ｖｇｓ３０２である。また、ＭＯＳトランジスタＭ３０４に流れる電流ＩＤＭ１をｍとすると、カレントミラー回路により、ＭＯＳトランジスタＭ３０５に流れる電流ＩＤＭ２は、１／ｍとなる。
【０１２３】
そして、ＭＯＳトランジスタＭ３０２，Ｍ３０５の接続点（ドレイン）からは、指数変換特性を決定する制御電圧（コンダクタンス制御信号）Ｖｓｌｏｐｅが出力される。
【０１２４】
ここで、マスターブロック３０２には、同相基準電圧Ｖｃｏｍ１の入力端子、基準入力電圧Ｖｒｅｆの入力端子、コンダクタンス制御信号Ｖｇｍｃｏｎｔの入力端子、及び、指数変換特性を決定する制御電圧Ｖｓｌｏｐｅの出力端子がそれぞれ設けられる。
【０１２５】
スレーブブロック（第２の指数変換回路）３０３は、可変トランスコンダクタンスアンプ３０７、演算増幅器（オペアンプ）３０６、カレントミラー回路Ｍ３０６，Ｍ３０７、ＭＯＳトランジスタＭ３０３、及び、抵抗素子Ｒ３０３，Ｒ３０４から構成される。
【０１２６】
演算増幅器３０６は、基準電圧Ｖｃｏｍ１，Ｖｃｏｍ３を受け、出力信号を可変トランスコンダクタンスアンプ３０７に出力する。基準電圧Ｖｃｏｍ３は、抵抗素子Ｒ３０３，Ｒ３０４により生成される。可変トランスコンダクタンスアンプ（Ｇｍ２）３０７には、制御電圧（制御入力信号）Ｖｃ、コンダクタンス制御信号Ｖｇｍｃｏｎｔ及び演算増幅器３０６の出力信号が入力される。
【０１２７】
ＭＯＳトランジスタＭ３０３のゲートには、可変トランスコンダクタンスアンプ３０７の出力信号が入力される。ＭＯＳトランジスタＭ３０３のゲートとソースとの間の電圧は、Ｖｇｓ３０３である。また、ＭＯＳトランジスタＭ３０６に流れる電流ＩＤＭ３をｎとすると、カレントミラー回路により、ＭＯＳトランジスタＭ３０７に流れる電流Ｉｎ（Ｉｃｏｎｔ）は、１／ｎとなる。
【０１２８】
そして、ＭＯＳトランジスタＭ３０７のドレインからは、この指数変換出力電流（利得制御信号）ｌｎ（Ｉｃｏｎｔ）が出力される。なお、ｌｎは、対数を表している。
【０１２９】
なお、スレーブブロック３０３には、同相基準電圧Ｖｃｏｍ１の入力端子、制御電圧（制御入力信号）Ｖｃの入力端子、コンダクタンス制御信号（指数変換特性を決定する制御電圧）Ｖｇｍｃｏｎｔの入力端子、及び、指数変換出力電流（利得制御信号）ｌｎ（Ｉｃｏｎｔ）の出力端子がそれぞれ設けられる。
【０１３０】
ところで、指数変換回路において、温度変動の影響を受けることなく、制御入力信号の変化に対する利得の変化を一定範囲内に収めることは、例えば、図１０において、指数変換回路に入力される制御入力信号Ｖｃに対して、線形に変化する出力信号ｌｎ（Ｉｃｏｎｔ）の変化率を、常に一定に保つことによって実現可能となる。
【０１３１】
ここで、この指数変換特性を、制御入力信号Ｖｃに対する指数変換出力電流ｌｎ（Ｉｃｏｎｔ）の１次関数と捉えれば、指数変換回路は，主に，以下の二つの回路動作を実現することになる。
【０１３２】
一つは、指数変換特性の切片を決定する動作であり、もう一つは、指数変換特性の傾きを一定にする動作である。なお、このような動作特性は、図１１に示すような指数変換回路の動作特性図の第１象限によって表される。
【０１３３】
図１０の指数変換回路の動作は、具体的には、以下のようになる。
まず、マスターブロック３０２に基準入力電圧Ｖｒｅｆが入力されると、可変トランスコンダクタンスアンプ３０５の出力電流が、抵抗素子Ｒ３０１，Ｒ３０２に流れるため、出力電圧Ｖｏの値が決定される。出力電圧Ｖｏは、ＭＯＳトランジスタＭ３０１，Ｍ３０２のゲート電圧を決定する。
【０１３４】
同時に、基準ブロック３０１に流れる基準電流Ｉｒｅｆが、同相基準電圧Ｖｃｏｍ１を生成するため、この同相基準電圧Ｖｃｏｍ１は、マスターブロック３０２内の演算増幅器３０４及びスレーブブロック３０３内の演算増幅器３０６にそれぞれ入力される。
【０１３５】
マスターブロック３０２では、可変トランスコンダクタンスアンプ３０５の出力電圧Ｖｏに基づいて出力電圧（制御電圧）Ｖｓｌｏｐｅが決定される。また、出力電圧Ｖｓｌｏｐｅは、制御電圧（フィードバック信号）Ｖｇｍｃｏｎｔとして、可変トランスコンダクタンスアンプ３０５にフィードバックされる。基準電圧（中間電圧）Ｖｃｏｍ２は、可変トランスコンダクタンスアンプ３０５の出力電圧Ｖｏ及び抵抗素子Ｒ３０１，Ｒ３０２により決定される。
【０１３６】
このようなマスターブロック３０２内のフィードバックループに関する回路が図１１の切片 ｌｎ（Ｉｒｅｆ） を決定する動作を実現する。
【０１３７】
なお、基準ブロック３０１内のＭＯＳトランジスタＭ３００は、弱反転領域で動作させており、以下のような関係を示す。
【０１３８】
【数３】
なお、式(３)において、Ｉｒｅｆは、ＭＯＳトランジスタＭ３００のドレイン電流、Ｗは、ＭＯＳトランジスタＭ３００のチャネル幅、Ｌは、ＭＯＳトランジスタＭ３００のチャネル長、Ｖｃｏｍ１は、基準ブロック３０１の出力電圧（同相基準電圧）、ＶＴは、熱電圧、ｎは、定数である。また、ｋは、ＭＯＳトランジスタＭ３００のコンダクタンスに関わる値を有し、定数ｎと共に、集積回路の製造プロセスに依存する。
【０１４０】
マスターブロック３０２において、可変トランスコンダクタンスアンプ３０５の出力信号を受けるＭＯＳトランジスタＭ３０１，Ｍ３０２は、弱反転領域で動作しており、ＭＯＳトランジスタＭ３０１，Ｍ３０２に流れるドレイン電流ＩＤＭ１，ＩＤＭ２は、それぞれ、以下の式（４），（５）によって表される。
【０１４１】
【数４】
【数５】
このとき、Ｖｇｓ３０１，Ｖｇｓ３０２の値は、以下の式（５），（６）によって表される。
【０１４４】
【数６】
【数７】
なお、式（６）及び式（７）において、Ｒは、抵抗素子Ｒ３０１，Ｒ３０２の抵抗値（Ｒ３０１とＲ３０２は同じ抵抗値を有するものとする）であり、Ｇｍ１は、可変トランスコンダクタンスアンプ３０５のコンダクタンスである。Ｖｒｅｆは、可変トランスコンダクタンスアンプ３０５の入力電圧、Ｖｇｓ３０１及びＶｇｓ３０２は、それぞれＭＯＳトランジスタＭ３０１，Ｍ３０２のゲートとソースの間の電圧である。
【０１４７】
また、ＭＯＳトランジスタＭ３０４，Ｍ３０５からなるカレントミラー回路により、ＭＯＳトランジスタＭ３０１のドレイン電流ＩＤＭ１とＭＯＳトランジスタＭ３０２のドレイン電流ＩＤＭ２の比は、 ｍ：１／ｍ となる。これを関係式で表すと、以下のようになる。
【０１４８】
【数８】
【数９】
ここで、式（９）において、両辺の対数（ｌｎ）をとると、
【数１０】
【０１５１】
このとき、基準入力電圧Ｖｒｅｆに対して、ＭＯＳトランジスタＭ３０１，Ｍ３０２が生成する指数関数的電流は、カレントミラー回路を構成するＭＯＳトランジスタＭ３０４，Ｍ３０５のサイズ比により決定され、マスターブロック３０２からは、Ｖｓｌｏｐｅが出力される。
【０１５２】
このＶｓｌｏｐｅは、Ｖｇｍｃｏｎｔとして、再び、マスターブロック３０２内の可変トランスコンダクタンスアンプ３０５に入力される（差動モードフィードバック）。つまり、可変トランスコンダクタンスアンプ３０５のコンダクタンスＧｍ１の値は、Ｖｓｌｏｐｅ（又はＶｇｍｃｏｎｔ）により制御される。
【０１５３】
結果的に、基準入力電圧Ｖｒｅｆに対して、指数変換特性の傾きが決定される。また、マスターブロック３０２から出力されるＶｓｌｏｐｅは、Ｖｇｍｃｏｎｔとして、スレーブブロック３０３内の可変トランスコンダクタンスアンプ３０７にも入力される（差動モードフィードバック）。つまり、可変トランスコンダクタンスアンプ３０７のコンダクタンスＧｍ２の値も、Ｖｓｌｏｐｅ（又はＶｇｍｃｏｎｔ）により制御される。
【０１５４】
このように、スレーブブロック３０３内の可変トランスコンダクタンスアンプ３０７のコンダクタンスＧｍ２の制御は、可変トランスコンダクタンスアンプ３０５のコンダクタンスＧｍ１の制御と実質的に同一となる。
【０１５５】
コンダクタンスＧｍ１，Ｇｍ２を式で表すと、以下のようになる。
【０１５６】
【数１１】
なお、上記一連の動作は、図１１における第４象現に表される。
【０１５８】
即ち、コンダクタンスＧｍ１，Ｇｍ２は、共に、マスターブロック３０１によって決定される。そして、制御電圧Ｖｃが可変トランスコンダクタンスアンプ３０７に入力されると、可変トランスコンダクタンスアンプ３０７の出力電圧Ｖｃ２が決定される。ＭＯＳトランジスタＭ３０３は、Ｖｃ２を受け、ＭＯＳトランジスタＭ３０１，Ｍ３０２と同様に、弱反転領域で動作する。
【０１５９】
そして、ＭＯＳトランジスタＭ３０３のドレイン電流ＩＤＭ３は、以下のようになる。
【０１６０】
【数１２】
ここで、Ｖｇｓ３０３は、以下のように変形できる。
【０１６２】
【数１３】
なお、式（１３）において、Ｒは、抵抗素子Ｒ３０１，Ｒ３０２の抵抗値（Ｒ３０１とＲ３０２は同じ抵抗値を有するものとする）であり、Ｇｍ２は、可変トランスコンダクタンスアンプ３０７のコンダクタンスである。Ｖｃｏｍ１は、基準ブロック３０１から出力される基準電圧、Ｖｇｓ３０３は、それぞれＭＯＳトランジスタＭ３０３のゲートとソースの間の電圧である。
【０１６４】
また、ＭＯＳトランジスタＭ３０６，Ｍ３０７からなるカレントミラー回路により、ＭＯＳトランジスタＭ３０３のドレイン電流ＩＤＭ３とスレーブブロック３０３の出力電流（指数変換特性電流）Ｉｃｏｎｔの比は、 ｎ：１／ｎ となる。
【０１６５】
ここで、ｎが１であると仮定すると、Ｉｃｏｎｔは、以下のようになる。
【０１６６】
【数１４】
このとき、基準ブロック３０１により生成された同相基準電圧Ｖｃｏｍ１は、マスターブロック３０２内の演算増幅器３０４に入力されると共に、スレーブブロック３０３内の演算増幅器３０６にも入力される。Ｖｃｏｍ３は、同相モードフィードバックにより決定される抵抗素子Ｒ３０３，Ｒ３０４の接続点の電圧（中間電圧）である。
【０１６８】
ここで、式（１４）において、両辺の対数（ｌｎ）をとると、
【数１５】
なお、ｍは、マスターブロック３０２内のＭＯＳトランジスタのサイズ比（ｍ：１／ｍ）におけるのｍを意味している。
【０１６９】
以上の結果から、コンダクタンスＧｍ１（＝Ｇｍ２）は、マスターブロック３０２により決定され、また、指数変換特性の傾きは、スレーブブロック３０３内においてコンダクタンスＧｍ２を使用することにより決定される。さらに、同相基準電圧Ｖｃｏｍ１は、マスターブロック３０２及びスレーブブロック３０３の双方に入力され、指数変換特性の切片を決定する。
【０１７０】
このような動作は、図１１の第３及び第４象現により表される。
つまり、指数変換回路の可変範囲を決定する指数変換特性の傾きは、マスターブロック３０２内のＭＯＳトランジスタのサイズ比（ｍ：１／ｍ）と基準入力電圧Ｖｒｅｆにより決定されるため、能動素子の特性変動や温度変動などに依存しないことになる。
【０１７１】
【実施例】
以下、図１０の指数変換回路を用いた可変利得アンプ（可変利得回路）の実施例について説明する。
【０１７２】
［第１の実施例］
図１２は、本発明に関わる可変利得アンプを用いたシステムの基本構成を示している。図１３は、図１２の可変利得アンプ１０の具体例を示している。
【０１７３】
利得制御回路１１としては、図１０に示す指数変換回路がそのまま使用される。また、本例では、可変利得アンプ１０は、ＭＯＳトランジスタＭ４０１，Ｍ４０２，Ｍ４０３、抵抗素子Ｒｉ４０１，Ｒｉ４０２，ｒ４０１，ｒ４０２及びキャパシタＣから構成される。
【０１７４】
このシステムでは、まず、制御電圧Ｖｃが利得制御回路（指数変換回路）１１に入力され、また、利得制御回路１１により利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））が生成される。一方、可変利得アンプ１０では、入力信号ＩＮｐ，ＩＮｍに基づいて、出力信号Ｏｕｔｐ，Ｏｕｔｍが生成される。
【０１７５】
ここで、可変利得アンプ１０には、利得制御回路１１から出力される利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））が入力されるため、可変利得アンプ１０の利得は、利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））に基づいて変化する。即ち、利得制御信号ｌｎ Ｖｃ（又は、ｌｎ（Ｉｃｏｎｔ））により、ＭＯＳトランジスタＭ４０２，Ｍ４０３のゲート電圧であるバイアス電圧Ｖｂｉａｓを変化させれば、可変利得アンプ１０の利得を自由に変化させることができる。
【０１７６】
［第２の実施例］
図１４は、本発明に関わる可変利得アンプを用いたシステムの基本構成を示している。
【０１７７】
利得制御回路１１としては、図１０に示す指数変換回路がそのまま使用される。また、本例では、説明を簡略化するため、可変利得アンプ５０２は、シングル入力で動作するものとし、ＭＯＳトランジスタＭ５０３，Ｍ５０４、抵抗素子Ｒｉｎ，ＲＬ及びキャパシタＣから構成される。Ｖｉｎは、可変利得アンプ５０２の入力信号、Ｖｏｕｔは、可変利得アンプの出力信号であり、可変利得アンプ５０２の利得は、利得制御信号Ｉｂｉａｓ（＝ｌｎ Ｖｃ）により制御される。
【０１７８】
基準ブロック３０１は、バイアス回路５０１及びＭＯＳトランジスタＭ５０７，Ｍ３００から構成される。ＭＯＳトランジスタＭ３００には、電流Ｉｒｅｆが流れ、ＭＯＳトランジスタＭ３００のドレイン電圧は、基準電圧Ｖｃｏｍ１として出力される。
【０１７９】
バイアス回路５０１は、ＭＯＳトランジスタＭ５０１，Ｍ５０２，Ｍ５０５，Ｍ５０６及び抵抗素子Ｒｓから構成される。ＭＯＳトランジスタＭ５０１とＭＯＳトランジスタＭ５０２のサイズ比（駆動力比）は、１：４に設定される。ここで、図中、Ｗ／Ｌは、チャネル幅／チャネル長を示している。
【０１８０】
ところで、かかる場合において、可変利得アンプ５０２内のＭＯＳトランジスタＭ５０４のサイズ（駆動力）が、４ＮＷ／Ｌに設定されていると、バイアス回路５０１と可変利得アンプ５０２の関係は、以下の式（１６）に示すようになる。
【０１８１】
【数１６】
ここで、Ｒｓは、バイアス回路５０１内の抵抗素子Ｒｓの抵抗値、ＲＬは、可変利得アンプ５０２内の抵抗素子ＲＬの抵抗値である。また、Ｎは、ＭＯＳトランジスタのサイズ比により決定される値である。
【０１８３】
このように、本発明の指数変換回路を用いて、可変利得アンプ５０２の利得制御を行えば、可変利得アンプ５０２の利得の可変範囲及びその利得特性が、ＭＯＳトランジスタの特性変化や温度変化に対して変動し難くなる。
【０１８４】
なお、図１４の可変利得アンプ５０２において、バイアス回路５０１内のＭＯＳトランジスタＭ５０１，Ｍ５０２及び可変利得アンプ５０２内のＭＯＳトランジスタＭ５０３，Ｍ５０４を、それぞれ強反転領域内で動作させ、さらに、可変利得アンプ５０２のバイアス電流Ｉｂｉａｓを利得制御回路（指数変換回路）１１により１〜１０倍の範囲で変化させた場合には、可変利得アンプ５０２は、１０ｄＢ分の利得変化を実現できる。
【０１８５】
これに対して、図１４の可変利得アンプ５０２において、バイアス回路５０１内のＭＯＳトランジスタＭ５０１，Ｍ５０２及び可変利得アンプ５０２内のＭＯＳトランジスタＭ５０３，Ｍ５０４を、それぞれ弱反転領域で動作させ、さらに、可変利得アンプ５０２のバイアス電流Ｉｂｉａｓを利得制御回路（指数変換回路）１１により１〜１０倍の範囲で変化させた場合には、可変利得アンプ５０２は、２０ｄＢ分の利得変化を実現できる。
【０１８６】
［第３の実施例］
ＭＯＳトランジスタの動作特性は、バイアス電圧により変化（弱反転領域←→強反転領域）するため、１つの可変利得アンプ５０２のみでシステムを構成した場合、広範囲の利得変化を実現することが困難になる。
【０１８７】
この問題を解決する実施例について説明する。
【０１８８】
図１５は、本発明に関わる可変利得アンプを用いたシステムの基本構成を示している。
【０１８９】
このシステムの特徴は、複数個の可変利得アンプ（ Variable Gain Amplifier = VGA ）を直列接続し、広範囲の利得変化を実現した点にある。利得制御回路１１Ａ，１１Ｂとしては、図１０に示す指数変換回路がそのまま使用される。
【０１９０】
前半の複数個（本例では、２個）の可変利得アンプＶＧＡの利得は、利得制御回路１１Ａ及び基準ブロック３０１Ａにより生成される利得制御信号Ｉｂｉａｓ（ｓｑｕ．）により制御される。即ち、破線６０１で囲んだ部分においては、２個の可変利得アンプＶＧＡは、利得制御回路１１Ａ及び基準ブロック（バイアス回路）３０１Ａによって強反転領域内で動作する。
【０１９１】
これに対して、後半の複数個（本例では、３個）の可変利得アンプＶＧＡの利得は、利得制御回路１１Ｂ及び基準ブロック３０１Ｂにより生成される利得制御信号Ｉｂｉａｓ（ｅｘｐ．）により制御される。即ち、破線６０２で囲んだ部分においては、３個の可変利得アンプＶＧＡは、利得制御回路１１Ｂ及び基準ブロック（バイアス回路）３０１Ｂによって弱反転領域で動作する。
【０１９２】
結果として、図１５に示される利得制御回路（指数変換回路）及び可変利得アンプから構成されるシステムにおいては、８０ｄＢ分の利得変化を実現することが可能となり、例えば、このシステムをＣＤＭＡ方式の受信器のＩＦ段の可変利得増幅器などに適用することができる。また、増幅器の組み合せを変えることにより、様々な利得の増幅器が構成できる。
【０１９３】
【発明の効果】
以上、説明したように、本発明の指数変換回路によれば、集積回路の製造過程や、温度変動などによって、指数変換回路を構成する能動素子の特性に変動が生じた場合であっても、これにより制御入力信号に対する指数変換特性が影響を受けることがない。また、この指数変換回路を可変利得回路（可変利得アンプ）に適用することにより、集積回路としてチップ内に実現された可変利得回路であっても、利得の可変範囲を所望の範囲に設定することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる指数変換回路を示す図。
【図２】本発明の第２の実施の形態に関わる指数変換回路を示す図。
【図３】本発明の第３の実施の形態に関わる指数変換回路を示す図。
【図４】本発明の第４の実施の形態に関わる指数変換回路を示す図。
【図５】本発明の第５の実施の形態に関わる指数変換回路を示す図。
【図６】電圧変換回路の具体例を示す図。
【図７】電流比較回路の具体例を示す図。
【図８】本発明の第６の実施の形態に関わる指数変換回路を示す図。
【図９】本発明の第７の実施の形態に関わる指数変換回路を示す図。
【図１０】本発明の第８の実施の形態に関わる指数変換回路を示す図。
【図１１】本発明に関わる指数変換回路の動作の様子を示す図。
【図１２】本発明に関わる指数変換回路と可変利得アンプのシステムの第１例を示す図。
【図１３】本発明に関わる可変利得アンプの具体例を示す図。
【図１４】本発明に関わる指数変換回路と可変利得アンプのシステムの第２例を示す図。
【図１５】本発明に関わる指数変換回路と可変利得アンプのシステムの第３例を示す図。
【図１６】従来の指数変換回路と可変利得アンプのシステムの一例を示す図。
【符号の説明】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ ：電圧変換回路、
２Ａ，２Ｂ，２Ｃ、２Ｄ，２Ｅ，２Ｆ，２Ｇ ：指数変換素子、
３，３Ａ，３Ｂ，３Ｃ ：電流比較回路、
４，４Ａ，４Ｂ ：電圧比較回路、
５ ：対数変換素子、
６−１，６−２，・・・６−（ｎ−１） ：マスター指数変換回路、
７ ：多項式回路、
８ ：スレーブ指数変換回路、
９ ：導関数回路（一次の多項式回路）、
１０，５０２，７０２ ：可変利得アンプ、
１１，１１Ａ，１１Ｂ，７０１ ：利得制御回路（指数変換回路）、
３０１，３０１Ａ，３０１Ｂ ：基準ブロック、
３０２ ：マスターブロック、
３０３ ：スレーブブロック、
３０４，３０６ ：演算増幅器、
３０５，３０７ ：可変トランスコンダクタンスアンプ、
５０１ ：バイアス回路、
６０１ ：線形領域動作の可変利得アンプ、
６０２ ：弱反転領域動作の可変利得アンプ、
M301,・・・M307, M401,・・・M403： ：ＭＯＳトランジスタ、
M501,・・・M506, M701,・・・M705： ：ＭＯＳトランジスタ、
r401, r402 ：負荷抵抗、
Ri401, Ri402 ：入力抵抗、
RL ： ：負荷抵抗、
Rin： ：入力抵抗、
Vc ： ：制御電圧。
Claims (17)
- 第１の利得制御信号に基づいて、第１及び第２の基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記第１の利得制御信号を変化させる電流比較回路と、前記第１の利得制御信号に基づいて、制御入力電圧及び前記第１の基準入力電圧を第３及び第４の差動出力電圧に変換する第２の電圧変換回路と、前記第３又は第４の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子とを具備することを特徴とする指数変換回路。
- 前記第１及び第２の電圧変換回路は、それぞれ、同相モード検出回路及び同相モードフィードバック回路を有し、前記同相モードフィードバック回路には基準電圧が入力され、前記基準電圧は、温度特性を有する基準入力電流の対数となるように、対数変換素子から構成されることを特徴とする請求項１記載の指数変換回路。
- 前記第１及び第２の指数変換素子は、それぞれ弱反転領域で動作する電界効果トランジスタから構成されることを特徴とする請求項１記載の指数変換回路。
- 前記第１及び第２の指数変換素子は、それぞれバイポーラトランジスタから構成されることを特徴とする請求項１記載の指数変換回路。
- 請求項１記載の指数変換回路と、前記指数変換回路の前記第３の出力電流により利得が制御される複数の可変利得アンプとを具備し、前記複数の可変利得アンプは、互いに直列接続されていることを特徴とする可変利得回路。
- 第１の利得制御信号に基づいて、第１及び第２の基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記第１の利得制御信号を変化させる第１の電流比較回路と、第２の利得制御信号に基づいて、第３の基準入力電圧及び前記第１の基準入力電圧を第３及び第４の差動出力電圧に変換する第２の電圧変換回路と、前記第３の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子と、前記第４の差動出力電圧に対して指数関数的に変化する第４の出力電流を生成する第４の指数変換素子と、前記第３及び第４の出力電流の比に応じて前記第２の利得制御信号を変化させる第２の電流比較回路と、第３の利得制御信号に基づいて、前記第２の基準入力電圧及び前記第３の基準入力電圧を第５及び第６の差動出力電圧に変換する第３の電圧変換回路と、前記第５又は第６の差動出力電圧と前記第２の利得制御信号との比に応じて前記第３の利得制御信号を生成する電圧比較回路と、前記第３の利得制御信号に基づいて、制御入力電圧及び前記第１の基準入力電圧を第７及び第８の差動出力電圧に変換する第４の電圧変換回路と、第４の利得制御信号に基づいて、前記制御入力電圧及び前記第１の基準入力電圧を第９の差動出力電圧に変換する第５の電圧変換回路と、前記第９の差動出力電圧に対して指数関数的に変化する第５の出力電流を生成する第５の指数変換素子とを具備し、前記第７又は第８の差動出力電圧のうちの１つが前記第４の利得制御信号となり、前記第５の出力電流を前記制御入力電圧に対して線形かつ指数関数的に変化させることを特徴とする指数変換回路。
- 前記第１、第２、第３及び第４の電圧変換回路は、それぞれ、同相モード検出回路及び同相モードフィードバック回路を有し、前記第３及び第４の電圧変換回路内の前記同相モードフィードバック回路には、前記第１の利得制御信号が入力されることを特徴とする請求項６記載の指数変換回路。
- 前記第１、第２、第３、第４及び第５の指数変換素子は、それぞれ弱反転領域で動作する電界効果トランジスタから構成されることを特徴とする請求項６記載の指数変換回路。
- 前記第１、第２、第３、第４及び第５の指数変換素子は、それぞれバイポーラトランジスタから構成されることを特徴とする請求項６記載の指数変換回路。
- 請求項６記載の指数変換回路と、前記指数変換回路の前記第５の出力電流により利得が制御される複数の可変利得アンプとを具備し、前記複数の可変利得アンプは、互いに直列接続されていることを特徴とする可変利得回路。
- 複数のマスター指数変換回路と、前記複数のマスター指数変換回路の出力信号、複数の基準入力電圧及び制御入力電圧が入力され、所定の関数に従って前記制御入力電圧を変換する多項式回路と、前記多項式回路の出力電圧が入力されるスレーブ指数変換回路とを具備し、前記複数のマスター指数変換回路の各々は、利得制御信号に基づいて、２つの基準入力電圧を第１及び第２の差動出力電圧に変換する第１の電圧変換回路と、前記第１の差動出力電圧に対して指数関数的に変化する第１の出力電流を生成する第１の指数変換素子と、前記第２の差動出力電圧に対して指数関数的に変化する第２の出力電流を生成する第２の指数変換素子と、前記第１及び第２の出力電流の比に応じて前記利得制御信号を変化させる電流比較回路とから構成され、前記スレーブ指数変換回路は、前記多項式回路の出力電圧に基づいて、基準電圧及び前記制御入力電圧を第３の差動出力電圧に変換する第２の電圧変換回路と、前記第３の差動出力電圧に対して指数関数的に変化する第３の出力電流を生成する第３の指数変換素子とから構成されることを特徴とする指数変換回路。
- 前記第１、第２及び第３の指数変換素子は、弱反転領域で動作する電界効果トランジスタから構成されることを特徴とする請求項１１記載の指数変換回路。
- 前記第１、第２及び第３の指数変換素子は、バイポーラトランジスタから構成されることを特徴とする請求項１１記載の指数変換回路。
- 請求項１１記載の指数変換回路と、前記指数変換回路の前記第３の出力電流により利得が制御される複数の可変利得アンプとを具備し、前記複数の可変利得アンプは、互いに直列接続されていることを特徴とする可変利得回路。
- ゲート及びドレインが互いに接続され、ソースが接地点に接続され、請求項１記載の指数変換回路の第２の利得制御信号がバイアス信号として前記ゲートに与えられる第１の電界効果トランジスタと、差動増幅回路を構成し、第１及び第２の入力信号に基づいて第１及び第２の出力信号を出力する第２及び第３の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートの間に接続される第１の抵抗素子と、前記第１の電界効果トランジスタのゲートと前記第３の電界効果トランジスタのゲートの間に接続される第２の抵抗素子とを具備し、前記第１の電界効果トランジスタは、強反転領域で動作を行い、その利得は、前記第２の利得制御信号により制御されることを特徴とする可変利得回路。
- ゲート及びドレインが互いに接続され、ソースが接地点に接続され、請求項１記載の指数変換回路の第２の利得制御信号がバイアス信号として前記ゲートに与えられる第１の電界効果トランジスタと、差動増幅回路を構成し、第１及び第２の入力信号に基づいて第１及び第２の出力信号を出力する第２及び第３の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートと前記第２の電界効果トランジスタのゲートの間に接続される第１の抵抗素子と、前記第１の電界効果トランジスタのゲートと前記第３の電界効果トランジスタのゲートの間に接続される第２の抵抗素子とを具備し、前記第１の電界効果トランジスタは、弱反転領域で動作を行い、その利得は、前記第２の利得制御信号により制御されることを特徴とする可変利得回路。
- 請求項１５記載の可変利得回路と請求項１６記載の可変利得回路とを直列接続したことを特徴とする可変利得回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280829A JP3748371B2 (ja) | 2000-09-14 | 2000-09-14 | 指数変換回路及びこれを用いた可変利得回路 |
| US09/952,639 US6777999B2 (en) | 2000-09-14 | 2001-09-13 | Exponential conversion circuit and variable gain circuit |
| KR10-2001-0056455A KR100433145B1 (ko) | 2000-09-14 | 2001-09-13 | 지수 변환 회로 및 이것을 이용한 가변 이득 회로 |
| EP01121682A EP1191687B1 (en) | 2000-09-14 | 2001-09-14 | Exponential conversion circuit and variable gain circuit |
| DE60124193T DE60124193T2 (de) | 2000-09-14 | 2001-09-14 | Exponentielle Konverterschaltung und Schaltung für variable Verstärkung |
| US10/826,813 US6930532B2 (en) | 2000-09-14 | 2004-04-15 | Exponential conversion circuit and variable gain circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280829A JP3748371B2 (ja) | 2000-09-14 | 2000-09-14 | 指数変換回路及びこれを用いた可変利得回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002092541A JP2002092541A (ja) | 2002-03-29 |
| JP3748371B2 true JP3748371B2 (ja) | 2006-02-22 |
Family
ID=18765587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280829A Expired - Fee Related JP3748371B2 (ja) | 2000-09-14 | 2000-09-14 | 指数変換回路及びこれを用いた可変利得回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6777999B2 (ja) |
| EP (1) | EP1191687B1 (ja) |
| JP (1) | JP3748371B2 (ja) |
| KR (1) | KR100433145B1 (ja) |
| DE (1) | DE60124193T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3748371B2 (ja) * | 2000-09-14 | 2006-02-22 | 株式会社東芝 | 指数変換回路及びこれを用いた可変利得回路 |
| JP3585822B2 (ja) * | 2000-09-28 | 2004-11-04 | 株式会社東芝 | 可変利得増幅器を用いた無線通信装置 |
| JP4682419B2 (ja) * | 2000-12-22 | 2011-05-11 | 日本テキサス・インスツルメンツ株式会社 | 可変利得増幅回路 |
| US7171170B2 (en) | 2001-07-23 | 2007-01-30 | Sequoia Communications | Envelope limiting for polar modulators |
| US6985703B2 (en) | 2001-10-04 | 2006-01-10 | Sequoia Corporation | Direct synthesis transmitter |
| US7489916B1 (en) | 2002-06-04 | 2009-02-10 | Sequoia Communications | Direct down-conversion mixer architecture |
| US20040198287A1 (en) * | 2002-10-08 | 2004-10-07 | Kramer Bradley A. | Simultaneous Gm-C filter and variable gain amplifier circuit |
| US6819183B1 (en) * | 2003-05-23 | 2004-11-16 | Qualcomm, Incorporated | Temperature and process compensation of MOSFET operating in sub-threshold mode |
| TW200505157A (en) * | 2003-07-21 | 2005-02-01 | Realtek Semiconductor Corp | Linear-in-decibel variable gain amplifier |
| JP2005109562A (ja) | 2003-09-26 | 2005-04-21 | Toshiba Corp | 指数変換回路 |
| KR100609683B1 (ko) * | 2003-12-26 | 2006-08-08 | 한국전자통신연구원 | 온도 보상이 가능한 ｃｍｏｓ지수함수 발생기 회로 |
| US7496338B1 (en) * | 2003-12-29 | 2009-02-24 | Sequoia Communications | Multi-segment gain control system |
| US7609118B1 (en) | 2003-12-29 | 2009-10-27 | Sequoia Communications | Phase-locked loop calibration system |
| US7522017B1 (en) | 2004-04-21 | 2009-04-21 | Sequoia Communications | High-Q integrated RF filters |
| US7672648B1 (en) | 2004-06-26 | 2010-03-02 | Quintics Holdings | System for linear amplitude modulation |
| US7548122B1 (en) | 2005-03-01 | 2009-06-16 | Sequoia Communications | PLL with switched parameters |
| US7479815B1 (en) | 2005-03-01 | 2009-01-20 | Sequoia Communications | PLL with dual edge sensitivity |
| US7675379B1 (en) | 2005-03-05 | 2010-03-09 | Quintics Holdings | Linear wideband phase modulation system |
| US7595626B1 (en) | 2005-05-05 | 2009-09-29 | Sequoia Communications | System for matched and isolated references |
| US20070205200A1 (en) * | 2006-03-02 | 2007-09-06 | Brain Box Concepts | Soap bar holder and method of supporting a soap bar |
| WO2007137094A2 (en) | 2006-05-16 | 2007-11-29 | Sequoia Communications | A multi-mode vco for direct fm systems |
| US7679468B1 (en) | 2006-07-28 | 2010-03-16 | Quintic Holdings | KFM frequency tracking system using a digital correlator |
| US7522005B1 (en) | 2006-07-28 | 2009-04-21 | Sequoia Communications | KFM frequency tracking system using an analog correlator |
| US7894545B1 (en) | 2006-08-14 | 2011-02-22 | Quintic Holdings | Time alignment of polar transmitter |
| US7920033B1 (en) | 2006-09-28 | 2011-04-05 | Groe John B | Systems and methods for frequency modulation adjustment |
| KR101030950B1 (ko) * | 2008-02-29 | 2011-04-28 | 주식회사 코아로직 | 듀얼 모드 위성 신호 수신 장치 및 위성 신호 수신 방법 |
| US7741909B2 (en) * | 2008-04-14 | 2010-06-22 | Mediatek Singapore Pte Ltd | Linear-in-dB variable gain amplifier |
| US7994840B2 (en) * | 2008-05-19 | 2011-08-09 | Maxim Integrated Products, Inc. | RMS detector with automatic gain control |
| JPWO2011074193A1 (ja) * | 2009-12-15 | 2013-04-25 | パナソニック株式会社 | 自動利得制御装置及び電子機器 |
| JP6049817B1 (ja) * | 2015-07-17 | 2016-12-21 | 株式会社日立製作所 | パワー制御可能な無線通信装置 |
| US10651807B2 (en) | 2018-08-28 | 2020-05-12 | Qualcomm Incorporated | Complementary variable gain amplification |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816772A (en) * | 1988-03-09 | 1989-03-28 | Rockwell International Corporation | Wide range linear automatic gain control amplifier |
| FR2672750B1 (fr) | 1991-02-08 | 1996-12-20 | Thomson Composants Militaires | Circuit d'amplification a commande de gain exponentielle. |
| JP2555990B2 (ja) * | 1994-08-03 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
| US5481218A (en) * | 1994-09-30 | 1996-01-02 | Telefonaktiebolaget Lm Ericsson | Logarithmic converter |
| JP3425277B2 (ja) | 1995-08-25 | 2003-07-14 | 株式会社東芝 | 無線受信機 |
| JP3367875B2 (ja) | 1997-09-03 | 2003-01-20 | 株式会社東芝 | 対数変換回路及びこれを用いたトランスコンダクター |
| JP3469486B2 (ja) | 1998-12-25 | 2003-11-25 | 株式会社東芝 | 可変利得回路 |
| US6369618B1 (en) * | 1999-02-12 | 2002-04-09 | Texas Instruments Incorporated | Temperature and process independent exponential voltage-to-current converter circuit |
| JP3960582B2 (ja) * | 1999-10-28 | 2007-08-15 | 株式会社東芝 | 可変利得回路 |
| JP3748371B2 (ja) * | 2000-09-14 | 2006-02-22 | 株式会社東芝 | 指数変換回路及びこれを用いた可変利得回路 |
-
2000
- 2000-09-14 JP JP2000280829A patent/JP3748371B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-13 KR KR10-2001-0056455A patent/KR100433145B1/ko not_active IP Right Cessation
- 2001-09-13 US US09/952,639 patent/US6777999B2/en not_active Expired - Fee Related
- 2001-09-14 EP EP01121682A patent/EP1191687B1/en not_active Expired - Lifetime
- 2001-09-14 DE DE60124193T patent/DE60124193T2/de not_active Expired - Lifetime
-
2004
- 2004-04-15 US US10/826,813 patent/US6930532B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040196088A1 (en) | 2004-10-07 |
| EP1191687B1 (en) | 2006-11-02 |
| US20020070788A1 (en) | 2002-06-13 |
| KR100433145B1 (ko) | 2004-06-12 |
| US6930532B2 (en) | 2005-08-16 |
| EP1191687A3 (en) | 2004-12-22 |
| US6777999B2 (en) | 2004-08-17 |
| KR20020021347A (ko) | 2002-03-20 |
| DE60124193D1 (de) | 2006-12-14 |
| JP2002092541A (ja) | 2002-03-29 |
| DE60124193T2 (de) | 2007-09-06 |
| EP1191687A2 (en) | 2002-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3748371B2 (ja) | 指数変換回路及びこれを用いた可変利得回路 | |
| JP4442746B2 (ja) | 指数関数発生器及びそれを用いた可変利得増幅器 | |
| US6724235B2 (en) | BiCMOS variable-gain transconductance amplifier | |
| US6259321B1 (en) | CMOS variable gain amplifier and control method therefor | |
| JP2948054B2 (ja) | 送受信機 | |
| US6538507B2 (en) | Automatic gain control circuit with high linearity and monotonically correlated offset voltage | |
| KR100648379B1 (ko) | 가변이득 증폭기 및 가변이득 증폭 모듈 | |
| US20090072905A1 (en) | Variable gain amplifier having wide gain variation and wide bandwidth | |
| US20110133837A1 (en) | Variable gain amplifier | |
| JP2006528476A (ja) | サブスレッショルドモードで動作するｍｏｓｆｅｔの温度およびプロセス補償 | |
| CN108206680B (zh) | 可变增益放大器 | |
| KR100344928B1 (ko) | 송신회로 및 무선송신장치 | |
| US6879204B1 (en) | Exponential conversion circuit | |
| JP2009534957A (ja) | 併合型の混合器及び可変利得増幅器を備える温度補償されたｃｍｏｓ送信回路 | |
| JP3517760B2 (ja) | 可変利得増幅器 | |
| JPH1098336A (ja) | 高周波増幅回路 | |
| JP3420946B2 (ja) | 利得制御装置及び利得制御方法 | |
| US7078972B2 (en) | Linear decibel-scale variable gain amplifier | |
| WO2003028210A1 (fr) | Amplificateur a gain variable a faible consommation d'energie | |
| KR100410553B1 (ko) | 가변이득 증폭기 | |
| CN117955439A (zh) | 一种可变增益放大器 | |
| JP2001036366A (ja) | 利得可変増幅回路および利得制御回路並びに通信機器 | |
| KR20180027678A (ko) | 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법 | |
| KR100824376B1 (ko) | ｄＢ 선형이득의 제어가 가능한 가변이득 증폭기의바이어스 회로 | |
| JP2006166306A (ja) | 増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051125 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |