KR20180027678A - 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법 - Google Patents

가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법 Download PDF

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Abstract

본 발명은 가변 이득 증폭기에 관한 것이다. 본 발명의 가변 이득 증폭기는 증폭기, 증폭기의 제1 입력과 제1 입력 터미널 사이에 연결되는 제1 고정 저항 및 제1 가변 저항, 증폭기의 제2 입력과 제2 입력 터미널 사이에 연결되는 제2 고정 저항 및 제2 가변 저항, 증폭기의 제1 입력과 제1 출력 사이에 연결되는 제3 고정 저항 및 제3 가변 저항, 증폭기의 제2 입력과 제2 출력 사이에 연결되는 제4 고정 저항 및 제4 가변 저항, 그리고 디코더를 포함한다. 디코더는 제1 제어 비트들을 수신하고, 제1 제어 비트들로부터 제2 제어 비트들 및 제3 제어 비트들을 생성하고, 제2 제어 비트들로부터 제4 제어 비트들을 생성하고, 제1 제어 비트들 및 제3 제어 비트들을 이용하여 제3 및 제4 가변 저항들의 저항 값들을 조절하고, 그리고 제2 및 제4 제어 비트들을 이용하여 제1 및 제2 가변 저항들의 저항 값들을 조절한다.

Description

가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법{VARIABLE GAIN AMPLIFIER AND OPERATING METHOD OF VARIABLE GAIN AMPLIFIER}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법에 관한 것이다.
가변 이득 증폭기는 다양한 산업 분야에서 이용되고 있다. 특히, LTE (Long Term Evolution)과 같은 통신 분야에서, 데시벨에서 선형적인 넓은 가변 이득 범위를 갖는 가변 이득 증폭기가 요구되고 있다. 종래의 가변 이득 증폭기는 수 데시벨 수준의 선형적인 가변 이득 범위만을 제공하며, 따라서 다수의 가변 이득 증폭기들을 병렬 또는 직렬로 배치하여 필요한 선형 가변 이득 범위를 획득하는 방법이 사용되어 왔다. 그러나 이러한 방법은 필요한 선형 가변 이득 범위가 증가할수록 더 많은 수의 가변 이득 증폭기들을 필요로 하며, 따라서 가변 이득 증폭기를 사용하는 장치 또는 시스템의 비용 증가 및 면적 증가를 유발한다.
따라서, 기존의 가변 이득 증폭기보다 더 넓은 선형 가변 이득 범위를 갖는 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법이 요구되고 있다.
본 발명의 목적은 더 넓은 선형 가변 이득 범위를 갖는 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법을 제공하는 데에 있다.
본 발명의 가변 이득 증폭기는 제1 입력 및 제2 입력, 그리고 제1 출력 및 제2 출력을 갖는 증폭기, 제1 입력과 제1 입력 터미널 사이에 연결되는 제1 고정 저항 및 제1 가변 저항, 제2 입력과 제2 입력 터미널 사이에 연결되는 제2 고정 저항 및 제2 가변 저항, 제1 입력과 상기 제1 출력 사이에 연결되는 제3 고정 저항 및 제3 가변 저항, 제2 입력과 상기 제2 출력 사이에 연결되는 제4 고정 저항 및 제4 가변 저항, 제1 출력 및 제2 출력에 각각 연결되는 제1 출력 터미널 및 제2 출력 터미널, 그리고 디코더를 포함한다. 디코더는 제1 제어 비트들을 수신하고, 제1 제어 비트들로부터 제2 제어 비트들 및 제3 제어 비트들을 생성하고, 제2 제어 비트들로부터 제4 제어 비트들을 생성하고, 제1 제어 비트들 및 제3 제어 비트들을 제3 및 제4 가변 저항들에 전달하여 제3 및 제4 가변 저항들의 저항 값들을 조절하고, 그리고 제2 및 제4 제어 비트들을 제1 및 제2 가변 저항들에 전달하여 제1 및 제2 가변 저항들의 저항 값들을 조절한다.
본 발명은 가변 이득 증폭기의 동작 방법에 관한 것이다. 본 발명의 가변 이등 증폭기는, 제1 입력 및 제2 입력, 그리고 제1 출력 및 제2 출력을 갖는 증폭기, 제1 입력과 제1 입력 터미널 사이에 연결되는 제1 고정 저항 및 제1 가변 저항, 제2 입력과 제2 입력 터미널 사이에 연결되는 제2 고정 저항 및 제2 가변 저항, 제1 입력과 제1 출력 사이에 연결되는 제3 고정 저항 및 제3 가변 저항, 그리고 제2 입력과 제2 출력 사이에 연결되는 제4 고정 저항 및 제4 가변 저항을 포함한다. 동작 방법은 제1 제어 코드를 수신하는 단계, 제1 제어 코드를 반전하여 제2 제어 코드를 생성하는 단계, 제1 또는 제2 제어 코드의 값에 따라 변화하는 값을 갖는 제3 제어 코드를 생성하는 단계, 제1 또는 제2 제어 코드의 값에 따라 변화하는 값을 갖는 제4 제어 코드를 생성하는 단계; 제1 및 제3 제어 코드들을 조합하여 제3 및 제4 가변 저항들의 저항 값들을 조절하는 단계, 그리고 제2 및 제4 제어 코드들을 조합하여 제1 및 제2 가변 저항들의 저항 값들을 조절하는 단계를 포함한다.
본 발명에 따르면, 더 넓은 선형 가변 이득 범위를 갖는 가변 이득 증폭기 및 가변 이득 증폭기의 동작 방법이 제공된다.
도 1은 가변 이득 증폭기의 예를 보여준다.
도 2는 제3 및 제4 가변 저항들 중 하나의 예를 보여준다.
도 3은 제1 및 제2 가변 저항들 중 하나의 예를 보여준다.
도 4는 제1 제어 비트들의 값에 따른 가변 저항들의 값들의 변화를 보여준다.
도 5는 제어 값에 따른 가변 저항들의 저항 값들 및 가변 이득의 예를 보여준다.
도 6은 도 5의 가변 이득 및 이상 가변 이득의 그래프를 보여준다.
도 7은 도 5의 에러의 그래프를 보여준다.
도 8은 본 발명의 실시 예에 따른 가변 이득 증폭기를 보여준다.
도 9는 제3 및 제4 가변 저항들 중 하나의 예를 보여준다.
도 10은 제3 및 제4 가변 저항들 중 하나의 예를 보여준다.
도 11은 제1 제어 비트들의 값에 따른 제3 제어 비트들의 값을 보여준다.
도 12는 제2 제어 비트들의 값에 따른 제4 제어 비트들의 값을 보여준다.
도 13은 제1 제어 비트들의 값에 따른 제3 및 제4 제어 비트들 및 가변 저항들의 값들의 변화를 보여준다.
도 14는 제어 값에 따른 가변 저항들의 저항 값들 및 가변 이득의 예를 보여준다.
도 15는 고정 저항의 값에 따라 변화하는 가변 이득을 보여주는 그래프이다.
도 16은 고정 저항의 값에 따라 변화하는 에러를 보여주는 그래프이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 가변 이득 증폭기(10)의 예를 보여준다. 도 1을 참조하면, 가변 이득 증폭기(100)는 증폭기(110), 디코더(120), 제1 내지 제4 고정 저항들(R0a~R0d), 그리고 제1 내지 제4 가변 저항들(R1a, R1b, Rc, Rd)을 포함한다.
증폭기(11)는 양의 입력 및 음의 입력을 포함하는 차동 입력 및 양의 출력 및 음의 출력을 포함하는 차동 출력을 구비한 연산 증폭기(operational amplifier)일 수 있다. 증폭기(11)의 음의 입력은 제3 가변 저항(Rc) 및 제1 고정 저항(R0a)에 연결된다. 증폭기(11)의 양의 입력은 제4 가변 저항(Rd) 및 제2 고정 저항(R0b)에 연결된다. 증폭기(11)의 양의 출력은 제1 출력 터미널(VOUT1) 및 제3 고정 저항(R0c)에 연결된다. 증폭기(11)의 음의 출력은 제2 출력 터미널(VOUT2) 및 제4 고정 저항(R0d)에 연결된다.
제1 가변 저항(R1a) 및 제1 고정 저항(R0a)은 제1 입력 터미널(VIN1) 및 증폭기(11)의 음의 입력 사이에 직렬 연결될 수 있다. 제3 가변 저항(Rc) 및 제3 고정 저항(R0c)은 증폭기(11)의 음의 입력 및 양의 출력 사이에 직렬 연결되어 피드백 루프를 형성할 수 있다.
제2 가변 저항(R1b) 및 제2 고정 저항(R0b)은 제2 입력 터미널(VIN2) 및 증폭기(11)의 양의 입력 사이에 직렬 연결될 수 있다. 제4 가변 저항(Rd) 및 제4 고정 저항(R0d)은 증폭기(11)의 양의 입력 및 음의 출력 사이에 직렬 연결되어 피드백 루프를 형성할 수 있다.
예시적으로, 제1 내지 제4 고정 저항들(R0a~R0d)은 동일한 저항 값들을 가질 수 있다.
디코더(12)는 제어 입력 터미널(CIN)을 통해 제1 제어 비트들(B[1:N])을 수신할 수 있다. 디코더(12)는 제1 제어 비트들(B[1:N])을 제3 및 제4 가변 저항들(Rc, Rd)에 전달하여, 제3 및 제4 가변 저항들(Rc, Rd)의 저항 값들을 조절할 수 있다. 예를 들어, 디코더(12)는 제3 및 제4 가변 저항들(Rc, Rd)이 동일한 저항 값들을 갖도록 제1 제어 비트들(B[1:N])을 이용하여 제3 및 제4 가변 저항들(Rc, Rd)을 제어할 수 있다.
디코더(12)는 제1 제어 비트들(B[1:N])을 반전하여 제2 제어 비트들(
Figure pat00001
)을 생성할 수 있다. 디코더(12)는 제2 제어 비트들(
Figure pat00002
)을 제1 및 제2 가변 저항들(R1a, R1b)에 전달하여 제1 및 제2 가변 저항들(R1a, R1b)의 저항 값들을 조절할 수 있다. 예를 들어, 디코더(12)는 제1 및 제2 가변 저항들(R1a, R1b)이 동일한 저항 값들을 갖도록 제2 제어 비트들(
Figure pat00003
)을 이용하여 제1 및 제2 가변 저항들(R1a, R1b)을 제어할 수 있다. 제1 제어 비트들(B[1:N]) 및 제2 제어 비트들(
Figure pat00004
) 각각은 N 비트들을 포함할 수 있다.
가변 이득 증폭기(10)는 제1 및 제2 입력 터미널들(VIN1, VIN2)을 통해 입력되는 신호들 또는 전압들의 차이를 증폭하여 제1 및 제2 출력 터미널들(VOUT1, VOUT2)로 출력할 수 있다. 증폭의 이득은 디코더(12)에 의해 조절되는 제1 내지 제4 가변 저항들(R1a, R1b, Rc, Rd)의 저항 값들에 의해 결정될 수 있다. 예를 들어, 가변 이득 증폭기(10)의 이득은 수학식 1에 따라 결정될 수 있다.
Figure pat00005
수학식 1에서, Av는 가변 이득 증폭기(10)의 데시벨 단위의 이득을 가리키고, R0는 제1 내지 제4 고정 저항들(R0a~R0d) 중 하나 또는 이들 각각의 저항 값을 가리키고, R1은 제1 및 제2 가변 저항들(R1a, R1b) 중 하나 또는 이들 각각의 저항 값을 가리키고, R은 제3 및 제4 가변 저항들(Rc, Rd) 중 하나 또는 이들 각각의 저항 값을 가리킨다.
도 2는 제3 및 제4 가변 저항들(Rc, Rd) 중 하나의 예를 보여준다. 예시적으로, N이 4일 때의 예가 도 2에 도시된다. 도 1 및 도 2를 참조하면, 가변 저항(R)(예를 들어 제3 또는 제4 가변 저항(Rc 또는 Rd))은 고정 저항(R0)(예를 들어, 제3 또는 제4 고정 저항(R0c 또는 R0d))과 직렬 연결되는 복수의 저항들을 포함한다. 예를 들어, 가변 저항(R)은 제1 내지 제15 저항들(Ru1~Ru15)을 포함한다. 제1 내지 제15 저항들(Ru1~Ru15)은 동일한 저항 값들을 가질 수 있다.
가변 저항(R)은 제1 내지 제15 저항들(Ru1~Ru15)과 병렬 연결되는 제1 내지 제4 스위치들(SW1~SW4)을 더 포함한다. 제1 내지 제4 스위치들(SW1~SW4)은 제1 제어 비트들(B[1:N])에 의해 제어될 수 있다. 예를 들어, 각 제어 비트가 '0'의 값을 가질 때에, 대응하는 스위치가 턴-온될 수 있다. 각 제어 비트가 '1'의 값을 가질 때에, 대응하는 스위치가 턴-오프될 수 있다.
제1 스위치(SW1)는 제1 저항(Ru1)과 병렬 연결되며, 제1 제어 비트들(B[1:N])의 최하위 비트(LSB)에 의해 제어될 수 있다. 제1 스위치(SW1)가 턴-온 되면, 제1 저항(Ru1)과 병렬의 쇼트 경로가 형성되고, 제1 저항(Ru1)의 저항 값이 가변 저항(R)의 저항 값에 합산되지 않는다.
제2 스위치(SW2)는 제2 및 제3 저항들(Ru2, Ru3)과 병렬 연결되며, 제1 제어 비트들(B[1:N])의 두 번째 비트에 의해 제어될 수 있다. 제2 스위치(SW2)가 턴-온 되면, 제2 및 제3 저항들(Ru2, Ru3)과 병렬의 쇼트 경로가 형성되고, 제2 및 제3 저항들(Ru2, Ru3)의 저항 값들이 가변 저항(R)의 저항 값에 합산되지 않는다.
제3 스위치(SW3)는 제4 내지 제7 저항들(Ru4~Ru7)과 병렬 연결되며, 제1 제어 비트들(B[1:N])의 세 번째 비트에 의해 제어될 수 있다. 제3 스위치(SW3)가 턴-온 되면, 제4 내지 제7 저항들(Ru4~Ru7)과 병렬의 쇼트 경로가 형성되고, 제4 내지 제7 저항들(Ru4~Ru7)의 저항 값들이 가변 저항(R)의 저항 값에 합산되지 않는다.
제4 스위치(SW4)는 제8 내지 제15 저항들(Ru8~Ru15)과 병렬 연결되며, 제1 제어 비트들(B[1:N])의 최상위 비트(MSB)에 의해 제어될 수 있다. 제4 스위치(SW4)가 턴-온 되면, 제8 내지 제15 저항들(Ru8~Ru15)과 병렬의 쇼트 경로가 형성되고, 제8 내지 제15 저항들(Ru8~Ru15)의 저항 값들이 가변 저항(R)의 저항 값에 합산되지 않는다.
도 2의 가변 저항(R)의 저항 값은 수학식 2로 정리될 수 있다.
Figure pat00006
수학식 2에서, Ru는 제1 내지 제15 저항들(Ru1~Ru15) 중 하나 또는 이들 각각의 저항 값을 가리킨다.
도 3은 제1 및 제2 가변 저항들(R1a, R1b) 중 하나의 예를 보여준다. 예시적으로, N이 4일 때의 예가 도 3에 도시된다. 도 1 및 도 3을 참조하면, 가변 저항(R1)(예를 들어 제1 또는 제2 가변 저항(R1a 또는 R1b))은 고정 저항(R0)(예를 들어, 제1 또는 제2 고정 저항(R0a 또는 R0b))과 직렬 연결되는 복수의 저항들을 포함한다. 예를 들어, 가변 저항(R1)은 제1 내지 제15 저항들(Ru1~Ru15)을 포함한다. 제1 내지 제15 저항들(Ru1~Ru15)은 동일한 저항 값들을 가질 수 있다.
가변 저항(R1)은 제1 내지 제4 스위치들(SW1~SW4)을 더 포함한다. 제1 내지 제4 스위치들(SW1~SW4)이 제2 제어 비트들(
Figure pat00007
)에 의해 제어되는 것을 제외하면, 가변 저항(R1)은 도 2의 가변 저항(R)과 동일한 방법으로 제어된다. 따라서, 중복되는 설명은 생략된다.
도 3의 가변 저항(R1)의 저항 값은 수학식 3으로 정리될 수 있다.
Figure pat00008
도 4는 제1 제어 비트들(B[1:N])의 값에 따른 가변 저항들(R, R1)의 값들의 변화를 보여준다. 예시적으로, N이 '4'일 때, 그리고 저항(Ru)의 저항 값이 '1'인 때의 예가 도 4에 도시된다.
도 1 내지 도 4를 참조하면, 제1 제어 비트들(B[1:N])이 '0000'의 값을 가질 때에, 제1 제어 비트들(B[1:N])이 가리키는 제어 값(X)은 '0'일 수 있다. 가변 저항(R)의 저항 값은 '0'이고, 가변 저항(R1)의 저항 값은 '15'일 수 있다.
제1 제어 비트들(B[1:N])이 '0000'으로부터 '1111'로 증가함에 따라, 제어 값(X)은 0으로부터 15로 증가할 수 있다. 이때 가변 저항(R)의 저항 값은 0으로부터 15로 증가하고, 가변 저항(R1)의 저항 값은 15로부터 1로 감소할 수 있다.
도 5는 제어 값(X)에 따른 가변 저항들(R, R1)의 저항 값들 및 가변 이득의 예를 보여준다. 예시적으로, 도 2 및 도 3의 고정 저항(R0)의 저항 값이 제1 내지 제15 저항들(Ru1~Ru15) 중 하나 또는 이들 각각의 저항 값의 절반인 때의 예가 도 5에 도시된다.
도 5를 참조하면, 제어 값(X)이 증가함에 따라 가변 저항(R)의 저항 값은 증가하고, 가변 저항(R1)의 저항 값은 감소할 수 있다. 고정 저항(R0)의 저항 값은 제어 값(X)에 관계 없이 유지될 수 있다.
가변 이득 증폭기(10)의 데시벨 단위의 가변 이득(Av[dB])은 제어 값(X)이 변화함에 따라 수학식 1에 기반하여 변화할 수 있다. 예를 들어, 가변 이득(Av[dB])은 음의 값으로부터 양의 값으로 점차 증가하는 대칭된 값들을 가질 수 있다. 도 5를 참조하면, 가변 저항들(R, R1)의 합은 '15'를 유지한다. 도 5에 기반하여, 수학식 1은 수학식 4로 다시 표현될 수 있다.
Figure pat00009
이상 가변 이득(Avi[dB])은 데시벨 단위에서 선형인 이상적인 경우의 이득을 가리킨다. 이상 가변 이득(Avi[dB])을 표현하기 위하여, 변수(t)가 수학식 5로 정의될 수 있다.
Figure pat00010
수학식 5를 이용하여, 수학식 4는 수학식 6으로 표현될 수 있다.
Figure pat00011
수학식 6으로부터, 이상 가변 이득(Avi[dB])은 수학식 7로 근사화될 수 있으며, 수학식 5를 이용하여 표현될 수 있다.
Figure pat00012
에러(Error[dB])는 데시벨 단위에서 이상 가변 이득(Avi[dB]) 및 가변 이득(Av[dB]) 사이의 오차를 가리킨다.
도 6은 도 5의 가변 이득(Av[dB]) 및 이상 가변 이득(Avi[dB])의 그래프를 보여준다. 도 6에서, 가로축은 제어 값(X)을 가리키고, 세로축은 이득을 가리킨다. 도 6에서, 제어 값(X)에 대한 가변 이득(Av[dB]) 및 이상 가변 이득(Avi[dB])이 도시되어 있다.
도 6에 도시된 바와 같이, 제어 값(X)이 중간 값에 가까울수록, 가변 이득(Av[dB]) 및 이상 가변 이득(Avi[dB])의 차이가 감소한다. 또한, 제어 값(X)이 중간 값으로부터 멀어질수록, 가변 이득(Av[dB]) 및 이상 가변 이득(Avi[dB]) 사이의 차이가 증가한다. 즉, 가변 이득(Av[dB])은 제어 값(X)의 중간 값 주변에서 데시벨 스케일의 선형성을 갖는다.
도 7은 도 5의 에러(Error[dB])의 그래프를 보여준다. 도 7에서, 가로축은 제어 값(X)을 가리키고, 세로축은 이득을 가리킨다.
도 7에 도시된 바와 같이, 제어 값(X)이 중간 값에 가까울수록, 에러(Error[dB])가 감소한다. 또한, 제어 값(X)이 중간 값으로부터 멀어질수록, 에러(Error[dB])가 증가한다. 즉, 가변 이득(Av[dB])은 제어 값(X)의 중간 값 주변에서 데시벨 스케일의 선형성을 갖는다.
도 6 및 도 7을 참조하여 설명된 바와 같이, 가변 이득 증폭기(10)는 제어 값(X)의 조절 범위 내에서 전체적으로 선형성을 갖지 않으며, 제어 값(X)의 조절 범위 내에서도 한정된 범위에서 선형성을 갖는다. 따라서, 넓은 데시벨 단위의 선형 가변 이득이 필요한 경우, 가변 이득 증폭기들(10)을 직렬 또는 병렬 연결하는 방법이 사용될 수 있다. 그러나 가변 이득 증폭기들(10)을 포함하는 장치 또는 시스템의 가격을 상승시키고, 면적을 증가시키는 문제를 갖는다.
도 8은 본 발명의 실시 예에 따른 가변 이득 증폭기(100)를 보여준다. 도 8을 참조하면, 가변 이득 증폭기(10)는 증폭기(11), 디코더(12), 제1 내지 제4 고정 저항들(R0a~R0d), 그리고 제1 내지 제4 가변 저항들(R1a, R1b, Rc, Rd)을 포함한다.
증폭기(110)는 양의 입력 및 음의 입력을 포함하는 차동 입력 및 양의 출력 및 음의 출력을 포함하는 차동 출력을 구비한 연산 증폭기(operational amplifier)일 수 있다. 증폭기(110)의 음의 입력은 제3 가변 저항(Rc) 및 제1 고정 저항(R0a)에 연결된다. 증폭기(110)의 양의 입력은 제4 가변 저항(Rd) 및 제2 고정 저항(R0b)에 연결된다. 증폭기(110)의 양의 출력은 제1 출력 터미널(VOUT1) 및 제3 고정 저항(R0c)에 연결된다. 증폭기(110)의 음의 출력은 제2 출력 터미널(VOUT2) 및 제4 고정 저항(R0d)에 연결된다.
제1 가변 저항(R1a) 및 제1 고정 저항(R0a)은 제1 입력 터미널(VIN1) 및 증폭기(110)의 음의 입력 사이에 직렬 연결될 수 있다. 제3 가변 저항(Rc) 및 제3 고정 저항(R0c)은 증폭기(110)의 음의 입력 및 양의 출력 사이에 직렬 연결되어 피드백 루프를 형성할 수 있다.
제2 가변 저항(R1b) 및 제2 고정 저항(R0b)은 제2 입력 터미널(VIN2) 및 증폭기(110)의 양의 입력 사이에 직렬 연결될 수 있다. 제4 가변 저항(Rd) 및 제4 고정 저항(R0d)은 증폭기(110)의 양의 입력 및 음의 출력 사이에 직렬 연결되어 피드백 루프를 형성할 수 있다.
예시적으로, 제1 내지 제4 고정 저항들(R0a~R0d)은 동일한 저항 값들을 가질 수 있다.
디코더(120)는 제어 입력 터미널(CIN)을 통해 제1 제어 비트들(B[1:N])을 수신할 수 있다. 디코더(120)는 제1 제어 비트들(B[1:N])로부터 제3 제어 비트들(Sa[1:N])을 생성할 수 있다. 디코더(120)는 제1 제어 비트들(B[1:N]) 및 제3 제어 비트들(Sa[1:N])을 제3 및 제4 가변 저항들(Rc, Rd)에 전달하여, 제3 및 제4 가변 저항들(Rc, Rd)의 저항 값들을 조절할 수 있다. 예를 들어, 디코더(120)는 제3 및 제4 가변 저항들(Rc, Rd)이 동일한 저항 값들을 갖도록 제1 제어 비트들(B[1:N]) 및 제3 제어 비트들(Sa[1:N])을 이용하여 제3 및 제4 가변 저항들(Rc, Rd)을 제어할 수 있다.
디코더(120)는 제1 제어 비트들(B[1:N])을 반전하여 제2 제어 비트들(
Figure pat00013
)을 생성할 수 있다. 디코더(120)는 제2 제어 비트들(
Figure pat00014
)로부터 제4 제어 비트들(Sb[1:N])을 생성할 수 있다. 디코더(120)는 제2 제어 비트들(
Figure pat00015
) 및 제4 제어 비트들(Sb[1:N])을 제1 및 제1 가변 저항들(R1a, R1b)에 전달하여 제1 및 제1 가변 저항들(R1a, R1b)의 저항 값들을 조절할 수 있다. 예를 들어, 디코더(120)는 제1 및 제1 가변 저항들(R1a, R1b)이 동일한 저항 값들을 갖도록 제2 제어 비트들(
Figure pat00016
) 및 제4 제어 비트들(Sb[1:N])을 이용하여 제1 및 제1 가변 저항들(R1a, R1b)을 제어할 수 있다. 제1 제어 비트들(B[1:N]), 제2 제어 비트들(
Figure pat00017
), 제3 제어 비트들(Sa[1:N]) 및 제4 제어 비트들(Sb[1:N]) 각각은 N 비트들을 포함할 수 있다.
가변 이득 증폭기(10)는 제1 및 제2 입력 터미널들(VIN1, VIN2)을 통해 입력되는 신호들 또는 전압들의 차이를 증폭하여 제1 및 제2 출력 터미널들(VOUT1, VOUT2)로 출력할 수 있다. 증폭의 이득은 디코더(12)에 의해 조절되는 제1 내지 제4 가변 저항들(R1a, R1b, Rc, Rd)의 저항 값들에 의해 결정될 수 있다. 예를 들어, 가변 이득 증폭기(10)의 이득은 수학식 1에 따라 결정될 수 있다.
도 9는 제1 및 제2 가변 저항들(R1a, R1b) 중 하나의 예를 보여준다. 예시적으로, N이 4일 때의 예가 도 9에 도시된다. 도 8 및 도 9를 참조하면, 가변 저항(R1)(예를 들어 제1 또는 제2 가변 저항(R1a 또는 R1b))은 고정 저항(R0)(예를 들어, 제1 또는 제2 고정 저항(R0a 또는 R0b))과 직렬 연결되는 복수의 저항들을 포함한다. 예를 들어, 가변 저항(R1)은 제1 내지 제15 저항들(Ru1~Ru15)을 포함한다. 제1 내지 제15 저항들(Ru1~Ru15)은 동일한 저항 값들을 가질 수 있다.
가변 저항(R1)은 제1 내지 제15 저항들(Ru1~Ru15)과 병렬 연결되는 제1 내지 제4 스위치들(SW1~SW4)을 더 포함한다. 제1 내지 제4 스위치들(SW1~SW4)은 제1 제어 비트들(B[1:N])에 의해 제어될 수 있다. 예를 들어, 각 제어 비트가 '1'의 값을 가질 때에, 대응하는 스위치가 턴-온될 수 있다. 각 제어 비트가 '0'의 값을 가질 때에, 대응하는 스위치가 턴-오프될 수 있다.
제1 스위치(SW1)는 제1 저항(Ru1)과 병렬 연결되며, 제2 제어 비트들(
Figure pat00018
)의 최하위 비트(LSB)에 의해 제어될 수 있다. 제1 스위치(SW1)가 턴-온 되면, 제1 저항(Ru1)과 병렬의 쇼트 경로가 형성되고, 제1 저항(Ru1)의 저항 값이 가변 저항(R1)의 저항 값에 합산되지 않는다.
제2 스위치(SW2)는 제2 및 제3 저항들(Ru2, Ru3)과 병렬 연결되며, 제2 제어 비트들(
Figure pat00019
)의 두 번째 비트에 의해 제어될 수 있다. 제2 스위치(SW2)가 턴-온 되면, 제2 및 제3 저항들(Ru2, Ru3)과 병렬의 쇼트 경로가 형성되고, 제2 및 제3 저항들(Ru2, Ru3)의 저항 값들이 가변 저항(R1)의 저항 값에 합산되지 않는다.
제3 스위치(SW3)는 제4 내지 제7 저항들(Ru4~Ru7)과 병렬 연결되며, 제2 제어 비트들(
Figure pat00020
)의 세 번째 비트에 의해 제어될 수 있다. 제3 스위치(SW3)가 턴-온 되면, 제4 내지 제7 저항들(Ru4~Ru7)과 병렬의 쇼트 경로가 형성되고, 제4 내지 제7 저항들(Ru4~Ru7)의 저항 값들이 가변 저항(R1)의 저항 값에 합산되지 않는다.
제4 스위치(SW4)는 제8 내지 제15 저항들(Ru8~Ru15)과 병렬 연결되며, 제2 제어 비트들(
Figure pat00021
)의 최상위 비트(MSB)에 의해 제어될 수 있다. 제4 스위치(SW4)가 턴-온 되면, 제8 내지 제15 저항들(Ru8~Ru15)과 병렬의 쇼트 경로가 형성되고, 제8 내지 제15 저항들(Ru8~Ru15)의 저항 값들이 가변 저항(R1)의 저항 값에 합산되지 않는다.
가변 저항(R1)은 제8 내지 제15 저항들(Ru8~Ru15)과 병렬 연결되는 제5 내지 제8 스위치들(SW5~SW8)을 더 포함한다. 제5 내지 제8 스위치들(SW5~SW8)은 제4 제어 비트들(Sb[1:N])에 의해 제어될 수 있다. 예를 들어, 각 제어 비트가 '1'의 값을 가질 때에, 대응하는 스위치가 턴-온될 수 있다. 각 제어 비트가 '0'의 값을 가질 때에, 대응하는 스위치가 턴-오프될 수 있다.
제5 스위치(SW5)는 제8 저항(Ru8)과 병렬 연결되며, 제4 제어 비트들(Sb[1:N])의 최하위 비트(LSB)에 의해 제어될 수 있다. 제5 스위치(SW5)가 턴-온 되면, 제8 저항(Ru8)과 병렬의 쇼트 경로가 형성되고, 제8 저항(Ru8)의 저항 값이 가변 저항(R1)의 저항 값에 합산되지 않는다. 제4 제어 비트들(Sb[1:N])의 최하위 비트(예를 들어 Sb1)의 값은 제1 제어 비트들(B[1:N])의 최하위 비트(B1) 및 두 번째 비트(B2)의 값들 그리고 제2 제어 비트들(
Figure pat00022
)의 세 번째 비트(
Figure pat00023
) 및 최상위 비트(
Figure pat00024
)의 값들의 논리곱으로 표현될 수 있다.
제6 스위치(SW6)는 제8 및 제9 저항들(Ru8, Ru9)과 병렬 연결되며, 제4 제어 비트들(Sb[1:N])의 두 번째 비트에 의해 제어될 수 있다. 제6 스위치(SW6)가 턴-온 되면, 제8 및 제9 저항들(Ru8, Ru9)과 병렬의 쇼트 경로가 형성되고, 제8 및 제9 저항들(Ru8, Ru9)의 저항 값들이 가변 저항(R1)의 저항 값에 합산되지 않는다. 제4 제어 비트들(Sb[1:N])의 두 번째 비트(Sb2)의 값은 제1 제어 비트들(B[1:N])의 두 번째 비트(B2)의 값 그리고 제2 제어 비트들(
Figure pat00025
)의 최하위 비트(
Figure pat00026
), 세 번째 비트(
Figure pat00027
) 및 최상위 비트(
Figure pat00028
)의 값들의 논리곱으로 표현될 수 있다.
제7 스위치(SW7)는 제8 내지 제11 저항들(Ru8~Ru11)과 병렬 연결되며, 제4 제어 비트들(Sb[1:N])의 세 번째 비트에 의해 제어될 수 있다. 제7 스위치(SW7)가 턴-온 되면, 제8 내지 제11 저항들(Ru8~Ru11)과 병렬의 쇼트 경로가 형성되고, 제8 내지 제11 저항들(Ru8~Ru11)의 저항 값들이 가변 저항(R1)의 저항 값에 합산되지 않는다. 제4 제어 비트들(Sb[1:N])의 세 번째 비트(Sb3)의 값은 제1 제어 비트들(B[1:N])의 최하위 비트(B1)의 값 그리고 제2 제어 비트들(
Figure pat00029
)의 두 번째 비트(
Figure pat00030
), 세 번째 비트(
Figure pat00031
) 및 최상위 비트(
Figure pat00032
)의 값들의 논리곱으로 표현될 수 있다.
제8 스위치(SW8)는 제8 내지 제15 저항들(Ru8~Ru15)과 병렬 연결되며, 제4 제어 비트들(Sb[1:N])의 최상위 비트(MSB)에 의해 제어될 수 있다. 제8 스위치(SW8)가 턴-온 되면, 제8 내지 제15 저항들(Ru8~Ru15)과 병렬의 쇼트 경로가 형성되고, 제8 내지 제15 저항들(Ru8~Ru15)의 저항 값들이 가변 저항(R1)의 저항 값에 합산되지 않는다. 제4 제어 비트들(Sb[1:N])의 최상위 번째 비트(Sb4)의 값은 제2 제어 비트들(
Figure pat00033
)의 최하위 비트(
Figure pat00034
), 두 번째 비트(
Figure pat00035
), 세 번째 비트(
Figure pat00036
) 및 최상위 비트(
Figure pat00037
)의 값들의 논리곱으로 표현될 수 있다.
도 9의 가변 저항(R1)의 저항 값은 수학식 8로 정리될 수 있다.
Figure pat00038
도 9를 참조하여 설명된 바와 같이, 제2 제어 비트들(
Figure pat00039
)은 제1 내지 제15 저항들(Ru1~Ru15)과 병렬 연결되는 제1 내지 제4 스위치들(SW1~SW4)에 공급된다. 제1 내지 제4 스위치들(SW1~SW4) 각각은 제1 내지 제15 저항들(Ru1~Ru15) 중 2^k 개(k는 제1 제어 비트들(B[1:N]) 중 대응하는 비트의 차수)의 저항들에 병렬 연결된다. 제1 내지 제4 스위치들(SW1~SW4)은 서로 다른 저항들에 연결된다.
제4 제어 비트들(Sb[1:N]) 각각은 제8 내지 제15 저항들(Ru8~Ru15)과 병렬 연결되는 제5 내지 제8 스위치들(SW5~SW8)에 공급된다. 제5 내지 제8 스위치들(SW5~SW8) 각각은 제8 내지 제15 저항들(Ru8~Ru15) 중 2^k 개(k는 제3 제어 비트들(Sa[1:N]) 중 대응하는 비트의 차수)의 저항들에 병렬 연결된다.
도 10은 제3 및 제4 가변 저항들(Rc, Rd) 중 하나의 예를 보여준다. 예시적으로, N이 4일 때의 예가 도 10에 도시된다. 도 8 및 도 10을 참조하면, 가변 저항(R)(예를 들어 제3 또는 제4 가변 저항(Rc 또는 Rd))은 고정 저항(R0)(예를 들어, 제3 또는 제4 고정 저항(R0c 또는 R0d))과 직렬 연결되는 복수의 저항들을 포함한다. 예를 들어, 가변 저항(R)은 제1 내지 제15 저항들(Ru1~Ru15)을 포함한다. 제1 내지 제15 저항들(Ru1~Ru15)은 동일한 저항 값들을 가질 수 있다.
가변 저항(R)은 제1 내지 제8 스위치들(SW1~SW8)을 더 포함한다. 제1 내지 제4 스위치들(SW1~SW4)이 제1 제어 비트들(B[1:N])에 의해 제어되고 제5 내지 제8 스위치들(SW5~SW8)이 제3 제어 비트들(Sa[1:N])에 의해 제어되는 것을 제외하면, 가변 저항(R)은 도 9의 가변 저항(R1)과 동일한 방법으로 제어된다. 따라서, 중복되는 설명은 생략된다.
도 10의 가변 저항(R)의 저항 값은 수학식 9으로 정리될 수 있다.
Figure pat00040
도 11은 제1 제어 비트들(B[1:N])의 값에 따른 제4 제어 비트들(Sb[1:N])의 값을 보여준다. 도 9 및 도 11을 참조하면, 제1 제어 비트들(B[1:N])이 '0000', 즉 '0'의 제어 값(X)을 가리킬 때, 제4 제어 비트들(Sb[1:N])은 '1000'의 값을 갖는다. 제1 제어 비트들(B[1:N])이 '0001', 즉 '1'의 제어 값(X)을 가리킬 때, 제4 제어 비트들(Sb[1:N])은 '0100'의 값을 갖는다. 제1 제어 비트들(B[1:N])이 '0010', 즉 '2'의 제어 값(X)을 가리킬 때, 제4 제어 비트들(Sb[1:N])은 '0010'의 값을 갖는다. 제1 제어 비트들(B[1:N])이 '0011', 즉 '3'의 제어 값(X)을 가리킬 때, 제4 제어 비트들(Sb[1:N])은 '0001'의 값을 갖는다. 제1 제어 비트들(B[1:N])이 그 외의 값을 갖는 경우, 제4 제어 비트들(Sb[1:N])은 '0000'의 값을 갖는다. 즉, 제1 제어 비트들(B[1:N]) 또는 제1 제어 비트들(B[1:N])이 가리키는 제어 값(X)이 가장 낮은 값(예를 들어 '0')을 포함하는 N 개(N은 제1 제어 비트들(B[1:N])의 비트 수)의 값들 중 하나를 가질 때, 제4 제어 비트들(Sb[1:N])은 가변 저항(R1)의 저항 값을 감소시키도록 제어된다. 제1 제어 비트들(B[1:N]) 또는 제1 제어 비트들(B[1:N])이 가리키는 제어 값(X)이 가장 낮은 값(예를 들어 '0')을 포함하는 N 개(N은 제1 제어 비트들(B[1:N])의 비트 수)의 값들 중 하나를 갖지 않을 때, 제4 제어 비트들(Sb[1:N])은 가변 저항(R1)의 저항 값에 영향을 주지 않는다.
예를 들어, 제1 내지 제4 스위치들(SW1~SW4)이 턴-오프될 때, 제8 스위치(SW8)가 턴-온 되고 제5 내지 제7 스위치들(SW5~SW7)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다. 제1 스위치(SW1)가 턴-온 되고 제2 내지 제4 스위치들(SW2~SW4)이 턴-오프될 때, 제7 스위치(SW7)가 턴-온 되고 제5, 제6 및 제8 스위치들(SW5, SW6, SW8)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다. 제2 스위치(SW2)가 턴-온 되고, 제1, 제3 및 제4 스위치들(SW1, SW3, SW4)이 턴-오프될 때, 제6 스위치(SW6)가 턴-온 되고 제5, 제7 및 제8 스위치들(SW5, SW7, SW8)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다. 제1 및 제2 스위치들(SW1, SW2)이 턴-온 되고 제3 및 제4 스위치들(SW3, SW4)이 턴-오프될 때, 제5 스위치(W5)가 턴-온 되고 제6 내지 제8 스위치들(SW6~SW8)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다.
도 12는 제2 제어 비트들(
Figure pat00041
)의 값에 따른 제3 제어 비트들(Sa[1:N])의 값을 보여준다. 도 10 및 도 12를 참조하면, 제2 제어 비트들(
Figure pat00042
)이 '0000', 즉 '0'의 제어 값(X)을 가리킬 때, 제3 제어 비트들(Sa[1:N])은 '1000'의 값을 갖는다. 제2 제어 비트들(
Figure pat00043
)이 '0001', 즉 '1'의 제어 값(X)을 가리킬 때, 제3 제어 비트들(Sa[1:N])은 '0100'의 값을 갖는다. 제2 제어 비트들(
Figure pat00044
)이 '0010', 즉 '2'의 제어 값(X)을 가리킬 때, 제3 제어 비트들(Sa[1:N])은 '0010'의 값을 갖는다. 제2 제어 비트들(
Figure pat00045
)이 '0011', 즉 '3'의 제어 값(X)을 가리킬 때, 제3 제어 비트들(Sa[1:N])은 '0001'의 값을 갖는다. 제2 제어 비트들(
Figure pat00046
)이 그 외의 값을 갖는 경우, 제3 제어 비트들(Sa[1:N])은 '0000'의 값을 갖는다. 즉, 제2 제어 비트들(
Figure pat00047
) 또는 제2 제어 비트들(
Figure pat00048
)이 가리키는 제어 값(X)이 가장 낮은 값(예를 들어 '0')을 포함하는 N 개(N은 제1 제어 비트들(B[1:N])의 비트 수)의 값들 중 하나를 가질 때, 제3 제어 비트들(Sa[1:N])은 가변 저항(R1)의 저항 값을 감소시키도록 제어된다. 제2 제어 비트들(
Figure pat00049
) 또는 제2 제어 비트들(
Figure pat00050
)이 가리키는 제어 값(X)이 가장 낮은 값(예를 들어 '0')을 포함하는 N 개(N은 제1 제어 비트들(B[1:N])의 비트 수)의 값들 중 하나를 갖지 않을 때, 제3 제어 비트들(Sa[1:N])은 가변 저항(R1)의 저항 값에 영향을 주지 않는다.
예를 들어, 제1 내지 제4 스위치들(SW1~SW4)이 턴-오프될 때, 제8 스위치(SW8)가 턴-온 되고 제5 내지 제7 스위치들(SW5~SW7)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다. 제1 스위치(SW1)가 턴-온 되고 제2 내지 제4 스위치들(SW2~SW4)이 턴-오프될 때, 제7 스위치(SW7)가 턴-온 되고 제5, 제6 및 제8 스위치들(SW5, SW6, SW8)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다. 제2 스위치(SW2)가 턴-온 되고, 제1, 제3 및 제4 스위치들(SW1, SW3, SW4)이 턴-오프될 때, 제6 스위치(SW6)가 턴-온 되고 제5, 제7 및 제8 스위치들(SW5, SW7, SW8)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다. 제1 및 제2 스위치들(SW1, SW2)이 턴-온 되고 제3 및 제4 스위치들(SW3, SW4)이 턴-오프될 때, 제5 스위치(W5)가 턴-온 되고 제6 내지 제8 스위치들(SW6~SW8)이 턴-오프되어 가변 저항(R1)의 저항 값을 감소시킬 수 있다.
도 13은 제1 제어 비트들(B[1:N])의 값에 따른 제3 및 제4 제어 비트들(Sa[1:N], Sb[1:N]) 및 가변 저항들(R, R1)의 값들의 변화를 보여준다. 예시적으로, N이 '4'일 때, 그리고 저항(Ru)의 저항 값이 '1'인 때의 예가 도 13에 도시된다.
도 8 내지 도 13을 참조하면, 제1 제어 비트들(B[1:N])이 '0000' 내지 '0011' 중 하나일 때, 즉 제어 값(X)이 0 내지 3 중 하나일 때, 제2 제어 비트들(Sa[1:N])은 '1000', '0100', '0010', '0001'의 값을 갖는다. 따라서, 도 4를 참조하여 설명된 것과 달리, 가변 저항(R1)은 순차적으로 감소하는 값이 아닌 '7', '10', '11', '11'의 값을 갖는다. 제어 값(X)이 0 내지 3이 아닌 다른 값을 가질 때, 제3 제어 비트들(Sa[1:N])은 '0000'의 값을 갖는다. 따라서 제어 값(X)이 0 내지 3이 아닌 다른 값을 가질 때, 가변 저항(R1)의 저항 값은 도 4를 참조하여 설명된 것과 동일하다.
제1 제어 비트들(B[1:N])이 '1100' 내지 '1111' 중 하나일 때, 즉 제어 값(X)이 12 내지 15 중 하나일 때, 제4 제어 비트들(Sb[1:N])은 '0001', '0010', '0100', '1000'의 값을 갖는다. 따라서, 도 4를 참조하여 설명된 것과 달리, 가변 저항(R)은 순차적으로 증가하는 값이 아닌 '11', '11', '10', '7'의 값을 갖는다. 제어 값(X)이 12 내지 15가 아닌 다른 값을 가질 때, 제4 제어 비트들(Sb[1:N])은 '0000'의 값을 갖는다. 따라서 제어 값(X)이 12 내지 15가 아닌 다른 값을 가질 때, 가변 저항(R)의 저항 값은 도 4를 참조하여 설명된 것과 동일하다.
도 13을 참조하여 설명된 바와 같이, 제2 및 제4 제어 비트들(Sa[1:N], Sb[1:N])을 이용하여 가변 저항들(R, R1)의 저항 값들이 더 조절되면, 가변 저항들(R, R1)의 저항 값들이 선형으로 증가하는 것이 억제된다. 이는 수학식 1과 같은 데시벨 단위에서, 선형성이 증가하는 효과를 발생한다.
도 14는 제어 값(X)에 따른 가변 저항들(R, R1)의 저항 값들 및 가변 이득의 예를 보여준다. 예시적으로, 도 9 및 도 10의 고정 저항(R0)의 저항 값이 제1 내지 제15 저항들(Ru1~Ru15) 중 하나 또는 이들 각각의 저항 값의 절반인 때의 예가 도 14에 도시된다.
도 14를 참조하면, 제2 및 제4 제어 비트들(Sa[1:N], Sb[1:N])이 적용되는 범위, 즉 제어 값(X)이 0 내지 3 또는 12 내지 15에 속할 때, 도 5에 도시된 에러(Error[dB])보다 더 적은 에러(Error[dB])가 발생한다. 도 14에 도시된 가변 이득(Av[dB])은 도 5에 도시된 가변 이득(Av[dB])보다 더 이상 가변 이득(Avi[dB])에 가까운 값을 갖는다. 즉, 도 8 내지 도 13을 참조하여 설명된 가변 이득 증폭기(100)는 도 1 내지 도 4를 참조하여 설명된 가변 이득 증폭기(10)보다 더 적은 에러를 가지며, 데시벨 단위에서 더 높은 선형성을 갖는다.
도 15는 고정 저항(R0)의 값에 따라 변화하는 가변 이득(Av)을 보여주는 그래프이다. 도 15에서, 가로축은 제어 값(X)을 가리키고, 세로축은 이득을 가리킨다. 도 15에서, 제어 값(X)에 대한 도 5의 가변 이득(Av[dB]) 및 이상 가변 이득(Avi[dB]), 그리고 고정 저항(R0)의 변화에 따른 도 8 내지 도 10의 가변 이득 증폭기(100)의 가변 이득의 그래프가 도시되어 있다.
도 15에 도시된 바와 같이, 가변 저항들(R1, R)의 제1 내지 제15 저항들(Ru1~Ru15) 중 하나 또는 이들 각각에 대한 고정 저항(R0)의 비율이 증가할수록, 예를 들어, 0.5, 1.0, 1.1, 1.3의 순으로 증가할수록, 가변 이득 증폭기(100)의 데시벨 단위(dB)의 선형성이 더욱 증가한다. 따라서, 가변 이득 증폭기(100)의 데시벨(dB) 단위의 선형 가변 이득 범위가 확장된다.
도 16은 고정 저항(R0)의 값에 따라 변화하는 에러(Error[dB])를 보여주는 그래프이다. 도 16에서, 가로축은 제어 값(X)을 가리키고, 세로축은 에러(Error[dB])를 가리킨다. 도 16에서, 제어 값(X)에 대한 도 7의 에러, 그리고 고정 저항(R0)의 변화에 따른 도 8 내지 도 10의 가변 이득 증폭기(100)의 에러의 그래프가 도시되어 있다.
도 16에 도시된 바와 같이, 가변 저항들(R1, R)의 제1 내지 제15 저항들(Ru1~Ru15) 중 하나 또는 이들 각각에 대한 고정 저항(R0)의 비율이 증가할수록, 예를 들어, 0.5, 1.0, 1.1, 1.3의 순으로 증가할수록, 가변 이득 증폭기(100)의 데시벨 단위(dB)의 에러(Error[dB]) 더욱 감소한다. 따라서, 가변 이득 증폭기(100)의 데시벨(dB) 단위의 선형 가변 이득 범위가 확장된다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
10, 100; 가변 이득 증폭기
11, 110; 증폭기
12, 120; 디코더
R1a, R1b, Rc, Rd: 가변 저항
R0a, R0b, R0c, R0d; 고정 저항

Claims (10)

  1. 제1 입력 및 제2 입력, 그리고 제1 출력 및 제2 출력을 갖는 증폭기;
    상기 제1 입력과 제1 입력 터미널 사이에 연결되는 제1 고정 저항 및 제1 가변 저항;
    상기 제2 입력과 제2 입력 터미널 사이에 연결되는 제2 고정 저항 및 제2 가변 저항;
    상기 제1 입력과 상기 제1 출력 사이에 연결되는 제3 고정 저항 및 제3 가변 저항;
    상기 제2 입력과 상기 제2 출력 사이에 연결되는 제4 고정 저항 및 제4 가변 저항;
    상기 제1 출력 및 상기 제2 출력에 각각 연결되는 제1 출력 터미널 및 제2 출력 터미널; 그리고
    제1 제어 비트들을 수신하고, 상기 제1 제어 비트들로부터 제2 제어 비트들을 생성하고, 상기 제1 또는 제2 제어 비트들로부터 제3 및 제4 제어 비트들을 생성하고, 상기 제1 제어 비트들 및 상기 제3 제어 비트들을 상기 제3 및 제4 가변 저항들에 전달하여 상기 제3 및 제4 가변 저항들의 저항 값들을 조절하고, 그리고 상기 제2 및 제4 제어 비트들을 상기 제1 및 제2 가변 저항들에 전달하여 상기 제1 및 제2 가변 저항들의 저항 값들을 조절하는 디코더를 포함하는 가변 이득 증폭기.
  2. 제1항에 있어서,
    상기 디코더는 상기 제1 제어 비트들을 반전하여 상기 제2 제어 비트들을 생성하는 가변 이득 증폭기.
  3. 제1항에 있어서,
    상기 제1 제어 비트들이 상기 제3 및 제4 가변 저항들의 저항 값들을 가장 높은 저항 값을 포함하는 N 개(N은 양의 정수)의 연속한 저항 값들 중 하나로 조절할 때, 상기 디코더는 상기 제3 제어 비트들이 상기 제3 및 제4 가변 저항들의 저항 값들을 감소시키도록 상기 제3 제어 비트들을 생성하는 가변 이득 증폭기.
  4. 제3항에 있어서,
    상기 N은 상기 제1 제어 비트들의 비트 수인 가변 이득 증폭기.
  5. 제1항에 있어서,
    상기 제1 내지 제4 제어 비트들 각각은 동일한 비트 수를 갖는 가변 이득 증폭기.
  6. 제1항에 있어서,
    상기 제3 및 제4 가변 저항들 각각은 직렬 연결된 복수의 저항들 및 상기 복수의 저항들과 병렬 연결되는 복수의 스위치들을 포함하고,
    상기 제1 제어 비트들의 제1 비트는 제1 저항과 병렬 연결된 제1 스위치를 제어하고,
    상기 제1 제어 비트들의 제2 비트는 제2 및 제3 저항들과 병렬 연결된 제2 스위치를 제어하고,
    상기 제1 제어 비트들의 제3 비트는 제4 내지 제7 저항들과 병렬 연결된 제3 스위치를 제어하고, 그리고
    상기 제1 제어 비트들의 제4 비트는 제8 내지 제15 저항들과 병렬 연결된 제4 스위치를 제어하는 가변 이득 증폭기.
  7. 제6항에 있어서,
    상기 제3 제어 비트들의 제1 비트는 상기 제8 저항과 병렬 연결된 제5 스위치를 제어하고,
    상기 제3 제어 비트들의 제2 비트는 상기 제8 및 제9 저항들과 병렬 연결된 제6 스위치를 제어하고,
    상기 제3 제어 비트들의 제3 비트는 상기 제8 내지 제11 저항들과 병렬 연결된 제7 스위치를 제어하고, 그리고
    상기 제4 제어 비트들의 제4 비트는 상기 제8 내지 제15 저항들과 병렬 연결된 제8 스위치를 제어하는 가변 이득 증폭기.
  8. 제7항에 있어서,
    상기 제1 내지 제4 스위치들이 턴-오프 될 때, 상기 제8 스위치가 턴-온 되고 상기 제5 내지 제7 스위치들이 턴-오프 되는 가변 이득 증폭기.
  9. 제7항에 있어서,
    상기 제1 스위치가 턴-온 되고 상기 제2 내지 제4 스위치들이 턴-오프 될 때, 상기 제7 스위치가 턴-온 되고 상기 제5, 제6 및 제8 스위치들이 턴-오프 되는 가변 이득 증폭기.
  10. 가변 이득 증폭기의 동작 방법에 있어서:
    상기 가변 이등 증폭기는:
    제1 입력 및 제2 입력, 그리고 제1 출력 및 제2 출력을 갖는 증폭기;
    상기 제1 입력과 제1 입력 터미널 사이에 연결되는 제1 고정 저항 및 제1 가변 저항;
    상기 제2 입력과 제2 입력 터미널 사이에 연결되는 제2 고정 저항 및 제2 가변 저항
    상기 제1 입력과 상기 제1 출력 사이에 연결되는 제3 고정 저항 및 제3 가변 저항; 그리고
    상기 제2 입력과 상기 제2 출력 사이에 연결되는 제4 고정 저항 및 제4 가변 저항을 포함하고,
    상기 동작 방법은:
    제1 제어 코드를 수신하는 단계;
    상기 제1 제어 코드를 반전하여 제2 제어 코드를 생성하는 단계;
    상기 제1 또는 제2 제어 코드의 값에 따라 변화하는 값을 갖는 제3 제어 코드를 생성하는 단계;
    상기 제1 또는 제2 제어 코드의 값에 따라 변화하는 값을 갖는 제4 제어 코드를 생성하는 단계;
    상기 제1 및 제3 제어 코드들을 조합하여 상기 제3 및 제4 가변 저항들의 저항 값들을 조절하는 단계; 그리고
    상기 제2 및 제4 제어 코드들을 조합하여 상기 제1 및 제2 가변 저항들의 저항 값들을 조절하는 단계를 포함하는 동작 방법.
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