KR20130069141A - 디지털 코드에 따라 지수적으로 제어되는 가변 이득과 차단주파수를 특성을 갖는 필터 및 증폭기 - Google Patents

디지털 코드에 따라 지수적으로 제어되는 가변 이득과 차단주파수를 특성을 갖는 필터 및 증폭기 Download PDF

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Abstract

가변 이득 증폭회로에 있어서, 차단주파수와 이득에 따라, 입력신호를 증폭하여 출력하는 연산증폭기와, 상기 차단주파수를 결정하는 제1 디지털 제어코드 값에 따라 제1 저항값이 가변하는 피드백 저항과, 상기 제1 디지털 제어코드 값과 이득코드 값의 차로 결정되는 제2 디지털 제어코드 값에 따라 제2 저항값이 가변하는 입력저항을 포함하며, 상기 이득은 상기 제1 저항값과 상기 제2 저항값의 비로 결정되며, 상기 제1 디지털 제어코드 값에 따라 dB 단위에 선형적으로 변하고, 상기 차단주파수는 상기 제1 저항값에 반비례하며 로그 스케일에서 선형적으로 변하여, 제어코드를 이용하여 쉽게 가변 이득을 설정할 수 있다. 또한 복수의 가변 저항을 이용하여 가변 이득 증폭기를 구현하는 경우, 가변 저항 각각의 제어 코드의 차이에 의하여 간단하게 이득이 정의되는 가변 저항 및 가변 이득 증폭기를 제공하는 효과가 있다.

Description

디지털 코드에 따라 지수적으로 제어되는 가변 이득과 차단주파수를 특성을 갖는 필터 및 증폭기{AMPLIFIER AND FILTER HAVING VARIABLE GAIN AND CUTOFF FREQUENCY CONTROLLED LOGARITHMICALLY ACCORDING TO DGITAL CODE}
본 발명은 아날로그 신호를 증폭하기 위한 아날로그 증폭기 및 아날로그 필터에 관한 것이며, 특히 가변 이득 및 차단주파수가 디지털 제어코드에 따라 지수적으로 제어되는 증폭기와 필터에 관한 것이다.
도 1은 일반적인 아날로그 필터 구조를 도시하고 있다.
상기 도 1을 참조하면, 아날로그 필터 구조는 1차 이상의 다수 필터 단(100)이 결합되어 구성된다. 그리고 상기 하이패스 피드백단(110)은 제1 증폭단과 제 n-1 증폭단 사이에 연결되며, DC 성분에 포함된 잡음을 제거하고 또한 DC 오프셋을 제거한다.
여기서, 각 필터단(100)은 연산증폭기와 가변 저항 및 가변 커패시터 등으로 구성되며 상기 가변 저항 및 상기 가변 커패시터에 의해 이득 및 차단주파수가 제어된다. 즉, 각 필터단(100)의 이득은 입력 저항과 피드백 저항의 비로 결정되고, 차단 주파수는 피드백 저항과 피드백 커패시터의 곱에 반비례한다.
한편, 각 필터단(100)의 상기 가변 저항은 단락 스위치들과 다수의 저항들이 조합된 2개 이상의 세그먼트로 구성되며, 상기 단락 스위치는 디지털 코드로 제어된다. 디지털로 제어되는 저항 직렬연결은 2R, 4R, 8R, 16R,..., 2nR(n은 정수임) 등으로 증가되는 이진 구조를 지니며, 전체 저항값은 디지털 코드에 선형적으로 비례한다. 그리고, 가변 저항들의 저항값은 디지털 코드 K에 선형적으로 변하며 차단주파수는 저항값의 역수에 비례한다.
일반적으로 주파수 도메인에서 주파수 축을 로그 스케일로 나타내며, 이득을 나타내는 dB 단위도 로그 스케일 값이다. 따라서, 디지털코드 K에 따라 선형적으로 변화하는 가변 저항은 로그 도메인에서 비선형적인 특성을 지니며 이는 효율성을 떨어뜨린다.
즉, 디지털 코드 K 값이 작을수록, 가변 저항값이 로그 스케일에서 빠르게 변화하는 반면, 디지털 코드 K 값이 클수록 가변 저항값이 로그 스케일에서 느리게 변화한다. 이는 효율성 저하뿐 아니라, 도 2과 같이 높은 주파수 대역에서 구동할 시 가변저항의 정밀도를 저하시켜 제어가 불가능한 구간들을 발생시킨다.
도 2는 종래기술에 따른 주파수와 이득의 관계를 나타낸 그래프이다. 디지털 코드 K가 커질수록 가변저항이 로그스케일에서 느리게 변화하고 반대로 디지털 코드 K가 작아질수록 가변저항이 로그스케일에서 빠르게 변화하여, 차단주파수를 제어할 수 없는 구간이 발생한다.
또한, 각 변화 구간별 양자화 오류로 인해, 각 디지털 코드별 주파수 변화폭을 측정할 시, 도 3과 같이 변화폭이 들쭉날쭉하여, 실제로 주파수 축을 로그스케일이 아닌 선형적으로 보더라도 제어하지 못하는 구간이 발생한다.
도 3은 종래기술에 따른 디지털 제어코드와 주파수의 관계를 나타낸 그래프이다.
상술한 바와 같이, 차단주파수뿐만 아니라 이득 또한 dB 단위로 설정하기가 용이하지 않으며, 필요시 선형적인 디지털 코드를 지수적으로 변환하는 복잡한 디지털 로직 회로가 필요하다.
예를 들어 3dB 단위로 이득 제어를 하기 위하여, 가변저항을 500, 707, 1000, 1414로 설정하고자 하는 경우, 4가지 저항값에 대하여 디지털 코드 값 K가 0,1,2,3(2비트으로 표현가능함)으로 주어질 시, K 값을 근사치인 5, 7, 10, 14라는 지수적인 디지털 코드로 변환해 주는 로직 회로가 필요하다. 또한, 근사치이기 때문에 오차도 커서, 이를 구현하기 위하여 비트수도 2비트에서 4비트로 증가한다. 보다 오차를 줄이기 위해서는 비트 수가 더욱 증가한다.
이러한 디지털 로직을 구현하기 위하여 비교적 간단한 방법으로 롬(ROM)을 통하여 변환하여 주는 방법이 있으나, 차단주파수와 이득을 동시에 변환하는 경우 그 조합은 기하급수적으로 증가하며 간단한 수식으로 구현하는 방법도 용이하지 않다.
따라서, 디지털 코드에 따라 가변 이득과 차단주파수를 지수적으로 간편하게 제어되는 필터 및 증폭기가 필요하다.
본 발명의 목적은 디지털 제어코드를 이용하여 쉽게 가변이득을 설정할 수 있는 가변 저항 회로 및, 가변 이득 증폭기 회로를 제공함에 있다.
본 발명의 다른 목적은 복수의 가변 저항을 이용하여 가변 이득 증폭기를 구현하는 경우, 가변 저항 각각의 제어 코드의 차이에 의하여 간단하게 이득이 정의되는 가변 저항 및 가변 이득 증폭기를 제공함에 있다.
본 발명의 또 다른 목적은 가변 차단주파수 필터의 차단주파수를 사용 빈도가 높은 고주파 대역에서도 정밀하게 정의할 수 있는 가변 저항 및 가변 차단주파수 필터 회로를 제공함에 있다.
본 발명의 또 다른 목적은 가변 이득을 데시벨(dB) 단위로 처리하거나, 차단주파수의 로그값을 처리할 시 효율적인 아날로그 회로를 제공함에 있다.
본 발명의 또 다른 목적은 제어 코드가 증가함에 따라 저항값이 지수함수적으로 증가하는 가변 저항 회로를 제공함에 있다.
본 발명의 또 다른 목적은 주파수대역에 관계없이 가변 이득 증폭기의 이득의 양자화로 인한 오류를 최소화할 수 있는 가변 저항 회로를 제공하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 가변 이득 증폭회로에 있어서, 차단주파수와 이득에 따라, 입력신호를 증폭하여 출력하는 연산증폭기와, 상기 차단주파수를 결정하는 제1 디지털 제어코드 값에 따라 제1 저항값이 가변하는 피드백 저항과, 상기 제1 디지털 제어코드 값과 이득코드 값의 차로 결정되는 제2 디지털 제어코드 값에 따라 제2 저항값이 가변하는 입력저항을 포함하며, 상기 이득은 상기 제1 저항값과 상기 제2 저항값의 비로 결정되며, 상기 제1 디지털 제어코드 값에 따라 dB 단위에 선형적으로 변하고, 상기 차단주파수는 상기 제1 저항값에 반비례하며 로그 스케일에서 선형적으로 변하는 것을 특징으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 가변 이득 증폭회로에 있어서, 차단주파수를 결정하는 제1 디지털 제어코드와 상기 제1 디지털 제어코드 값과 이득코드 값의 차로 결정되는 제2 디지털 제어코드의 AND 연산과 NOT 연산을 수행하는 논리회로와. 상기 제1 디지털 제어코드 값에 따라 제1 저항값이 가변하는 피드백 저항과, 상기 제2 디지털 제어코드 값에 따라 제2 저항값이 가변하는 입력저항과, 상기 차단주파수와 이득에 따라, 입력신호를 증폭하여 출력하는 연산증폭기를 포함하며, 상기 이득은 상기 제1 저항값과 상기 제2 저항값의 비로 결정되며, 상기 제1 디지털 제어코드 값에 따라 dB 단위에 선형적으로 변하고, 상기 차단주파수는 상기 제1 저항값에 반비례하며 로그 스케일에서 선형적으로 변하는 것을 특징으로 한다.
상술한 바와 같이, 주파수 대역에 관계없이 가변 이득 증폭기의 이득의 양자화로 인한 오류를 최소화할 수 있는 이점이 있다. 또한, 제어코드를 이용하여 쉽게 가변 이득을 설정할 수 있다. 또한 복수의 가변 저항을 이용하여 가변 이득 증폭기를 구현하는 경우, 가변 저항 각각의 제어 코드의 차이에 의하여 간단하게 이득이 정의되는 가변 저항 및 가변 이득 증폭기를 제공하는 효과가 있다.
또한, 기존의 바이너리 가변저항에서 근사값을 구하기 위해 사용하는 복잡한 논리회로가 불필요하여, 디지털 제어부가 간단해지고 이는 전체 회로면적을 줄여 회로 단가를 낮추며, 디지털 논리회로에서 발생하는 잡음을 현저히 줄여 증폭기 성능을 증가시키는 효과가 있다.
또한, 본 발명은 가변 차단주파수 필터의 차단주파수를 사용 빈도가 높은 고주파 대역에서도 정밀하게 정의할 수 있는 가변 저항 및 가변 차단주파수 필터 회로를 제공하는 효과가 있다.
또한, 가변 이득을 데시벨(dB) 단위로 처리하거나, 차단주파수의 로그값을 처리하는데 효율적인 아날로그 회로를 제공하는 효과가 있다.
또한, 제어 코드가 증가함에 따라 저항값이 지수함수적으로 증가하는 가변 저항 회로를 제공하는 효과가 있다.
도 1은 일반적 아날로그 필터 구조를 도시하고 있다.
도 2는 종래기술에 따른 주파수와 이득의 관계를 나타낸 그래프이다.
도 3은 종래기술에 따른 디지털 제어코드와 주파수의 관계를 나타낸 그래프이다.
도 4는 본 발명에 따른 가변 저항을 사용하는 증폭기의 일례를 도시하는 회로도이다.
도 5는 본 발명의 실시 예에 따른 가변 저항을 도시하는 회로도이다.
도 6은 본 발명의 실시 예에 따른 8비트의 디지털 제어코드에 의해 제어되는 가변저항 구조의 일부분을 도시하고 있다.
도 7은 본 발명의 실시 예에 따른 주파수, 이득 그리고 디지털 제어코드 K에 따른 그래프를 나타내고 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 본 발명은 디지털 제어코드에 따라 지수적으로 제어되는 이득과 차단주파수를 특성을 갖는 증폭기 및 필터를 구현하기 장치 및 방법에 관해 설명하기로 한다.
도 4는 본 발명에 따른 가변 저항을 사용하는 증폭기의 일례를 도시하는 회로도이다.
상기 도 4를 참조하면, 증폭기(400)는 가변 저항(420,430)의 저항값을 변경하여 이득 값 및 차단주파수를 변화시킬 수 있다.
상기 증폭기의 직류에서 이득 값 및 차단주파수의 값은 하기 <수학식 1>에 정의된다.
Figure pat00001
여기서, Ra는 입력 가변 저항(430)값이고, Rb는 피드백 가변 저항(420)값이며, C는 피드백 커패시터(410)이다.
이때 일정한 이득 값 하에서 차단주파수를 로그 스케일 상에서 선형적으로 (linear in dB) 변화시키기 위하여 다음의 과정이 필요하다. 원하는 차단주파수 값을 갖도록 하는 피드백 가변 저항(420)의 이상적 저항값을 계산하고, 피드백 가변 저항(420)이 가질 수 있는 값 중 이상적 저항값에 가까운 값을 연산하여 Rb로 설정한다. 이득 값을 일정하게 유지하도록 하는 입력 가변 저항(430)의 이상적 저항값을 계산하고, 입력 가변 저항(430)이 가질 수 있는 값 중 이상적 저항값에 가장 값을 연산하여 Ra로 설정한다.
도 5는 본 발명의 실시 예에 따른 가변 저항(420, 430)을 도시하는 회로도이다.
상기 도 5를 참조하면, 제1 저항 세그멘트(500)와 제2 저항 세그멘트(502, 504, 506)가 직렬로 연결되어 있으며 제2 저항 세그멘트(502, 504, 506) 각각에는 제1 스위치(522, 524, 526)가 병렬 연결되고, 제2 스위치(512, 514, 516)가 직렬 연결되어 있다.
상기 도 4의 가변 저항(420, 430)은 2비트의 제어 신호(b0, b1)에 의하여 그 저항 값이 제어되나, 제어 신호의 비트 수는 본 발명의 권리 범위를 제한하지 않는다. 가변 저항(420, 430)은 제1 저항 세그멘트(500), 복수 개의 제2 저항 세그멘트(502, 504, 506), 각 제2 저항 세그멘트(502, 504, 506)와 병렬 연결되어 상기 2비트의 제어 신호에 따라 제2 저항 세그멘트(502, 504, 506)들 중 적어도 하나의 연결 상태를 변경시키는 제1 스위치(522, 524, 526) 및 각 제2 저항 세그멘트(502, 504, 506)와 직렬로 연결되는 제2 스위치(512, 514, 516)를 포함한다. 제1 스위치(522, 524, 526)에 인가되는 제어 신호와 제2 스위치(512, 514, 516)에 인가되는 제어 신호는 서로 상보적(complementary)인 관계에 있다. 따라서 제어 신호에 따라 R2(502)에 대하여 제1 스위치(522) 또는 제2 스위치(512) 중 어느 하나는 닫히고(close) 나머지 하나는 열린다(open).
가변 저항(420, 430)의 저항값은 2 비트의 제어 신호로 조합되는 정수(제어 코드) k에 대해 지수 함수로 표현할 수 있다. 예를 들어, 하기 <수학식 2>와 같은 관계식으로 표현이 가능하다.
Figure pat00002
이때, 제어 코드 k가 증가함에 따라 가변 저항의 총 저항값 R은 지수적으로 증가하며, 그 기준 저항값은 Rlsb이다. N은 제어코드의 비트크기이다. 예를 들어, 도 5에서는 N=2(k1k0)이다.
상기 도 5를 참조하여 가변저항 값 조정 과정의 일 예를 설명한다.
각 제2 저항 세그멘트(502, 504, 506)에 대하여 제1 스위치(522, 524, 526) 또는 제2 스위치(512, 514, 516) 중 어느 하나만 닫히기 때문에 제어코드 k에 관계없이 가변 저항(420, 430) 양단 간에 연결되는 스위치의 개수는 3개로 일정하다. 예를 들어 k=0(k1k0=00)이면 3개의 스위치들(522, 524, 526)이 닫히고, k=1(k1k0=01)이면 3개의 스위치들(522, 514, 526)이 닫히고, k=2(k1k0=10)이면 3개의 스위치들(512, 524, 526)이 닫히며, k=3(k1k0=11)이면 3개의 스위치들(512, 514, 516)이 닫힌다.
예를 들어, 3dB의 단위의 가변이득을 구현하기 위하여 저항값들(R1, R2, R3, R4)을 각각 500, 500, 207, 207로 설정하면, 가변저항값들은 500, 707(=500+207), 1000(500+500), 1414(500+500+207+207)로 구성하는 경우 종래 기술과는 달리 복잡한 디지털 로직 회로 없이 디지털 코드 값 K에 의해 직접 가변이득 및 차단주파수를 제어할 수 있으며, k1k0 연산을 위한 AND 연산 로직 하나만 추가하면 된다. 또한, 실제 저항값도 종래 기술과 같이 시스템 자체에 의한 양자화 오류가 없고, 추가적인 비트 없이 간단하게 지수적인 가변저항 구현이 용이하다.
상술한 바와 같이, 상기 도 5에서는 제어코드 k(k1k0)가 증가함에 따라 가변 저항의 총 저항값 R이 지수적으로 증가하도록 설계되었으나, 스위치 및 논리 회로의 구성에 따라서는 제어 코드 k가 감소함에 따라 가변 저항의 총 저항값 R이 지수적으로 증가하도록 설계될 수도 있으며, 이러한 변형은 본 발명의 기술적 사상의 범위 내에 포함됨은 해당 분야의 당업자에게 자명하다.
한편, 상기 도 4의 피드백 가변저항(Rb)(420)이 상기 도 5의 가변저항 구조에서 디지털 제어코드(k1ko)에 의해 결정되어, 상기 도 4의 증폭기에 대한 차단주파수가 결정되면, 상기 결정된 차단주파수에 해당하는 3dB 이득을 결정하기 위해 입력 가변저항(Ra)(430)이 결정되어야 한다. 마찬가지로, 상기 입력 가변저항(Ra)(430) 또한 피드백 가변저항(Rb)(420)처럼, 상기 도 5의 가변저항 구조에서 디지털 제어코드(k1ko)에 따라 결정된다.
본 발명에서는 이득을 구현하기 위하여 복잡한 계산과정을 간단하기 위해, 피드백 가변저항(Rb)을 결정하기 위한 디지털 제어코드(이하 제1 디지털 제어코드라 칭함)와 입력 가변저항(Ra)을 위한 디지털 제어코드(이하 제2 디지털 제어코드라 칭함) 사이의 차를 기반으로 단순한 덧셈 계산만으로, 이득을 결정하는 기법을 제안한다. 이를 수학식으로 정리하면 하기 <수학식 3> 내지 <수학식 5>와 같다.
Figure pat00003
여기서, Code2는 피드백 가변저항(Rb)을 결정하기 위한 디지털 제어코드이고, Code1은 입력 가변저항(Ra)을 위한 디지털 제어코드이고, K는 디지털 제어코드 크기(N)에 따른 정수 값이고(예를 들어, N=2일 때 n은 1(=2N/2)이고, N=4일 때 n=8(=2N/2)이고 N=6일 때, n=32(=2N/2)임), Gain_Code는 1부터 2N까지의 정수이다.
예를 들어, Gain_Code=1일 때, 3dB 이득을 갖고, Gain_Code=2일 때, 6dB 이득을 갖고, k일 때는 3dB*k 이득을 갖는다.
Code2와 Code1에 따라 하기 <수학식 5>와 같이 피드백 가변저항과 입력 가변저항이 결정된다.
Figure pat00004
여기서, Rb는 피드백 가변저항이고, Ra는 입력 가변저항이고, N은 디지털 제어코드 크기이고, k는 상수이다.
이득을 두 저항의 비례하여 하기 <수학식 6>와 같이 결정된다.
Figure pat00005
이득(AV)은 두 저항의 비례 계산되므로, Gain code 값에 따라 3dB 연산이 이루어진다.
예를 들어, N=6비트이고 K=64이고 Gain_Code=1(3dB 이득)일 때, Code1 값은 64이고 Code 2 값은 32(=64-32*1)이 된다. 이때, 이득은
Figure pat00006
이 된다.
여기서, code1을 계산하기 위해 32를 곱하는데, 실제 로직에서는 간단하게 5bit만큼 시프트(shift)만 시켜주면 된다.
상술한 바와 같이, 간단한 로직으로 지수적인 저항값 변화가 용이하므로, 도 6에서와 같이 차동 저항값 사이의 오차를 세밀하게 보정해 주는 회로구성이 가능하다.
도 6은 본 발명의 실시 예에 따른 8비트의 디지털 제어코드에 의해 제어되는 가변저항 구조의 일부분을 도시하고 있다.
8비트의 디지털 제어코드에 의해 제어되는 가변저항 구조는 상기 도 5의 2비트의 가변저항 구조를 확장하여 구성할 수 있다. 예를 들어, 8비트의 디지털 제어코드에 의해 제어되는 가변저항 구조는 상기 도 5의 2비트의 가변저항 구조를 3개 혹은 4개를 연속하여 결합시킨 구조로 구성될 수 있다.
상기 도 6을 참조하면, 8비트의 디지털 제어코드에 의해 제어되는 가변저항 구조의 일부분을 나타낸 것으로서, 두 세그멘트(600, 610)의 제어를 약간 다르게 하여, 앞 세그멘트(600)에만 적절한 디지털 보정 값 DCO를 더해주면 차동 저항 간에 발생한 오차를 보정할 수 있다. 예를 들어, 세그멘트(600)의 8비트 디지털 제어코드(LPF7 -0)에 6비트의 보상 제어코드(DCO5 -0)가 더해진다. 스위치(620, 630)는 8비트 디지털 제어코드에 따라 on/off되는 된다.
여기서, 차동 전압간의 공통 전압을 VCM, 차동 저항 간에 발생하는 오차가 △R이라면, DC 오류는 하기 <수학식 7>과 같이 발생한다.
Figure pat00007
상기 도 6의 8비트 확장 가변저항 구조에서, 코드 변화에 따른 R값의 변화는 하기 <수학식 8>과 같다.
Figure pat00008
여기서, k는 상수이고, Code는 코드 값이고, DCO는 보정 값이다.
따라서, DCO 변화에 따른 DC 오류의 보정 값은 하기 <수학식 9>와 같다.
Figure pat00009
즉, 디지털 보정값 DCO 코드 변화에 따라 0.4mV씩 보정된다.
도 7은 본 발명의 실시 예에 따른 주파수, 이득 그리고 디지털 제어코드 K에 따른 그래프를 나타내고 있다.
상기 도 7을 참조하면, 디지털 제어코드 K에 따라 차단주파수와 이득을 지수적으로 제어함으로써, 로그 스케일에서 일정한 간격을 유지함으로 볼 수 있다. 이는 시스템의 효율성을 높일 뿐 아니라, 차단주파수의 정밀한 제어를 가능하게 함으로서 필터 성능을 향상시킨다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
400: 증폭기, 410: 커패시터, 420: 피드백 가변저항, 430: 입력 가변저항.

Claims (15)

  1. 가변 이득 증폭회로에 있어서,
    차단주파수와 이득에 따라, 입력신호를 증폭하여 출력하는 연산증폭기와,
    상기 차단주파수를 결정하는 제1 디지털 제어코드 값에 따라 제1 저항값이 가변하는 피드백 저항과,
    상기 제1 디지털 제어코드 값과 이득코드 값의 차로 결정되는 제2 디지털 제어코드 값에 따라 제2 저항값이 가변하는 입력저항을 포함하며,
    상기 이득은 상기 제1 저항값과 상기 제2 저항값의 비로 결정되며, 상기 제1 디지털 제어코드 값에 따라 dB 단위에 선형적으로 변하고,
    상기 차단주파수는 상기 제1 저항값에 반비례하며 로그 스케일에서 선형적으로 변하는 것을 특징으로 하는 증폭회로.
  2. 제1항에 있어서,
    상기 이득은 상기 제1 디지털 제어코드와 상기 제2 디지털 제어코드의 차에 기반하여 dB 단위로 비례하는 것을 특징으로 하는 증폭회로.
  3. 제1항에 있어서,
    상기 연산증폭기의 입력단과 출력단 사이에 연결되는 피드백 커패시터를 더 포함하는 것을 특징으로 하는 증폭회로.
  4. 제1항에 있어서,
    상기 제1 디지털 제어코드와 상기 제2 디지털 제어코드의 AND 연산과 NOT 연산을 수행하는 논리회로를 더 포함하는 것을 특징으로 하는 증폭회로.
  5. 제1항에 있어서,
    상기 차단주파수를 제어하는 상기 제1 디지털 제어코드와 필터 기능의 성능을 판단하는 품질요소(quality factor)를 결정하는 제3 디지털 제어코드의 합에 의해 상기 품질요소(quality factor)가 결정되는 것을 특징으로 하는 증폭회로.
  6. 제1항에 있어서,
    상기 제2 디지털 제어코드 값은 하기 수학식에 의해 결정되는 것을 특징으로 하는 증폭회로.
    Figure pat00010

    여기서, K는 상기 피드백 저항을 결정하기 위한 디지털 제어코드이고, Code1은 상기 입력 저항을 위한 디지털 제어코드이고, K는 디지털 제어코드 크기(N)에 따른 정수이고, Gain_Code는 이득을 결정하는 정수이고, n은 디지털 제어코드 크기(N)에 따라 결정되는 정수임.
  7. 제1항에 있어서,
    상기 피드백 저항은,
    제1 저항 세그멘트와,
    상기 제1 저항 세그멘트와 직렬로 연결된 복수의 제2 저항 세그먼트들과,
    상기 복수의 제2 저항 세그먼트들 각각의 양단 간에 연결되어, 상기 제1 제어코드에 따라 제어되는 제1 스위치와,
    상기 복수의 제2 저항 세그먼트들 각각과 직렬로 연결되어, 상기 제1 디지털 제어코드의 반전신호에 의해 제어되는 제2 스위치를 포함하는 것을 특징으로 하는 증폭회로.
  8. 제7항에 있어서,
    상기 제1 디지털 제어코드에 따라 제어되는 상기 제1 저항값은 상기 제1 저항 세그멘트 및 상기 복수의 제2 저항 세그먼트들 각각의 대응하는 저항값들의 등비수열로부터 결정되는 특징으로 하는 증폭회로.
  9. 제7항에 있어서,
    상기 피드백 저항의 일부 세그먼트에 대해 추가 디지털 코드 값을 더하여 차동 저항의 오차를 보정하는 논리회로를 더 포함하는 것을 특징으로 하는 증폭회로.
  10. 제1항에 있어서,
    상기 입력저항은,
    제1 저항 세그멘트와,
    상기 제1 저항 세그멘트와 직렬로 연결된 복수의 제2 저항 세그먼트들과,
    상기 복수의 제2 저항 세그먼트들 각각의 양단 간에 연결되어, 상기 제2 제어코드에 따라 제어되는 제1 스위치와,
    상기 복수의 제2 저항 세그먼트들 각각과 직렬로 연결되어, 상기 제2 디지털 제어코드의 반전신호에 의해 제어되는 제2 스위치를 포함하는 것을 특징으로 하는 증폭회로.
  11. 제10항에 있어서,
    상기 제2 디지털 제어코드에 따라 제어되는 상기 제2 저항값은 상기 제1 저항 세그멘트 및 상기 복수의 제2 저항 세그먼트들 각각의 대응하는 저항값들의 등비수열로부터 결정되는 특징으로 하는 증폭회로.
  12. 제10항에 있어서,
    상기 입력 저항의 일부 세그먼트에 대해 추가 디지털 코드 값을 더하여 차동 저항의 오차를 보정하는 논리회로를 더 포함하는 것을 특징으로 하는 증폭회로.
  13. 가변 이득 증폭회로에 있어서,
    차단주파수를 결정하는 제1 디지털 제어코드와 상기 제1 디지털 제어코드 값과 이득코드 값의 차로 결정되는 제2 디지털 제어코드의 AND 연산과 NOT 연산을 수행하는 논리회로와.
    상기 제1 디지털 제어코드 값에 따라 제1 저항값이 가변하는 피드백 저항과,
    상기 제2 디지털 제어코드 값에 따라 제2 저항값이 가변하는 입력저항과,
    상기 차단주파수와 이득에 따라, 입력신호를 증폭하여 출력하는 연산증폭기를 포함하며,
    상기 이득은 상기 제1 저항값과 상기 제2 저항값의 비로 결정되며, 상기 제1 디지털 제어코드 값에 따라 dB 단위에 선형적으로 변하고,
    상기 차단주파수는 상기 제1 저항값에 반비례하며 로그 스케일에서 선형적으로 변하는 것을 특징으로 하는 증폭회로.
  14. 제13항에 있어서,
    상기 이득은 상기 제1 디지털 제어코드와 상기 제2 디지털 제어코드의 차에 기반하여 dB 단위로 비례하는 것을 특징으로 하는 증폭회로.
  15. 제13항에 있어서,
    상기 연산증폭기의 입력단과 출력단 사이에 연결되는 피드백 커패시터를 더 포함하는 것을 특징으로 하는 증폭회로.
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