KR100381783B1 - 다단자동이득제어증폭단을제어하는디지탈제어회로 - Google Patents

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Abstract

본 발명은 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어 회로를 공개한다. 제1제어신호에 응답하여 입력신호의 이득을 자동으로 제어하여 출력하는 제1자동이득 제어 증폭 수단과, 입력한 제1자동 이득제어 증폭 수단의 출력을 입력신호의 주파수 형태에 따라 증폭하여 출력하는 제1증폭수단과, 입력한 제1증폭수단으로부터 출력되는 신호의 이득을 제2제어신호에 응답하여 자동으로 제어하여 출력하는 제2자동 이득 제어 증폭 수단과, 제2자동 이득 제어 증폭 수단의 출력을 입력신호의 주파수 형태에 따라 증폭하여 출력하는 제2증폭수단을 가지는 다단 자동 이득 제어 증폭단을 디지탈 방식으로 제어하는 그 회로는, 제2증폭수단으로부터 출력되는 신호의 크기를 측정하고, 원하는 정보 신호를 검출하여 출력하는 검출수단과, 아날로그 형태의 정보 신호를 디지탈 형태로 변환하여 출력하고, 크기와 기준 신호를 비교하여 디지탈 행태의 디지탈 제어신호를 출력하는 신호 처리수단 및 선형 특성화용 데이타를 저장하고, 저장된 선형 특성화용 데이타를 디지탈 제어신호에 응답하여 아날로그 신호로 변환하여 제1 및 제2제어신호로서 출력하는 제어신호 출력수단으로 구성되고, 회로의 구현이 용이하고, 잡음에 강하며, 2개 이상의 자동 이득 제어 증폭기들을 제어할 수 있고, RF 단 뿐만 아니라 IF단에서 자동 이득 제어 증폭기들이 사용될 때, 그들의 비선형 영역도 활용할 수 있도록 하기 때문에 넓은 동적 동작 범위를 확보할 수 있는 효과가 있다.

Description

다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어 회로
본 발명은 각종 통신 장비에서 사용되는 자동 이득제어(AGC:automatic gain control) 회로에 관한 것으로서, 특히, 레이다수신기에서 사용되는 다단 자동 이득 제어(AGS:automatis gain control) 증폭단을 디지탈 방식으로 제어하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어 회로에 관한 것이다.
레이다의 수신기내에서 직렬로 연결된 증폭기들로 근거리의 타겟(target)신호 같은 일정한 레벨을 초과한 큰 레벨의 신호가 입력될 경우, 레이다 수신기는 포화상태에 도달하게 되어, 사용할 수 없게 되는 문제점이 있다. 이러한 문제점을 해결하기 위해 레이다 수신기의 출력이 비선형이 되는 것을 방지하는 자동 이득 제어 증폭단 및 이 증폭단을 제어하는 회로를 채택한다.
이하, 자동 이득 제어 중폭단을 제어하는 종래의 아날로그 방식의 제어회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제1도는 종래의 자동 이득 제어 증폭단 및 이를 위한 아날로그 방식의 제어회로의 블럭도로서, 자동 이득 제어 증폭단을 구성하는 제1AGC 증폭기(10), 제1증폭기(12), 제2AGC 증폭기(14), 제2증폭기(16), 검출기(18) 및 자동 이득 제어 증폭단을 제어하는 제어회로를 구성하는 AGC 검출기(20), 비교기(22), 지연기(24)로 구성된다.
제1도에 도시된 회로는 고주파(RF:radio frequency) 단(stage)이나 중간 주파수(IF:intermediate frequency) 단에 모두 사용될 수 있다. 그러므로, 제1 및 제2증폭기들(12 및 16)은 RF단에서 RF증폭기이고, IF단에서 IF 증폭기가 된다. 제 1 AGC 증폭기(10)는 입력단자 IN1을 통해 레이다로부터 바로 입력한 타겟신호 또는 믹서(mixer)(미도시)를 통한 타겟신호를 입력하고, 입력한 신호의 이득을 지연기(24)로부터 출력되는 제어신호에 응답하여 조절하고, 이득 조절된 신호를 제1증폭기(12)로 출력한다. 제1증폭기(12)의 출력은 제2AGC 증폭기(14) 및 제2증폭기(16)에서 재차 증폭된 후에, 검출기(18) 및 AGC검출기(20)로 출력된다.
검출기(18)는 제2종목기(18)의 출력으로부터 도플러 주파수(doppler frequency)의 정보를 검출하여 출력단자 OUT를 통해 출력한다. AGC검출기(20)는 제2증폭기(18)로부터 출력되는 신호의 크기를 검출하여 비교기(22)로 출력한다. 비교기(22)는 입력단자 IN2를 통해 입력되는 기준 신호와 AGC검출기(20)로부터 출력되는 신호를 비교하여 출력한다. 여기서, 기준 신호는 미리 설정된 값이 될 수도있고, 가변 저항에 의해 변화된 값일 수도 있다. 비교기(22)로부터 출력되는 이득 제어 신호는 제2AGC 증폭기(14) 및 지연기(24)로 각각 출력된다.
제2AGC증폭기(14)는 비교기(22)의 출력에 응답하여 입력한 신호의 이득을 소정 이득으로 조정하여 제2증폭기(16)로 출력한다. 이 때, 지연기(24)는 이득 제어신호가 소정 시간 지연된 후에, 제1AGC 증폭기(10)로 입력되도록 하는 역할을 한다. 왜냐하면, 비교기(22)의 출력이 제1 및 제2AGC 증폭기(10 및 14)에 동시에 입력될 경우, 올바른 이득 조정이 되지 않기 때문이다.
즉, 제1도에 도시된 종래의 제어 회로는 비교기(22)의 기준 신호와 증폭된 입력신호의 레벨을 비교하여 제1 및 제2AGC증폭기들(10및 14)의 이득을 가변한다. 그러므로, 입력단자 IN1을 통해 입력신호의 레벨이 과다하게 인가될 경우, 제1 및 제2증폭기들(12 및 16)의 포화상태를 방지할 수있어 원하는 선형적인 출력을 얻을 수 있다.
그러나, 전술한 종래의 제어회로는 취급하는 주파수의 범위가 RF에서 IF까지 매우 넓기 때문에 회로의 구성이 어렵고, 부품간 상호 간섭 현상으로 잡음에 민감해져서 오동작을 발생할 가능성이 높은 문제점이 있다. 게다가, 사용하고자 하는 제1 및 제2AGC증폭기들(10 및 14)의 비선형적 특성을 전혀 고려할 수 없어 회로의 효율이 저하되고, 그 증폭기들을 정밀하게 제어할 수 없는 문제점이 있다.
본 발명의 목적을 상기와 같은 종래의 문제점을 해결하기 위하여 회로의 구성과 설계가 간편하고, 잡음 현상을 방지하고, 넓은 선형 영역을 가지는 디지탈 방식의 자동 이득 제어회로를 제공하는데 있다.
상기 목적을 달성하기 위한 제1제어신호에 응답하여 입력신호의 이득을 자동으로 제어하여 출력하는 제1자동이득 제어 증폭 수단과, 입력한 제1자동 이득 제어 증폭 수단의 출력을 상기 입력신호의 주파수 형태에 따라 증폭하여 출력하는 제1증폭수단과, 입력한 상기 제1증폭수단으로부터 출력되는 신호의 이득을 제2제어신호에 응답하여 자동으로 제어하여 출력하는 제2자동 이득 제어 증폭 수단과, 상기 제2자동 이득 제어 증폭 수단의 출력을 상기 입력신호의 주파수 형태에 따라 증폭하여 출력하는 제2증폭수단을 가지는 다단 자동 이득 제어 증폭단을 디지탈 방식으로 제어하는 본 발명에 의한 디지탈 제어회로는, 상기 제2증폭수단으로부터 출력되는 신호의 크기를 측정하고, 원하는 정보 신호를 검출하여 출력하는 검출수단과, 아날로그 형태의 상기 정보 신호를 디지탈 형태로 변환하여 출력하고, 상기 크기와 기준 신호를 비교하여 디지탈 형태의 디지탈 제어신호를 출력하는 신호 처리수단 및 선형 특성화용 데이타를 저장하고, 저장된 상기 선형 특성화용 데이타를 상기 디지탈 제어신호에 응답하여 아날로그 신호로 변환하여 상기 제1 및 상기 제2제어신호로서 출력하는 제어신호 출력수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 의한 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어 회로의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제2도는 본 발명에 의한 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로의 일실시예의 블럭도로서, 다단 자동 이득 제어 중폭단을 구성하는 제1AGC 증폭부(40), 제1증폭부(42), 제2AGC증폭부(44), 제2증폭부(46)와, 제어신호 출력부(60)를 구성하는 구동버퍼 (93), 제1 및 제2메모리들(92 및 94), 제1 및 제2디지탈/아날로그 변환기들(DAC:digital-to-analogue converter)(90 및 91)과, 제1 및 제2제어신호 구동부들(77 및 79), 검출부(48) 및 신호처리부(50)로 구성된다.
제2도에 도시된 제1제어신호 구동부(77)는 제1연산 증폭기(62), 제1DAC(90)의 출력과 제1연산 증폭기(62)의 양의 단자 사이에 연결되는 제1저항(78), 제1연산 증폭기(62)의 출력과 제1연산 증폭기(62)의 음의 단지 사이에 연결되는 제2저항(70), 제2자동 이득 제어 중폭부(44)와 제1연산 증폭기(62)의 출력 사이에 연결되는 제3저항(68) 및 제3저항(68)과 제2자동 이득 제어 중폭부(44)의 사이에 한쪽이 연결되고, 다른 한쪽은 접지되는 제1커패시터(66)으로 구성되어 있다.
제2제어신호 구동부(79)는 제2연산 증폭기(64), 제2DAC(91)의 출력과 제2연산 증폭기(64)의 양의 단자 사이에 연결되는 제4저항(80), 제2연산 증폭기(64)의 출력과 제2연산 증폭기(64)의 음의 단자사이에 연결되는 제5저항(76), 제1자동 이득 제어 증폭부(40)와 제2연산 증폭기(64)의 출력 사이에 연결되는 제6저항(74) 및 제6저항(74)과 제1자동 이득 제어 증폭수단의 사이에 한쪽이 연결되고, 다른 한쪽은 접지되는 제2커패시터(72)로 구성되어 있다. 제1 및 제2제어신호 구동부들(77 및 79)은 제1 및 제2제어신호들을 드라이빙하는 기능을 수행한다.
제1AGC 중폭부(40), 제1증폭부(42), 제2AGC 증폭부(44) 및 제2증폭부(46)들은 각각 제1도에 도시된 제1AGC 중폭기(10), 제1증폭기(12), 제2AGC 증폭기(14) 및 제2증폭기(16)와 동일한 기능을 수행하므로, 그 설명은 생략한다.
제2도에 도시된 검출부(48)는 제1도에 도시된 AGC 검출기(20)와 검출기(18)의 기능을 동시에 수행한다. 신호 처리부(50)는 검출부(48)로부터 출력되는 신호를입력하여 크기를 측정하고, 측정된 크기와 제1도에서 설명된 기준신호를 비교하여 N(N은 양의 정수)비트의 디지탈 제어신호를 제어신호 출력부(60)로 출력한다. 또한, 신호처리부(50)는 본 발명에 의한 자동 이득 제어 증폭단이 레이다 수신기에서 사용될 경우, 출력단자 OUT를 통해 타겟에 대한 정보를 가지고 있는 정보 신호를 출력한다.
신호처리부(50)로부터 출력되는 디지탈 제어신호는 구동 버퍼(93)를 거쳐 제1 및 제2메모리들(92 및 94)을 구동한다. 이 때, 제1 및 제2메모리들(92 및 94)는 AGC 증폭기들(40 및 44)의 비선형 영역을 선형 특성화 할 수 있는 선형 특성화 데이타를 각각 내장하고 있다. 제1 및 제2DAC들(90 및 91)은 각각 제1 및 제2메모리들(92 및 94)에서 출력되는 디지탈 데이타 값을 아날로그 신호로 변환하여 해당 제어 신호 구동부(77 또는 79)로 각각 출력한다. 제2도에 도시된 각 연산 증폭기들(62 및 64)은 AGC증폭기들(40 및 44)의 이득을 제어하는 제어전압을 해당 AGC 증폭기(40 또는 44)로 각각 출력한다.
예를 들어, N이 8인 경우, 제어신호 출력부(60)는 8비트의 디지탈 제어신호를 입력하여 최상위 비트가 '0'인 경우, 제1AGC 증폭기(40)로 3볼트의 일정한(이 때 제1AGC 증폭부의 이득이 최저) 제1제어신호를 출력하고, '1' 인 경우, 최상위 비트 이하의 비트값에 따라 3볼트에서 5볼트까지 제1제어신호를 가변하여 출력함으로서, 제1AGC 증폭부(40)의 이득을 가변할 수 있다.
반대로, 제어신호 출력부(60)는 디지탈 제어신호의 최상위 비트가 '1' 인 경우, 제2 AGC 증폭부(44)로 0볼트의 일정한 제2제어신호를 출력하고, '0' 인 경우,최상위 이하의 비트값에 따라 1.2볼트에서 0볼트까지 변화된 제2제어신호를 출력하여 제2AGC 증폭부(44)의 이득을 가변할 수 있다. 다은 표1은 이와 같은 동작을 나타낸다.
표 1.
본 발명에 의한 디지탈 제어회로의 다른 실시예로서, 만일, 다단 자동 이득 제어 증폭단에서 제2AGC 증폭부(44)와 제2증폭부(46) 사이에 AGC 증폭부, 증폭부, AGC 증폭부, 증폭부‥‥ AGC 증폭부 순으로 소정 갯수의 AGC 증폭부들과 증폭부들이 엇갈려서 연결될 수 있다. 여기서, AGC 증폭부들은 각각 새로운 제어 신호 출력부(미도시)로부터 출력된다.
새로운 제어 신호 출력부는 제2도에 도시된 제어 신호 출력부(60)와 기능은 동일하며 DAC, 메모리 및 제어 신호 구동부를 소정 갯수만큼 더 구비하여, 소정 갯수의 제어신호를 각 증폭부 및 AGC 증폭부들로 출력한다.
AGC 증폭부가 더 많이 존재할수록 입력신호의 선형 영역은 더욱 넓어 질수 있으며, 사용자는 AGC 증폭기의 가격과 선형성을 적절히 고려하여 AGC 증폭기의 수를 선택할 수 있다.
상술한 바와 같이, 본 발명에 의한 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어 회로는 디지탈 방식으로 제어회로를 구성하기 때문에 회로의 구현이 용이하고, 잡음에 강하며, 2개 이상의 자동 이득 제어 증폭기들을 제어할 수 있고,RF단 뿐만 아니라 IF단에서 자동 이득 제어 증폭기들이 사용될 때, 그들의 비선형 영역도 활용할 수 있도록 하기 때문에 넓은 동적 동작 범위를 확보할 수 있는 효과가 있다.
제1도는 종래의 자동 이득 제어 증폭단 및 이를 위한 아날로그 방식의 제어회로의 블럭도이다.
제2도는 본 발명에 의한 다단 자동 이득 제어 중폭단을 제어하는 디지탈 제어회로의 일실시예의 블럭도이다.

Claims (9)

  1. 제1제어신호에 응답하여 입력신호의 이득을 자동으로 제어하여 출력하는 제1자동이득 제어 증폭 수단과, 입력한 제1자동 이득 제어 증폭 수단의 출력을 상기 입력신호의 주파수 형태에 따라 증폭하여 출력하는 제1증폭수단과, 입력한 상기 제1증폭수단으로부터 출력되는 신호의 이득을 제2제어신호에 응답하여 자동으로 제어하여 출력하는 제2자동 이득 제어 증폭 수단과, 상기 제2자동 이득 제어 증폭 수단의 출력을 상기 입력신호의 주파수 형태에 따라 증폭하여 출력하는 제2증폭수단을 가지는 다단 자동 이득 제어 증폭단을 디지탈 방식으로 제어하는 디지탈 제어회로에 있어서,
    상기 제2증폭수단으로부터 출력되는 신호의 크기를 측정하고, 원하는 정보 신호를 검출하여 출력하는 검출수단:
    아날로그 형태의 상기 정보 신호를 디지탈 형태로 변환하여 출력하고, 상기 크기와 기준 신호를 비교하여 디지탈 형태의 디지탈 제어신호를 출력하는 신호 처리수단; 및
    선형 특성화용 데이타를 저장하고, 저장된 상기 선형 특성화용 데이타를 상기 디지털 제어신호에 응답하여 아날로그 신호로 변환하여 상기 제1 및 상기 제2제어신호로서 출력하는 제어신호 출력수단을 구비하는 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로.
  2. 제1항에 있어서, 상기 제어신호 출력수단은
    상기 선형 특성화용 데이타중 하나를 저장하고, 상기 디지탈 제어신호에 응답하여 저장된 데이타를 출력하는 제1저장수단;
    상기 선형 특성화용 데이타중 다른 하나를 저장하고, 상기 디지탈 제어신호에 응답하여 저장된 데이타를 출력하는 제2저장수단;
    상기 제1저장수단에 저장된 데이타를 아날로그 신호로 변환하여 상기 제1제어신호로서 출력하는 제1디지탈/아날로그 변환수단: 및
    상기 제2저장수단에 저장된 데이타를 아날로그 신호로 변환하여 상기 제2제어신호로서 출력하는 제2디지탈/아날로그 변환수단을 구비하는 것을 특징으로 하는 다단 자동 이득 제어 중폭단을 제어하는 디지탈 제어회로.
  3. 제2항에 있어서, 상기 제어신호 출력수단은
    상기 신호처리수단으로부터 출력되는 상기 디지탈 제어신호를 입력하여 버퍼링 후에, 상기 제1 및 제2저장수단으로 각각 출력하는 구동버퍼:
    상기 제1디지탈/아날로그 변환수단으로부터 출력되는 아날로그 신호를 입력하여 상기 제1제어신호로서 송출하는 제1제어신호 구동수단; 및
    상기 제2디지탈/아날로그 변환수단으로부터 출력되는 아날로그 신호를 상기 제2제어신호로서 송출하는 제2제어신호 구동수단을 더 구비하는 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로.
  4. 제1항에 있어서, 상기 입력신호는 레이다로부터 직접 수신된 타겟(target) 신호이거나 레이다 수신부의 믹서로부터 출력되는 타겟신호이고,
    상기 정보 신호는 도플러 주파수에 대한 정보를 포함하고 있는 신호인 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어신호.
  5. 제1항에 있어서, 상기 다단 자동 이득 제어 증폭단이 상기 제2자동 이득 제어 증폭수단과 상기 제2증폭수단 사이에서 서로 엇갈려 연결되는 소정 갯수의 증폭수단들 및 자동 이득 제어 증폭수단들을 더 구비하고, 상기 소정 갯수의 자동 이득 제어 증폭수단들은 각각 제어신호에 응답하여 동작할 때, 소정 갯수의 상기 제어신호들은 상기 제어신호 출력수단으로부터 출력되는 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로.
  6. 제5항에 있어서, 상기 제어신호 출력수단은
    각각 선형 특성화용 데이타를 저장하고, 상기 디지탈 제어신호에 응답하여 저장된 데이타를 각각 출력하는 저장수단들; 및
    상기 각 저장수단에 저장된 데이타를 아날로그 신호로 변환하여 상기 제1, 제2제어신호 또는 소정 갯수의 상기 제어신호로서 각각 출력하는 디지탈/아날로그 변환수단들을 구비하는 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로.
  7. 제6항에 있어서, 상기 제어신호 출력수단은
    상기 신호처리수단으로부터 출력되는 디지탈 제어신호를 입력하여 버퍼링 후에, 상기 각 저장수단들로 각각 출력하는 구동 버퍼; 및
    상기 디지탈/아날로그 변환수단들로부티 각각 출력되는 아날로그 신호를 입력하여 상기 제1, 2 또는 각 제어신호로서 송출하는 제어신호 구동수단을 더 구비하는 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로.
  8. 제3항에 있어서, 상기 제1제어신호 구동수단은
    제1연산 증폭기;
    상기 제1디지탈/아날로그 변환수단의 출력과 상기 제1연산 증폭기의 양의 단자 사이에 연결되는 제1저항;
    상기 제1연산 증폭기의 출력과 상기 제1연산 증폭기의 음의 단자 사이에 연결되는 제2저항;
    상기 제2자동 이득 제어 증폭수단과 상기 제1연산 증폭기의 출력 사이에 연결되는 제3저항; 및
    상기 제3저항과 상기 제2자동 이득 제어 증폭수단의 사이에 한쪽이 연결되고 다른 한쪽은 접지되는 제1커패시터를 구비하는 것을 특징으로 하는 다단 자동 이득 제어 중폭단을 제어하는 디지탈 제어회로.
  9. 제3항에 있어서, 상기 제2제어신호 구동수단은
    제2연산 증폭기;
    상기 제2디지탈/아날로그 변환수단의 출력과 상기 제2연산 증폭기의 양의 단자 사이에 연결되는 제4저항;
    상기 제2연산 증폭기의 출력과 상기 제2연산 증폭기의 음의 단자사이에 연결되는 제5저항:
    상기 제1자동 이득 제어 증폭수단과 상기 제2연산 증폭기의 출력 사이에 연결되는 제6저항; 및
    상기 제6저항과 상기 제1자동 이득 제어 증폭수단의 사이에 한쪽이 연결되고, 다른 한쪽은 접지되는 제2커패시터를 구비하는 것을 특징으로 하는 다단 자동 이득 제어 증폭단을 제어하는 디지탈 제어회로.
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