JPH031709A - 可変抵抗回路および可変利得増幅器 - Google Patents
可変抵抗回路および可変利得増幅器Info
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- JPH031709A JPH031709A JP1136496A JP13649689A JPH031709A JP H031709 A JPH031709 A JP H031709A JP 1136496 A JP1136496 A JP 1136496A JP 13649689 A JP13649689 A JP 13649689A JP H031709 A JPH031709 A JP H031709A
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- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000000704 physical effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Attenuators (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は入力レベルに応じて抵抗値が変わる可変抵抗回
路およびこの可変抵抗回路を用いた可変利得増幅器に関
する。
路およびこの可変抵抗回路を用いた可変利得増幅器に関
する。
（従来の技術）
従来、入力レベル）こよって利得の変化する増幅器とし
ては、対数増幅器や逆対数増幅器等が知られている。
ては、対数増幅器や逆対数増幅器等が知られている。
これらの各増幅器はトランジスタやダイオードなどの対
数特性を持っている素子と、演算増幅器等の理想的な増
幅率を持っている増幅素子とを組み合わせて対数特性や
、逆対数特性を得るようにしたものであり、信号が入力
されると、この信号のレベルに応じた増幅率で入力信号
を増幅して出力信号を生成する。
数特性を持っている素子と、演算増幅器等の理想的な増
幅率を持っている増幅素子とを組み合わせて対数特性や
、逆対数特性を得るようにしたものであり、信号が入力
されると、この信号のレベルに応じた増幅率で入力信号
を増幅して出力信号を生成する。
しかしながらこのような各増幅器は対数特注を持ってい
るトランジスタやダ・ｒオード等の特性によって入力レ
ベルに対する増幅率が一五的に決まってしまうので１回
路設計上の自由度が小さいという問題があった。
るトランジスタやダ・ｒオード等の特性によって入力レ
ベルに対する増幅率が一五的に決まってしまうので１回
路設計上の自由度が小さいという問題があった。
また、可変利得特性も対数特性あるいは逆対数特性とい
うようにある程度、限定されてしまい、任意の可変利得
特性を得ることができないという問題があった。
うようにある程度、限定されてしまい、任意の可変利得
特性を得ることができないという問題があった。
（発明の目的）
本発明は上記の事情に鑑みてなされたものであって、素
子が持っている物理的な特性を用いることなく任意の可
変利得特性を得ることができる＝ｒｒ変抵抗抵抗回路び
可変利得増幅器を提供することを目的としている。
子が持っている物理的な特性を用いることなく任意の可
変利得特性を得ることができる＝ｒｒ変抵抗抵抗回路び
可変利得増幅器を提供することを目的としている。
（発明の概要）
上３己の目的を達成する為、本発明による可変抵抗回路
においては以下の如き構成をとる。即ち、入力されたア
ナログ信号を△／Ｄ変換してデジタル信号を生成するｌ
＼／Ｄ変換部と、所望の可変利得特性に対応した複数の
田方コードが予め格納され面記Δ／Ｄ変換部から出力さ
れるデジタル信号に応じて各出力コードのいずれかを選
択的：こ出力するルックアップテーブル部と、このルッ
クアップテーブル部から出力される出力コードに応じて
抵抗値が切り台わるラダー抵抗部とを知えたことを特徴
としている。
においては以下の如き構成をとる。即ち、入力されたア
ナログ信号を△／Ｄ変換してデジタル信号を生成するｌ
＼／Ｄ変換部と、所望の可変利得特性に対応した複数の
田方コードが予め格納され面記Δ／Ｄ変換部から出力さ
れるデジタル信号に応じて各出力コードのいずれかを選
択的：こ出力するルックアップテーブル部と、このルッ
クアップテーブル部から出力される出力コードに応じて
抵抗値が切り台わるラダー抵抗部とを知えたことを特徴
としている。
また、上記の目的を達成する為、本発明による可変利得
増幅器においては以下の如き構成をとる。即ち、入力さ
れたアナログ信号をＡ／Ｄ変換してデジタル信号を生成
するＡ１０変換部と、所望の可変利得特性に対応した各
出力コードが予め格納され前記Δ／Ｄ変換部から出力さ
れるデジタル信号に応じて各出力コードのいずれかを選
択的に出力するルックアップテーブル部と、このルック
アップテーブル部から出力される出力コードに応じて抵
抗値が切り替わるラダー抵抗部と、このラダー抵抗部の
抵抗値に応じて増幅率が変化する可変増幅部とを備えた
ことを特徴としている。
増幅器においては以下の如き構成をとる。即ち、入力さ
れたアナログ信号をＡ／Ｄ変換してデジタル信号を生成
するＡ１０変換部と、所望の可変利得特性に対応した各
出力コードが予め格納され前記Δ／Ｄ変換部から出力さ
れるデジタル信号に応じて各出力コードのいずれかを選
択的に出力するルックアップテーブル部と、このルック
アップテーブル部から出力される出力コードに応じて抵
抗値が切り替わるラダー抵抗部と、このラダー抵抗部の
抵抗値に応じて増幅率が変化する可変増幅部とを備えた
ことを特徴としている。
（発明の実施例）
以下、本発明を図面に示した実施例に基づいて詳細に説
明する。
明する。
第１図は本発明による可変抵抗回路および可変利得増幅
器の一実施例を示すブロック図である。
器の一実施例を示すブロック図である。
この図に示す可変利得増幅器は入力信号を増隔する増幅
部ｌと、入力信号のレベルに応じて前記増幅部ｌの増幅
率を変える利得可変部２とを備えている。
部ｌと、入力信号のレベルに応じて前記増幅部ｌの増幅
率を変える利得可変部２とを備えている。
増幅部ｌは２入力型の演算増幅器：３と、信号入力端子
４と前記演算増幅器３の反転入力端Ｔとに接続される入
力抵抗５（抵抗値はＲ１）と、前記演算増幅器：３の反
転入力端ｒと制御端７’６とに接続される帰還抵抗７（
抵抗値はＲ２）と、ｒｉｉｊ記演算増幅器３の非反転入
力端子と接地点とに接続されるインピーダンス整合用の
抵抗８とを備えている。
４と前記演算増幅器３の反転入力端Ｔとに接続される入
力抵抗５（抵抗値はＲ１）と、前記演算増幅器：３の反
転入力端ｒと制御端７’６とに接続される帰還抵抗７（
抵抗値はＲ２）と、ｒｉｉｊ記演算増幅器３の非反転入
力端子と接地点とに接続されるインピーダンス整合用の
抵抗８とを備えている。
また、利得可変部２３ま前記入力端子４を介して入力さ
れたアナログ信号（入力信号）をデジタル信号に変換す
る１へ／Ｄ変換回路９と、このＡ／Ｄ変換回路９６）ら
出力されるデジタル信号をアドレスとして予め登録され
ている出力コードのいずれかを読み出して出力するルッ
クアップテーブルＩＯと、このルックアップテーブル１
０から出力された出力コードに応じて抵抗値が変化する
可変抵抗回路１１と、このラダー抵抗部Ｉｔの一端と前
記演算増幅器３の出力端子とに接続される分圧用の抵抗
＋２（抵抗値はＲ４）とを備えている。
れたアナログ信号（入力信号）をデジタル信号に変換す
る１へ／Ｄ変換回路９と、このＡ／Ｄ変換回路９６）ら
出力されるデジタル信号をアドレスとして予め登録され
ている出力コードのいずれかを読み出して出力するルッ
クアップテーブルＩＯと、このルックアップテーブル１
０から出力された出力コードに応じて抵抗値が変化する
可変抵抗回路１１と、このラダー抵抗部Ｉｔの一端と前
記演算増幅器３の出力端子とに接続される分圧用の抵抗
＋２（抵抗値はＲ４）とを備えている。
ラダー抵抗部！ｌは第２図に示す如く複数のラダ一部１
３を並列に接続したものであり、各ラダー１．３はスイ
ッチジグ用のトランジスタ１４と、このトランジスタ１
４のベースに接続される電流制限用の抵抗１５と、市１
記トランジスタ１４のコレクタに接続される分圧用の抵
抗１６（抵抗（αは各々Ｒａｌ〜Ｒ０）とによって構成
されている。
３を並列に接続したものであり、各ラダー１．３はスイ
ッチジグ用のトランジスタ１４と、このトランジスタ１
４のベースに接続される電流制限用の抵抗１５と、市１
記トランジスタ１４のコレクタに接続される分圧用の抵
抗１６（抵抗（αは各々Ｒａｌ〜Ｒ０）とによって構成
されている。
次に、この実施例の入力信号増幅動作について説明する
。
。
まず、入力端子４に入力信号Ｖ１、が印加されると、可
変利得可変部２のＡ／Ｄ変換回路９はこの入力信号■、
をＡ／Ｄ変換してコードを生成しこれをルックアップテ
ーブル１０に供給し、予め登録されている出力コートの
いずれかを逆捩させて、これをラダー抵抗部＋１に供給
させる４これによってラダー抵抗部Ｉ＋を構成している
各トランジスタ１４がオン／オフして第３図に示す如＜
１ｉｊｊ記ルツクアツプテーブル１０から出力される
値に応じてその抵抗値Ｒ５が、 ア）が印加されているので、このときの入力伝号Ｖ’ｓ
と、出力信号Ｖ。０アとの間は次に示す如く、・・・
（２） となり、利得ａは、 ・・・ （１） の範囲で段階的に変化する。そして、このラダー抵抗部
１１の抵抗値］（５と抵抗１２の値Ｒ４とに応じた分圧
比で増幅部１を構成する演算増幅器３の出力を分圧し、
これを増幅部１の制御端−Ｊ’ ６に印加する。
変利得可変部２のＡ／Ｄ変換回路９はこの入力信号■、
をＡ／Ｄ変換してコードを生成しこれをルックアップテ
ーブル１０に供給し、予め登録されている出力コートの
いずれかを逆捩させて、これをラダー抵抗部＋１に供給
させる４これによってラダー抵抗部Ｉ＋を構成している
各トランジスタ１４がオン／オフして第３図に示す如＜
１ｉｊｊ記ルツクアツプテーブル１０から出力される
値に応じてその抵抗値Ｒ５が、 ア）が印加されているので、このときの入力伝号Ｖ’ｓ
と、出力信号Ｖ。０アとの間は次に示す如く、・・・
（２） となり、利得ａは、 ・・・ （１） の範囲で段階的に変化する。そして、このラダー抵抗部
１１の抵抗値］（５と抵抗１２の値Ｒ４とに応じた分圧
比で増幅部１を構成する演算増幅器３の出力を分圧し、
これを増幅部１の制御端−Ｊ’ ６に印加する。
一方、前記入力端子４に印加された入力信号Ｖ８は増幅
部ｌに入力されて増幅される。
部ｌに入力されて増幅される。
このとき、制御端子６には前記入力信号ｖ１Ｈのレベル
に応じて予め登録されている抵抗比のいずれかで分圧さ
れた清算増幅器３の出力信号（■０ｕとなる。
に応じて予め登録されている抵抗比のいずれかで分圧さ
れた清算増幅器３の出力信号（■０ｕとなる。
ここで、各抵抗５．７、
Ｉ２の６値Ｒｉ 、 Ｒ２
、Ｒ４は固定であるから、
と置けば、面Ｊ己（３）式は、
となる。
そして、この（６）式に示すラダー抵抗部ＩＩの抵抗値
Ｒ５は前記（１）式に示す範囲で段階的に変化する。
Ｒ５は前記（１）式に示す範囲で段階的に変化する。
ここによって、増・福部１の利得αは、・・・ （７）
の範囲で段階的に変化する。
したがって、入力信号ＶＩＮをＡ／Ｄ変換して得られる
値に対する所望の利得を示す値をルックアップデープル
ＩＱに書き込んでおくだけで、入力信号Ｖ ＩＮのレベ
ルに応じた所望の利得でＨ”ｌ ａａ人カイ≦号ｖ１Ｎ
を増幅することができる。
値に対する所望の利得を示す値をルックアップデープル
ＩＱに書き込んでおくだけで、入力信号Ｖ ＩＮのレベ
ルに応じた所望の利得でＨ”ｌ ａａ人カイ≦号ｖ１Ｎ
を増幅することができる。
このようにこの実施例においては、所望する利得可変特
性に応じてルックアップテーブルｌＯに所定の値を５き
込んでおくだけで、入力信号ＶＩＨのレベルに応じた所
望の利得を得ることができるので、従来の如くトランジ
スタ、ダイオード等の素子自身が持っている物理的な特
性を用いることなく任１位の可変利得特性を得ることが
できる５また、上述した実施例においては、増幅器とし
演算増幅器３を用いているが、外付は抵抗の値の変化に
応じて利得が変わるものであれば、池の種類の増幅器を
用いるようにしても良い。
性に応じてルックアップテーブルｌＯに所定の値を５き
込んでおくだけで、入力信号ＶＩＨのレベルに応じた所
望の利得を得ることができるので、従来の如くトランジ
スタ、ダイオード等の素子自身が持っている物理的な特
性を用いることなく任１位の可変利得特性を得ることが
できる５また、上述した実施例においては、増幅器とし
演算増幅器３を用いているが、外付は抵抗の値の変化に
応じて利得が変わるものであれば、池の種類の増幅器を
用いるようにしても良い。
また、Ａ／Ｄ変換回路９やルックアップテーブル１０の
ビット数を４ビツトにしているが、これを８ビツト、１
６ビツトにして更に利得分解能を向上させるようにして
も良い。
ビット数を４ビツトにしているが、これを８ビツト、１
６ビツトにして更に利得分解能を向上させるようにして
も良い。
また、上述した実施例においては、可変利得部２の処理
遅延時間がほぼ零の場合を例にとって説明したが、この
可変利得部２の処理遅延時間を無視できない場合には、
第４図に示す如く入力端子４と、増幅部１との間にタイ
ミングＡ瀧用の遅延回路２０を挿入するようにしても良
い。
遅延時間がほぼ零の場合を例にとって説明したが、この
可変利得部２の処理遅延時間を無視できない場合には、
第４図に示す如く入力端子４と、増幅部１との間にタイ
ミングＡ瀧用の遅延回路２０を挿入するようにしても良
い。
（発明の効果）
以上説明したように本発明によれば、素子が持っている
物理的な特性を用いることなく任意の可変利得特性を得
ることができる。
物理的な特性を用いることなく任意の可変利得特性を得
ることができる。
第１図は本発明による可変抵抗回路および可変利得増幅
器の一実施例を示すブロック図、第２図は第１図に示す
可変抵抗回路の一例を示す回路図、第３図（ま同実施例
を説明するための表、第４シ１は本発明による可変抵抗
回路および可変利得増幅器の他の実施例を示すブロック
図である。 １・・・可変増幅部（増幅部）、２・・・可変抵抗回路
（利得可変８１Ｋ）、９・・・Ａ／Ｄ変換部（、へ／Ｄ
変換回路）、ＩＯ・・・ルックアップテーブル部（ルッ
クアップデープル）、１１−・・ラダー抵抗部。 特許出願人 東洋通信機株式会社
器の一実施例を示すブロック図、第２図は第１図に示す
可変抵抗回路の一例を示す回路図、第３図（ま同実施例
を説明するための表、第４シ１は本発明による可変抵抗
回路および可変利得増幅器の他の実施例を示すブロック
図である。 １・・・可変増幅部（増幅部）、２・・・可変抵抗回路
（利得可変８１Ｋ）、９・・・Ａ／Ｄ変換部（、へ／Ｄ
変換回路）、ＩＯ・・・ルックアップテーブル部（ルッ
クアップデープル）、１１−・・ラダー抵抗部。 特許出願人 東洋通信機株式会社
Claims (2)
- （１）入力されたアナログ信号をＡ／Ｄ変換してデジタ
ル信号を生成するＡ／Ｄ変換部と、所望の可変利得特性
に対応した複数の出力コードが予め格納され前記Ａ／Ｄ
変換部から出力されるデジタル信号に応じて各出力コー
ドのいずれかを選択的に出力するルックアップテーブル
部と、このルックアップテーブル部から出力される出力
コードに応じて抵抗値が切り替わるラダー抵抗部とを備
えたことを特徴とする可変抵抗回路。 - （２）入力されたアナログ信号をＡ／Ｄ変換してデジタ
ル信号を生成するＡ／Ｄ変換部と、所望の可変利得特性
に対応した各出力コードが予め格納され前記Ａ／Ｄ変換
部から出力されるデジタル信号に応じて各出力コードの
いずれかを選択的に出力するルックアップテーブル部と
、このルックアップテーブル部から出力される出力コー
ドに応じて抵抗値が切り替わるラダー抵抗部と、このラ
ダー抵抗部の抵抗値に応じた出力を入力して増幅率が変
化する可変増幅部とを備えたことを特徴とする可変利得
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136496A JPH031709A (ja) | 1989-05-30 | 1989-05-30 | 可変抵抗回路および可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136496A JPH031709A (ja) | 1989-05-30 | 1989-05-30 | 可変抵抗回路および可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031709A true JPH031709A (ja) | 1991-01-08 |
Family
ID=15176524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136496A Pending JPH031709A (ja) | 1989-05-30 | 1989-05-30 | 可変抵抗回路および可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031709A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256399B1 (en) | 1992-07-08 | 2001-07-03 | Ncs Pearson, Inc. | Method of distribution of digitized materials and control of scoring for open-ended assessments |
| US6558166B1 (en) | 1993-02-05 | 2003-05-06 | Ncs Pearson, Inc. | Multiple data item scoring system and method |
| KR100397344B1 (ko) * | 1999-10-13 | 2003-09-13 | 엘지전자 주식회사 | 증폭기의 자동이득 제어장치 |
| US6675133B2 (en) | 2001-03-05 | 2004-01-06 | Ncs Pearsons, Inc. | Pre-data-collection applications test processing system |
| KR102180180B1 (ko) * | 2019-07-19 | 2020-11-18 | 엘지전자 주식회사 | 분해능 제어 장치 및 분해능 제어 방법 |
-
1989
- 1989-05-30 JP JP1136496A patent/JPH031709A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256399B1 (en) | 1992-07-08 | 2001-07-03 | Ncs Pearson, Inc. | Method of distribution of digitized materials and control of scoring for open-ended assessments |
| US6558166B1 (en) | 1993-02-05 | 2003-05-06 | Ncs Pearson, Inc. | Multiple data item scoring system and method |
| KR100397344B1 (ko) * | 1999-10-13 | 2003-09-13 | 엘지전자 주식회사 | 증폭기의 자동이득 제어장치 |
| US6675133B2 (en) | 2001-03-05 | 2004-01-06 | Ncs Pearsons, Inc. | Pre-data-collection applications test processing system |
| KR102180180B1 (ko) * | 2019-07-19 | 2020-11-18 | 엘지전자 주식회사 | 분해능 제어 장치 및 분해능 제어 방법 |
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