JP2000509920A - 基準信号を具備したディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】 １つの出力を含むディジタル・アナログ変換器であって、この出力はディジタル・アナログ変換回路の残りの部分の動作の変動を補償するための基準信号（Ｖ／２）として使用される、予め定められた衝撃係数のパルス幅変調信号を提供する。このディジタル・アナログ変換器は複数の出力段（４６）を有する。各々の出力段（４６）は３状態バッファ（５４）を含みこれは１つのオン信号、１つのオフ信号または１つのパルス幅変調信号ＰＷＭを出力し、これは入力ディジタル信号値内の指数ビットに応答する折線復号器（５０）で制御されて動作するマルチプレクサ（５２）で選択される。パルス幅変調信号が選択された場合、その衝撃係数はパルス幅変調復号器（４８）で制御され、これは入力ディジタル信号値内の仮数ビットに応答する。

Description

【発明の詳細な説明】 基準信号を具備したディジタル・アナログ変換器 産業上の利用分野 本発明はディジタル・アナログ変換器に関する。 既知のディジタル・アナログ変換器は、梯子型抵抗器を組み入れたシステムを 含み、その構成要素は入力ディジタル信号の値に応じて選択的にエネルギーが供 給されて適切な大きさの全出力信号を発生する。またディジタル・アナログ変換 を実行するためにパルス幅変調（ＰＷＭ）技術を用いることも知られている。こ れらのＰＷＭ技術では、入力ディジタル信号で制御された衝撃係数のパルス幅変 調された信号が発生される。このパルス幅変調信号は続いて低域フィルタ処理さ れ、パルス幅変調信号の衝撃係数に基づいた値を備えたアナログ信号が生成され る。 ディジタルおよびアナログ部分の両方を含む回路の分野に於いて、回路を出来 るだけディジタル部分で実現することが好ましい。ディジタル部分は集積回路と して実現できるので、これは比較的廉価、コンパクトそして省電力また同様にア ナログ回路の許容差の問題に対しても比較的耐性が強い。 ディジタル・アナログ変換器では、何処かでディジタル回路からアナログ回路 への変換がなされなければならない。このインタフェースは更なる制約を作り出 すため、回路のディジタル部分と回路のアナログを接続するための回線は出来る だけ少なくすることが望ましい。この理由は回路のディジタル部分は典型的に集 積回路として実現されており、このサイズは非常に小さくて利用可能な入出力接 続数が制限されるためである。従って回路のディジタル部分から回路のアナログ 部分へ接続するのに必要な接続数が多くなると、それだけディジタル回路で必要 となるその他の機能を実行できる接続数が少なくなる。 本発明は改善されたディジタル・アナログ変換器を提供する問題を解決してお り、使用されるディジタル回路の部分を増やし回路のディジタル部分と回路のア ナログ部分との間を接続するのに必要な数も少なくできる。 本発明の１つの特長として、入力ディジタル信号値を出力アナログ信号に変換 するためのディジタル・アナログ変換器が提供されており、前記ディジタル・ア ナログ変換器は、 前記入力ディジタル信号値に応じて無校正アナログ信号を生成するための変換 回路と、 予め定められた衝撃係数の基準信号を発生させるための基準信号回路で、前記 変換回路と前記基準信号回路とが単一の集積回路の中に、共有集積回路供給電圧 、共有環境条件および共通の製造差の変化が前記無校正アナログ信号および前記 基準信号内の変化と整合するように形成された前記基準信号回路と、 前記基準信号から基準電圧を生成するための基準信号低域フィルタと、そして 前記無校正アナログ回路と前記基準信号電圧とに応じて、前記出力アナログ信 号を生成するための校正回路とを含む。 この様にして供給およびパッド電圧内の変化、製造差（微弱出力パッドドライ バ）、動作温度並びに無校正アナログ信号内に変化を生じさせる同様の事象が補 償されて更に正確なディジタル・アナログ変換が実施される。 提出された実施例の中で前記変換回路は複数の出力段を含み、各々前記入力デ ィジタル値に応答して１つの構成要素信号を生成し、これは１つの信号強度を有 するオン信号、前記信号強度を有するパルス幅変調信号及びオフ信号の中の１つ であり、異なる出力段に対する前記オン信号および前記パルス幅変調信号は異な る信号強度を有し、共通加算ノードに並列接続されて加算信号を生成し、そして 前記校正回路は前記加算ノードに於ける前記加算信号の全てのパルス幅変調要素 を低域フィルタ処理して前記出力アナログ信号を生成するための低域フィルタを 含む。 異なる信号強度を具備した複数の出力段を使用する際に、各々の段はオン／オ フ方式またはパルス幅変調方式で動作可能である。パルス幅変調により高いダイ ナミックレンジが得られるので過度の数の出力段を必要とすることなく十分に細 かな分解能が用意できる。低域フィルタはアナログの性質を必要とする唯一の部 分であるので、ディジタル・アナログ変換器が基本的にディジタル回路で実現さ れるべきであると言う要求に合致している。 使用するために設計された出力アナログ信号の範囲を滑らかにかつ効果的にカ バーする高いダイナミックレンジを実現するために、異なる出力段に対する前記 オン信号および前記パルス幅変調信号に対数関係の強度をを持たせることが好適 であることが分かっている。 ディジタル回路内では、この様な対数的関係を実現する際には前記信号強度が 出力値の間で２の因数で増加するように簡単化されている。 入力ディジタル信号値とこの方法によるディジタル・アナログ変換器の応答の 間の関係は多くの異なる形式を取りうる。しかしながら、本発明の好適に簡単化 された実施例は、前記入力ディジタル信号値の１つまたは複数の折線ビットが、 前記出力段のどれが前記オン信号を生成し、前記出力段のどれが前記パルス幅信 号を生成しそして前記出力段のどれが前記オフ信号を生成するかを制御する方式 のものである。 複数の出力段が同時にパルス幅変調成分信号を発生するようにすることも可能 であろう。しかしながらディジタル入力信号値を表すために利用可能なビット空 間（時間スロット、ここで１ビットは時間スロットを表す）はそれ自体高価なも のである。ディジタル的にサンプリングされたアナログ信号表現を格納するため に必要な格納容量のデータ量は非常に大きくなるはずであり、従って与えられた 入力ディジタル信号値内のビット空間は最大効果を得るように使用されなければ ならない。本発明の提出された実施例に於いて、与えられた入力ディジタル信号 値に対して前記出力段の１つのみがパルス幅変調信号を発生するパルス幅変調段 であって、前記パルス幅変調出力段よりも低い信号強度の全ての出力段はオン信 号を発生し、前記パルス幅変調出力段よりも高い信号強度の全ての出力段はオフ 信号を発生する。 パルス幅信号の衝撃係数を意味の有る程度まで規定するために必要なビット空 間は、どの出力段がオンまたはオフ信号を生成するかを規定するために必要なビ ット空間に比較して比較的大きい。従って、ある特定の時刻には唯１つの出力段 のみがパルス幅変調信号を発生することが好ましい。更に、アナログ信号強度内 で要求されたダイナミックレンジを実現するために、より低い順位の出力段をオ ンとしてバイアスとし、その上にパルス幅変調信号に用意して詳細制御の程度を 追加し単調性を改善している。 上記に基づき、前記入力ディジタル信号値の複数の制御フィールドビットが前 記パルス幅変調信号の衝撃係数を選択することが提案されている。 ディジタル・アナログ変換器は両極性のアナログ信号を発生できるようにすべ きことが好ましく、従って前記入力ディジタル信号値の符号ビットが前記出力ア ナログ信号の極性を選択するように提案されている。 低域フィルタは多くの異なる方法で実現できるはずである。生じ得る１つの問 題は温度ドリフトの効果とディジタル回路内での製造許容差であり、低域フィル タを駆動する際に出力アナログ信号の絶対値に変動を与える結果となる。この問 題を軽減する、本発明の提出された実施例は前記低域フィルタが１つの差動増幅 器を含む種類のものであり、前記差動増幅器への基準入力は予め定められた衝撃 係数の基準信号から駆動された基準電圧である。 それ自体予め定められた衝撃係数を具備した基準信号から駆動される基準電圧 で校正された差動増幅器の使用を組み合わせることで、出力段で発生される構成 要素信号内の変動が基準信号内に対応する変化を伴い、これは互いにキャンセル するように働く。 異なる出力段の信号強度を制御するための効果的で廉価な１つの例は、各々の 出力段が抵抗要素を含み前記出力段に対する前記信号強度を制御するようにする 事である。 異なる段の信号強度間の変動は、前記抵抗要素が共通抵抗値を有し、共通の製 造バッチから求められた１つまたは複数の抵抗器で形成されるときに更に正確に 制御されるであろう。 本発明は多くの異なる実現例に於いてコクパクト性、高いダイナミックレンジ および高い分解能といった特長を提供する一方で、本発明が十例の中で提供する 特に強力な特長は、前記抵抗要素と前記低域フィルタ以外、前記ディジタル・ア ナログ変換器がディジタル集積回路を含む事である。 異なる型式の構成要素信号を共通加算ノードに効果的に駆動するために、各々 の出力段が前記構成要素信号を発生させる３状態バッファを含むことが提案され ている。 選択されるパルス幅変調パターンは多くの形式を取りうる。一般的に言って、 信号状態が遷移する際に電力を消費する。電力消費の削減は好ましい目的である が、それは携帯機器の長い運転を可能とし熱の発生を削減するからである。しか しながら低域フィルタの有効性および出力アナログ信号の忠実性を改善するため に、前記パルス幅変調信号が要求される衝撃係数に対して最も低い低周波数成分 と前記パルス幅変調信号のオーバーサンプリング周波数とを有するように提案さ れている。 本発明のディジタル・アナログ変換器は、多くの異なる物理事象を表現する入 力ディジタル信号値と共に使用できるであろう。しかしながら、本発明は前記入 力ディジタル信号値がディジタル音響サンプルで前記出力アナログ信号が音響変 換器を駆動する際に特に有用である。 別の観点から見ると、本発明は入力ディジタル信号値をアナログ信号に変換す るためのディジタル・アナログ変換方法を提供しており、前記ディジタル・アナ ログ変換方法は、 前記入力ディジタル信号値に応じて変換回路で無校正アナログ信号を生成し、 基準信号回路で予め定められた衝撃係数の基準信号を生成し、前記変換回路お よび前記基準信号回路は単一の集積回路の中に共有集積回路電源電圧、共有環境 条件および共通の製造差の変化が前記無校正信号および前記基準信号内に整合し た変化を起こすように形成されており、 前記基準信号を低域フィルタ処理して基準電圧を生成し、そして 前記無校正アナログ回路および前記基準電圧とに応じて校正回路で前記出力ア ナログ信号を生成する、以上のステップを含む。 続いて本発明の実施例を単に例として添付図を参照して説明する。 図１は入力ディジタル信号値の１つの実施例のフォーマットを図示する。 図２は図１の入力ディジタル信号値をディジタル・アナログ変換するための１ つの出力段を図示する。 図３は図２に図示された出力段の組を低域フィルタと組み合わせて図示する。 図４は図１，２及び３のシステムのディジタル・アナログ変換特性を図示する 。 図５は図１，２及び３のシステムの異なる折線選択ビットとの関係で折線操作 を図示する。 図６は図１，２及び３のシステムの入力ディジタル信号値と出力アナログ信号 との間の写像を図示する。 図７は入力ディジタル信号値の別の実施例のフォーマットを図示する。 図８は図７の入力ディジタル信号値をディジタル・アナログ変換するための出 力段を図示する。 図９は図８に図示された出力段の組を低域フィルタと組み合わせて図示する。 図１０は図７，８及び９のシステムのディジタル・アナログ変換特性を図示す る。 図１１は図７，８及び９のシステムの異なる折線選択ビットとの関係で折線操 作を図示する。 図１２は図７，８及び９のシステムの入力ディジタル信号値と出力アナログ信 号との間の写像を図示する。 図１３は図７の入力ディジタル信号値の異なる仮数値を符号化するパルス幅変 調を図示する。 図１４は予め定められた衝撃係数の基準信号、基準電圧と供給／レール電圧と の間の関係を図示する。 図１５は無校正アナログ信号と基準信号との間の整合変動を図示する。そして 、 図１６は別の実施例を図示し、この中でステレオ音響信号が２つの２段ディジ タル・アナログ変換器で生成され、続いて低域フィルタ処理されて増幅される。 図１は入力ディジタル信号値２を図示する。入力ディジタル信号値２は符号ビ ット４、２つの折線選択（指数）ビット６及び５つの制御フィールド（仮数）ビ ット８で構成されている。符号ビット４はディジタル・アナログ変換器で生成さ れる出力アナログ信号の極性を制御する。折線選択ビット６はディジタル・アナ ログ変換器のいずれの出力段がオン信号、オフ信号またはパルス幅変調信号を生 成するかを制御する。これはその上に出力アナログ信号が示されている図４に図 示されている特性上で特定の折線を選択することに相当する。制御フィールドビ ット８はディジタル・アナログ変換器の出力段の１つで生成されたパルス幅変調 信号の衝撃係数を制御する。これは折線選択ビット６で選択された図４内の折線 に沿った位置を特定することに相当する。 図２はアナログ・ディジタル変換器の１つの出力段を図示する。１つの５ビッ トパルス幅変換復号器（実際は全ての出力段の間で共有される）１２は制御フィ ールドビット８を３２個の考えられる衝撃係数の１つを有するパルス幅変調信号 ＰＷＭに変換する。制御フィールドビット０００００は衝撃係数１６／３２を生 成する。制御フィールドビット０１１１１は衝撃係数３１／３２を生成し、中間 の制御フィールドビット００００１から０１１１０は衝撃係数１７／３２から３ ０／３２を生成する。制御フィールドビット１００００は衝撃係数０／３２を生 成する。制御フィールドビット１１１１１は衝撃係数１５／３２を生成し、中間 の制御フィールドビット１００００から１１１１１の間は衝撃係数１／３２から １４／３２を生成する。 折線復号器１４は折線選択ビット６に応じて折線操作出力を生成し、これはマ ルチプレクサ１６に供給される。折線選択ビット６の内容に応じて、折線復号器 １４はマルチプレクサ１６を折線操作ビットで制御し、マルチプレクサ１６で出 力されるオン信号１８、オフ信号２０及びパルス幅変調信号の内の１つを選択す る。折線選択ビット６の折線操作信号への写像は出力段が異なると違っており、 任意の与えられた折線選択ビットに対してマルチプレクサの１つがパルス幅変調 信号を選択し、より高位のマルチプレクサはオン信号１８を選択し、そしてより 低位のマルチプレクサはオフ信号２０を選択する。 符号ビット４は３状態バッファ２２への入力を提供する。３状態バッファ２２ マルチプレクサ１６の出力でゲートが掛けられており、その出力を集積回路の出 力パッド２４へ供給する。図２内の出力パッド２４の左側の構成要素は集積回路 の全部分である。出力パッド２４からの信号は続いて抵抗要素２６へ通され、こ れは出力段の次数に応じて特定の値を有する。抵抗要素２６は同一値で同一製造 バッチの抵抗器のネットワークとして形成されている。この様にして、異なる出 力段１０内のそれぞれの抵抗要素２６の抵抗値の間に正確な対数関係が得られる 。 図３は４つの出力段１０を有するディジタル・アナログ変換器を図示する。こ れらの出力段１０はそれぞれの抵抗要素２６を介して共通加算ノード２８に接続 されている。共通加算ノード２８はその出力を低域フィルタ３０に通し、これは フィードバックネットワーク３４を具備した差動増幅器３２を含む。基準電圧Ｖ ／２が差動増幅器３２の非反転入力に供給され、それぞれの出力段１０からの構 成要素信号の合計が共通加算ノードから差動増幅器３２の反転入力に供給される 。フィードバックネットワーク３４の構成要素の値はパルス幅変調信号の最低フ ーリエ成分よりも十分に低い遮断周波数を備えた低域フィルタ特性を生じる様な 標準的手法に基づいて選択されている。 基準信号Ｖ／２は基準信号回路２７から、集積回路の更に別の出力パッド（３ 状態出力バッファの製造差を構成できるように出力段と同一の３状態出力バッフ ァを有する）経由で導かれ、これは５０％の衝撃係数を有する基準信号ＲＳを生 成し、続いて基準信号低域フィルタ３６を通されて基準電圧Ｖ／２を生成する。 この様にして集積回路で生成された信号の絶対強度の変動、例えば供給電圧の変 化によるもの、が補償されるがそれは同一の変化が差動増幅器３２で基準点とし て使用される基準電圧Ｖ／２内でも生じるからである。 図４は図３の回路のディジタル・アナログ変換特性を図示する。アナログ信号 は−４８０Ｉから＋４８０Ｉまで変化し、ここでＩはアナログ信号内での最小増 分（この場合およそＶ／（８^*Ｒ）で与えられ、ここでＶは３状態バッファ２２ が導通された時に出力パッド２４を駆動する電圧である）を提供する予め定めら れた電流である。９６０Ｉであるこのダイナミックレンジは１０ビットで線形的 に符号化される。しかしながら図１に関連して説明した、信号の対数的表現では このダイナミックレンジを８ビットで実現する。００から１ｆ（１６進）の入力 ディジタル信号値は第一折線３８の中にあり、各々Ｉの間隔の３２個の出力アナ ログ信号レベルを提供することが可能である。第二折線４０もまた３２個のアナ ログ信号レベルを提供することが可能であるが、この場合２^*Ｉの間隔である。 同様の事が第三折線４２及び第四折線４４にも言えて、それぞれ間隔４^*Ｉおよ び８^*Ｉのアナログ信号レベルを具備している。入力ディジタル信号値の最上位 ビットが”１”の場合、負の出力アナログ信号を表し対応する負折線３８’，４ ０’，４２’及び４４’が使用される。 アナログ信号のダイナミックレンジは大きくなるが、高いレベルでの分解能は 従来の線形符号化に比較して低くなる。しかしながら、多くの実生活での応用、 例えば音響信号ではこれはさほど重要ではない、何故ならば対数的特性は人間の 耳の反応に良く適合しており、従って音響サンプルに対して利用可能なビット空 間を最適に使用する。 図５は折線選択ビットまたは指数ビット（ＥＸＰ）と異なる出力段１０内でそ れぞれのマルチプレクサ１６に供給される折線操作信号との間の関係を図示する 。最も低い順位の出力段は最大強度の抵抗要素（この場合８^*Ｒ）を具備したも のであって、その選択された出力はＥＮ［０］と表されている。最も低い折線３ ８，３８’が選択されたとき、最低順位出力段がパルス幅変調成分を生成し、そ れより高い順位の出力段はオフに切り替えられる。指数が増加するに従って、パ ルス幅変調信号を発生する出力段の順位が高い方に移動し、より低い順位の出力 段が完全にオンに切り替えられまたより高位の出力段はオフのまま維持される。 最も高位の折線４４，４４’が指数値１１で選択される時、最高位順位の出力段 （抵抗要素Ｒに相当する）がパルス幅変調信号を生成し、全てのより低位の出力 段はオン信号を生成する。 図６は入力ディジタル信号値の符号、指数及び仮数ビットと構成要素信号Ｉｏ ｕｔ［ｎ］及び低域フィルタ処理される合計信号Ｉｔｏｔとの関係を図示する。 パルス幅変調信号を発生させている出力段に関して、図６の中に与えられている 値はその段に対する相対信号強度を掛け算された与えられた仮数に対する衝撃係 数である。 図７から図１３は本発明の第二の実施例を図示する。この実施例は上記の第一 の実施例と同じ原理で動作するが、この場合３ビット指数（折線選択ビット）と ４ビット仮数（制御フィールドビット）を使用している。これは図７に図示され ている。 図８は出力段４６を示し、この場合４ビットパルス幅変調復号器４８と折線復 号器５０とを含みこれは３つの指数ビットに応答する。マルチプレクサ５２及び ３状態バッファ５４は先に説明したものと同じ方法で動作する。 図９は図８に図示された出力段４６を８個含むディジタル・アナログ変換器を 図示する。この場合、抵抗要素範囲は抵抗値でＲから１２８^*Ｒの間である。全 ての出力段４６からの出力構成要素信号電流は低域フィルタ処理される前に共通 加算ノード５６へ通される。基準信号回路４７は５０％衝撃係数基準信号を生成 し、これは続いて基準信号低域フィルタ４９で低域フィルタ処理される。 図１０は図９のディジタル・アナログ変換器の特性を図示する。この特性はそ れぞれ異なる指数値で選択された８本の折線で構成されている。それぞれの折線 内の最大値は１６Ｉ，４８Ｉ，１１２Ｉ，４９６Ｉ，１００８Ｉ，２０３２Ｉそ して４０８０Ｉである。この特性の全ダイナミックレンジは８１６０Ｉである。 このダイナミックレンジを線形表現でカバーするためには普通は１３ビット必要 である。この対数表現では最後の折線を１２８Ｉ毎のステップで増加させること で８ビットのみでカバーしている。各々の折線は１６個の等間隔のレベルを有す ることが出来る。 図１１は指数値と折線復号器５０の折線操作出力との間の関係を図示する。こ の関係のパターンは先の実施例に関して図５で図示したものと同じである。指数 が増加すると、パルス幅変調信号を生成している出力段が、より低位の段をオン 状態に、そしてより高位の段をオフ状態にしながら増加する。 図１２は第二の実施例内の符号、指数および仮数ビットと構成要素及び全信号 との関係を示す。第一の実施例と比較して、より大きなステップサイズの対価と してより高いダイナミックレンジが実現できる。これは音響信号ディジタル・ア ナログ変換の分野では価値のあるトレードオフであることが分かっている。 図１３は仮数値と図８の４ビットパルス幅変調復号器４８でのパルス幅変調信 号出力との間の関係を図示する。仮数値１０００は衝撃係数０／１６を生成し、 これはその１６個の時間スロット（オーバーサンプリング周波数^*１６）の全て をオフ状態に残したパルス幅変調信号で表現される。仮数値（制御フィールドビ ット）００００は衝撃係数８／１６（５０％）を生成し、この時パルス幅変調信 号は各々の１６個のオーバーサンプリングされた時間スロットの間で、オフとオ ンとの間で変化する。５０％の衝撃係数を、８個の連続したオフの時間スロット とそれに８個のオンの時間スロットを続けることでも実現できるであろう。しか しながらこの様な復号化はより大きな低周波数フーリエ成分を含み、低域フィル タで除去することが更に難しくなるであろう。従って、導出されるアナログの忠 実度を改善するために最も高い周波数パターンが使用される。 図８の実施例に於いて、入力ディジタル信号値は出力される前に有る程度のデ ィジタル信号処理を受ける。このディジタル信号処理はディジタル・アナログ変 換器で導入される位相シフトの周波数変動の様な要因を補償するために使用でき る。もしも１００％衝撃係数がパルス幅変調信号に要求される場合は、これはデ ィジタル信号処理事前処理回路にこれらを強制的にオーバーレンジ状態とするサ ンプルデータを供給することにより実現され、このオーバーレンジ信号が４ビッ トパルス幅変調復号器４８に供給される。これは図１３の一番下の行に図示され ている。 図１４は基準信号５８を図示し、これは衝撃係数５０％でゼロと供給電圧Ｖｒ ａｉｌの間で変動する矩形波を含む。基準信号の平均値（低域フィルタ処理され たもの）は電源電圧の半分であり、回路内の何処かに基準電圧として供給されて いる。 図１５は無校正アナログ信号（共通ノード信号）の劣化による変動が基準電圧 内の変動と、ａ／ｂがほぼｃ／ｄと等しくなるように、整合される様子を図示し ている。この様にして電圧ドリフト、オフセット及びその他の回路内の許容差に 起因する問題が、基準電圧を基準入力レベルとして供給されている差動増幅器に よって校正される。 図１６は別の実施例を図示し、これは２つの２段音響チャンネルＡＯＬ，ＡＯ Ｒを有し、各々が関連する低域フィルタ及び増幅器とを有している。基準電圧Ｖ ｒｅｆは出力Ａｒｅｆで提供され、これは低域フィルタ処理される。この基準電 圧Ｖｒｅｆは両チャンネルのフィルタ及び増幅回路に供給され、集積回路で生成 された信号ＡＯＬ，ＡＯＲ及びＡｒｅｆ内の変動を補償する。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年３月１２日（１９９８．３．１２） 【補正内容】 明細書 基準信号を具備したディジタル・アナログ変換器 産業上の利用分野 本発明はディジタル・アナログ変換器に関する。 既知のディジタル・アナログ変換器は、梯子型抵抗器を組み入れたシステムを 含み、その構成要素は入力ディジタル信号の値に応じて選択的にエネルギーが供 給されて適切な大きさの全出力信号を発生する。またディジタル・アナログ変換 を実行するためにパルス幅変調（ＰＷＭ）技術を用いることも知られている。こ れらのＰＷＭ技術では、入力ディジタル信号で制御された衝撃係数のパルス幅変 調された信号が発生される。このパルス幅変調信号は続いて低域フィルタ処理さ れ、パルス幅変調信号の衝撃係数に基づいた値を備えたアナログ信号が生成され る。 EP-A-0,132,622はディジタル・アナログ変換器を開示しており、これは変換回 路、基準信号源および変換回路と基準信号との出力信号に応答して出力アナログ 信号を生成するための校正回路とを含む。 ディジタルおよびアナログ部分の両方を含む回路の分野に於いて、回路を出来 るだけディジタル部分で実現することが好ましい。ディジタル部分は集積回路と して実現できるので、これは比較的廉価、コンパクトそして省電力また同様にア ナログ回路の許容差の問題に対しても比較的耐性が強い。 ディジタル・アナログ変換器では、何処かでディジタル回路からアナログ回路 への変換がなされなければならない。このインタフェースは更なる制約を作り出 すため、回路のディジタル部分と回路のアナログを接続するための回線は出来る だけ少なくすることが望ましい。この理由は回路のディジタル部分は典型的に集 積回路として実現されており、このサイズは非常に小さくて利用可能な入出力接 続数が制限されるためである。従って回路のディジタル部分から回路のアナログ 部分へ接続するのに必要な接続数が多くなると、それだけディジタル回路で必要 となるその他の機能を実行できる接続数が少なくなる。 本発明は改善されたディジタル・アナログ変換器を提供する問題を解決してお り、使用されるディジタル回路の部分を増やし回路のディジタル部分と回路のア ナログ部分との間を接続するのに必要な数も少なくできる。 本発明の１つの特長として、入力ディジタル信号値を出力アナログ信号に変換 するためのディジタル・アナログ変換器が提供されており、前記ディジタル・ア ナログ変換器は、 前記入力ディジタル信号値に応じて無校正アナログ信号を生成するための変換 回路と、 基準信号を生成するための基準信号回路と、 前記無校正アナログ回路と前記基準信号電圧とに応じて、前記出力アナログ信 号を生成するための校正回路とを含み、 前記基準信号回路が予め定められた衝撃係数の基準信号を発生させるように適 合され、前記変換回路と前記基準信号回路とが単一の集積回路の中に、共有集積 回路供給電圧、共有環境条件および共通の製造差の変化が前記無校正アナログ信 号および前記基準信号内の変化と整合するように形成されており、そして 前記基準信号から基準電圧を生成するための基準信号低域フィルタとを特徴と する。 この様にして供給およびパッド電圧内の変化、製造差（微弱出力パッドドライ バ）、動作温度並びに無校正アナログ信号内に変化を生じさせる同様の事象が補 償されて更に正確なディジタル・アナログ変換が実施される。 提出された実施例の中で前記変換回路は複数の出力段を含み、各々前記入力デ ィジタル値に応答して１つの構成要素信号を生成し、これは１つの信号強度を有 するオン信号、前記信号強度を有するパルス幅変調信号及びオフ信号の中の１つ であり、異なる出力段に対する前記オン信号および前記パルス幅変調信号は異な る信号強度を有し、共通加算ノードに並列接続されて加算信号を生成し、そして 前記校正回路は前記加算ノードに於ける前記加算信号の全てのパルス幅変調要 素を低域フィルタ処理して前記出力アナログ信号を生成するための低域フィルタ を含む。 異なる信号強度を具備した複数の出力段を使用する際に、各々の段はオン／オ フ方式またはパルス幅変調方式で動作可能である。パルス幅変調により高いダイ ナミックレンジが得られるので過度の数の出力段を必要とすることなく十分に細 かな分解能が用意できる。低域フィルタはアナログの性質を必要とする唯一の部 分であるので、ディジタル・アナログ変換器が基本的にディジタル回路で実現さ れるべきであると言う要求に合致している。 請求の範囲 １．入力ディジタル信号値（２）を出力アナログ信号（ｖｏｕｔ）に変換する ためのディジタル・アナログ変換器であって、前記ディジタル・アナログ変換器 は、 前記入力ディジタル信号値に応じて（１２，１４，１６，２２，２６）無校正 アナログ信号を生成するための変換回路と、 基準信号を生成するための基準信号回路（２７）と、 前記無校正アナログ回路と前記基準信号電圧とに応じて、前記出力アナログ信 号を生成するための校正回路（３２，３４）とを含み、 前記基準信号回路が予め定められた衝撃係数の基準信号を発生させるように適 合され、前記変換回路と前記基準信号回路とが単一の集積回路の中に、共有集積 回路供給電圧、共有環境条件および共通の製造差の変化が前記無校正アナログ信 号および前記基準信号内の変化と整合するように形成されており、そして 前記基準信号から基準電圧を生成するための基準信号低域フィルタ（３６）と を特徴とする、前記ディジタル・アナログ変換器。 ２．請求項１記載のディジタル・アナログ変換器に於いて、前記校正回路が差 動増幅器（３２）を含み、前記差動増幅器への基準入力が前記基準電圧である、 前記ディジタル・アナログ変換器。 ３．請求項１及び請求項２のいずれかに記載のディジタル・アナログ変換器に 於いて、 前記変換回路は複数の出力段（１０）を含み、各々前記入力ディジタル値に応 答して１つの構成要素信号を生成し、これは１つの信号強度を有するオン信号（ １）、前記信号強度を有するパルス幅変調信号（ＰＷＭ）及びオフ信号（０）の 中の１つであり、異なる出力段に対する前記オン信号および前記パルス幅変調信 号は異なる信号強度を有し、共通加算ノード（２８）に並列接続されて加算信号 を生成し、そして 前記校正回路（３２，３４）は前記加算ノードに於ける前記加算信号の全ての パルス幅変調要素を低域フィルタ処理して前記出力アナログ信号を生成する低域 フィルタとを含む、前記ディジタル・アナログ変換器。

Claims (1)

1. 【特許請求の範囲】 １．入力ディジタル信号値（２）を出力アナログ信号（ｖｏｕｔ）に変換する ためのディジタル・アナログ変換器であって、前記ディジタル・アナログ変換器 は、 前記入力ディジタル信号値に応じて（１２，１４，１６，２２，２６）無校正 アナログ信号を生成するための変換回路とを含み、 予め定められた衝撃係数の基準信号を発生させるための基準信号回路（２７） で、前記変換回路と前記基準信号回路とが単一の集積回路の中に、共有集積回路 供給電圧及び共有環境条件の変化が前記無校正アナログ信号および前記基準信号 内の変化と整合するように形成された前記基準信号回路と、 前記基準信号から基準電圧を生成するための基準信号低域フィルタ（３６）と 、そして 前記無校正アナログ回路と前記基準信号電圧とに応じて、前記出力アナログ信 号を生成するための校正回路（３２，３４）とを含むことを特徴とする前記ディ ジタル・アナログ変換器。 ２．請求項１記載のディジタル・アナログ変換器に於いて、前記校正回路が差 動増幅器（３２）を含み、前記差動増幅器への基準入力が前記基準電圧である、 前記ディジタル・アナログ変換器。 ３．請求項１及び請求項２のいずれかに記載のディジタル・アナログ変換器に 於いて、 前記変換回路は複数の出力段（１０）を含み、各々前記入力ディジタル値に応 答して１つの構成要素信号を生成し、これは１つの信号強度を有するオン信号（ １）、前記信号強度を有するパルス幅変調信号（ＰＷＭ）及びオフ信号（０）の 中の１つであり、異なる出力段に対する前記オン信号および前記パルス幅変調信 号は異なる信号強度を有し、共通加算ノード（２８）に並列接続されて加算信号 を生成し、そして 前記校正回路（３２，３４）は前記加算ノードに於ける前記加算信号の全ての パルス幅変調要素を低域フィルタ処理して前記出力アナログ信号を生成する低域 フィルタとを含む、前記ディジタル・アナログ変換器。 ４．請求項３記載のディジタル・アナログ変換器に於いて、異なる出力段に対 する前記オン信号及び前記パルス幅変調信号が対数的関係の強度を有する前記デ ィジタル・アナログ変換器。 ５．請求項４記載のディジタル・アナログ変換器に於いて、前記信号強度が出 力段の間で２の因数で増加する、前記ディジタル・アナログ変換器。 ６．請求項４及び請求項５のいずれか１つに記載のディジタル・アナログ変換 器に於いて、前記入力ディジタル信号値の１つまたは複数の折線ビット（６）が 前記出力段のどれが前記オン信号を生成し、前記出力段のどれが前記パルス幅変 調信号を生成し、そして前記出力段のどれが前記オフ信号を生成するかを制御す る、前記ディジタル・アナログ変換器。 ７．請求項６記載のディジタル・アナログ変換器に於いて、与えられた入力デ ィジタル信号値に対して、前記出力段の唯１つのみがパルス幅変調信号を生成す るパルス幅変調出力段であり、前記パルス幅変調出力段よりも低い信号強度の出 力段は全てオン信号を生成し、前記パルス幅変調出力段よりも高い信号強度の出 力段は全てオフ信号を生成する、前記ディジタル・アナログ変換器。 ８．請求項７記載のディジタル・アナログ変換器に於いて、前記入力ディジタ ル信号値の複数の制御フィールドビット（８）が前記パルス幅変調信号に対する 衝撃係数を選択する、前記ディジタル・アナログ変換器。 ９．請求項１から請求項８のいずれか１つに記載のディジタル・アナログ変換 器に於いて、前記入力ディジタル信号の符号ビット（４）が前記出力アナログ信 号の極性を選択する、前記ディジタル・アナログ変換器。 １０．請求項１から請求項９のいずれか１つに記載のディジタル・アナログ変 換器に於いて、各々の出力段が前記出力段への前記信号強度を制御する抵抗要素 （Ｒ）を含む、前記ディジタル・アナログ変換器。 １１．請求項１０記載のディジタル・アナログ変換器に於いて、前記抵抗要素 が共通の抵抗値（Ｒ）を有し共通の製造バッチから選択された１つまたは複数の 抵抗器で形成されている、前記ディジタル・アナログ変換器。 １２．請求項１０記載のディジタル・アナログ変換器に於いて、前記抵抗要素 及び前記低域フィルタを除き、前記ディジタル・アナログ変換器がディジタル集 積回路で校正されている、前記ディジタル・アナログ変換器。 １３．請求項１から請求項１３のいずれか１つに記載のディジタル・アナログ 変換器に於いて、各々の出力段が前記構成要素信号を生成する３状態バッファ（ ２２）を含む、前記ディジタル・アナログ変換器。 １４．請求項１から請求項１３のいずれか１つに記載のディジタル・アナログ 変換器に於いて、前記パルス幅変調信号が要求される衝撃係数に対して最も低い 低周波数フーリエ成分と前記パルス幅変調信号のオーバーサンプリング周波数と を有する、前記ディジタル・アナログ変換器。 １５．請求項１から請求項１４のいずれか１つに記載のディジタル・アナログ 変換器に於いて、前記入力ディジタル信号値がディジタル音響サンプルで、前記 出力アナログ信号が音響変換器を駆動する、前記ディジタル・アナログ変換器。 １６．入力ディジタル信号値をアナログ信号に変換するためのディジタル・ア ナログ変換方法であって、前記ディジタル・アナログ変換方法は、 前記入力ディジタル信号値に応じて変換回路で無校正アナログ信号を生成し、 基準信号回路で予め定められた衝撃係数の基準信号を生成し、前記変換回路お よび前記基準信号回路は単一の集積回路の中に共有集積回路電源電圧及び共有環 境条件の変化が前記無校正信号および前記基準信号内に整合した変化を起こすよ うに形成されており、 前記基準信号を低域フィルタ処理して基準電圧を生成し、そして 前記無校正アナログ回路および前記基準電圧とに応じて校正回路で前記出力ア ナログ信号を生成する、以上のステップを含む前記ディジタル・アナログ変換方 法。