JP3942091B2 - デジタルアナログ変換器 - Google Patents

Description

パルス幅変調（ＰＷＭ）出力のデジタルアナログ変換回路（ＤＡＣ）は一般的であるが、パルス幅を変化させるためにサブサイクルの精密タイマを使用しておらず、通常、大規模な出力フィルタリングを必要とする。結果として、出力分解能は、既存技術で可能な最も高い周波数デジタルクロック速度及びカウンタ速度に制限される。その技術により高速度クロックを行うと、結果としてハイパワー消費及び極端な熱の発生となる。

ＰＷＭ出力を発生するために一般的に用いられる方法は、標準的なＤＡＣを用いてアナログを発生するものである。その結果得られるアナログ信号は、アナログ変調回路を用いてＰＷＭ出力に変換される。この技術は、正確さ及び可制御性が不足し、付加回路が必要になる。

デルタ−シグマＤＡＣ回路及びオーバーサンプリング技術は、フィルタリングを用いて望ましくない出力ノイズを減少させる。デルタシグマＤＡＣ回路は、低分解能高速ＤＡＣ回路を用いて、補間技術により高分解能低速出力を形成する。例として、４ＭＨｚのオーバーサンプリング速度を、４４ＫＨｚのオーディオ信号のために使用することができる。サンプリング値は、１ビットＤＡＣを使用する前にデジタル的に補間される。オーバーサンプリングされたパルス位置信号は、ローパスフィルターにかけられ、所望の出力波形のみを通過させる。そのようなフィルタリングプロセスでは、多大な時間を要し、大規模な付加回路が必要になる。これらの技術によって位相歪みが導入され、さらに、この位相歪みは出力信号の品質を劣化させてしまう。

パルス幅変調（ＰＷＭ）パルスの形式でデジタル信号をアナログ信号に変換する方法及び回路を提供する。パルス発生器の出力サイクルの間にＰＷＭパルスを発生し、パルス列出力を固定周波数で形成し、そのパルス幅は、デジタル入力データを動的に変更することによって決定される。その方法は、デジタルデータ信号を最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）との部分に分割するステップを含む。ＰＷＭパルスは出力サイクルの始めに開始され、ＭＳＢ部分がカウンタで減算される間継続する。同時に、デジタルデータ信号のＬＳＢ部分は、前記カウンタを制御する発信器のサブサイクルである正確な位相遅延信号に変換される。この位相遅延信号は、ＭＳＢカウントが終了した後に発生し、出力サイクルの間でＰＷＭパルスのハイ（ｈｉｇｈ）時間を停止する。出力サイクルが終了すると、そのプロセスは次のデジタル信号を用いて繰り返される。

本発明は、高データ速度でデジタルデータストリームを可変パルス幅すなわちアナログ出力に変換する高精度ＤＡＣ回路である。デジタルパルス幅時間を表わすデジタルデータストリーム数は、サブサイクルの正確なパルス幅変調信号に変換される。これは、高速発信器を用いて継続的な方形波を出力することにより実現される。その発信器は、多数の位相の方形波を選択するタップを有し、サブサイクルのタイミングを確立する。入力してくるデジタル数は、２つのセクション、すなわちサブサイクルの位相を選択するために用いられる最下位部分（ＬＳＢ）と、カウンタに用いられる最上位部分（ＭＳＢ）とに分割される。最下位部分のサイズは発信器のタップの数によって決定され、それに対して残りの最上位値はカウンタに用いられる。パルス幅の最も長い部分は、その分割された数のＭＳＢ部分を用いてデジタルカウンタによって計時される。パルス幅時間のより小さい部分は短い時間なので、カウンタを用いて決定することができない。このサブサイクルタイムはその数の最下位セクションを用いて決定され、タップされた発信器の出力からセレクタを介して位相が選択される。それぞれの選択された位相は、発信器の方形波出力の立上がり縁に関して種々の時間遅延を有し、発信器のそれぞれの遅延素子を用いて時間遅延を増加させる。選択数が大きくなればなるほど、サブサイクルの遅延時間は長くなる。このサブサイクル信号はカウンタ時間に関連して用いられ、出力パルスの幅を制御する。結果として、出力ＰＷＭパルス幅は単一の遅延素子のタイミング精度を有し、極端に短いサブサイクル期間から極端に長いマルチサイクル期間までの動的な範囲を有する。

アナログ出力要求に対して、ＰＷＭ出力信号を時間平均された信号とすることができる。結果として時間平均された出力アナログ電圧または電流は、デジタル入力ストリームの大きさに依存する。付加回路を用いることにより、真のアナログ電圧または電流としてＰＷＭ信号を出力することができる。

この回路の主な長所は、当該回路が、低ノイズ干渉及び少ない熱発生の低電力で、一層高い分解能のＰＷＭ制御を行うことにある。外部回路の抵抗負荷、静電容量負荷及び誘導負荷による固有のフィルタリングを介して、本発明の高速出力速度により、出力フィルタの必要性が減少し、度々完全にそれらの必要性がなくなる。

本発明のフィルタリングされていないＰＷＭ出力は、デジタル高周波パワー出力ステージを直接駆動することができるから、その回路の使用を介してより効果的にデジタル増幅器を設けることができる。

ヘッドフォン、増幅器及び他のアナログデバイスにおける固有のローパスフィルタにより、それらのデバイスをデジタルＰＷＭ出力から直接駆動することができる。その回路の高分解能及び高速動作により、本発明では、商用品質のアナログのオーディオ信号、ビデオ信号及び無線信号をかなり正確に出力する。本発明の小型で単純な回路により、オリジナルのデジタル化された信号をより以上に正確に再構成することで、位相歪みが著しく小さくなる。

本発明は、より高い分解能の変換のためのデルタシグマオーバーサンプリング回路用によく適用され、既存技術を用いて達成するよりもかなり高い分解能を達成する。標準的なデルタ−シグマ変換では、この高分解能性は変換時間を犠牲にして達成され、低周波数動作のために主に適用される。

図１を参照して、高速デジタルアナログ回路（ＤＡＣ）１０は、リップル発信器１２、ラッチ回路Ａ１４及びラッチ回路Ｂ１６を含む。ラッチ回路Ｂ１６はサイクルタイムカウンタ１８に結合される。パルス発生器２０の“イネーブルセット（ｅｎａｂｌｅ ｓｅｔ”入力はサイクルタイムカウンタ１８の出力に結合される。パルス発生器２０はＰＷＭパルス発生器であり、その“パルス列出力（ｐｕｌｓｅｔｒａｉｎ ｏｕｔｐｕｔ）”は、可変幅であるが固定周波数を有するパルスから成る。“パルス列出力”における各パルスの幅は、ラッチ回路Ａにロードされるデジタル入力信号の数値によって決定される。ラッチ回路Ａ１４にはバイナリデータが周期的にロードされ、このバイナリデータによりパルス発生器２０の“パルス列出力”における繰り返しサンプリングサイクルのデュレイション中の出力パルス幅のデュレイションを変更する。

ラッチ回路Ａ１４は、同期回路２２からの信号によってクロックされると、パルス幅カウント信号をロードする。ラッチ回路Ａ１４は２つの出力を有する。上位ビット出力は、入力デジタル信号の最上位ビット（ＭＳＢ）を表わす信号を含む。下位ビット出力は、ラッチ回路に保持されたデジタル信号の最下位ビット（ＬＳＢ）を含む。説明の目的のためにこの例では、“パルス幅カウント”信号を、４４ＫＨｚで再発生する１６ビット信号のデジタルオーディオ信号とする。ラッチ回路Ａ１４の“上位ビット”出力はパルスタイムカウンタ２４に結合される。カウンタ２４の出力は、極性ウィンドウ回路（ｐｏｌａｒｉｔｙ ｗｉｎｄｏｗ）２４の“イネーブル（ｅｎａｂｌｅ）”ピンに接続される。そして、極性ウィンドウ回路２６の出力は、パルス発生器２０の“イネーブルクリア（ｅｎａｂｌｅ ｃｌｅａｒ）”入力に結合される。ラッチ回路Ａ１４の下位ビット出力は、（マルチプレクサ（ＭＵＸ））２８の選択入力に接続される。マルチプレクサ２８は、リップル発信器１２により発生されたパルスの種々の位相の遅延を表わす入力Ｄ_０からＤ_Ｎを含む。マルチプレクサ２８の出力は、ＬＳＢ数のビットにおける最上位ビットを除いた下位ビットラインによってマルチプレクサ２８において選択される、リップル発信器の選択された位相である。下位ビットラインのＬＳＢ出力における最上位ビットは、ラッチ回路Ｃ３０に結合される。ラッチ回路Ｃ３０の出力は、マルチプレクサ２８の選択された位相出力と共に排他的論理和ゲート回路（ＸＯＲ ｇａｔｅ）３２の入力に結合される。このラッチ回路Ｃ３０の出力は、極性ウィンドウ回路２６の“偶数奇数（ＥＶＥＮ ＯＤＤ）”入力としても結合される。排他的論理和ゲート回路３２の出力は、パルス発生器２０の“クリア（ｃｌｅａｒ）”入力に結合される。このように、パルス発生器２０のＰＷＭパルスにおけるハイ（ｈｉｇｈ）部分は、出力サイクルの始めでイネーブルとなり、“クリア”機能が極性ウィンドウ回路２６によってイネーブルになる時であるＭＳＢ部分の終了まで継続する。しかしながら、ＰＷＭパルスは、マルチプレクサ２８において選択されたＬＳＢ部分により生ずるリップル発信器１２の位相遅延を表わす排他的論理和ゲート回路３２からの信号によりクリアされるまで継続する。

図１を参照して、リップル発信器１２の位相遅延線Ｄ_０からＤ_Ｎの一つは、サブサイクルタイミングの要求精度のためにマルチプレクサ２８によって選択され、ラッチ回路Ａ１４に周期的にロードされるバイナリデータに正確に適合するパルス幅変調パルスを発生する。このパルスの幅は、全体として一定のパルス幅を有するサイクル時間中に変化し、このサイクル時間は、パルス発生器２０のパルス列出力における各サンプル出力の時間を設定する。ラッチ回路Ｂ１６には、全体として一定のパルス幅を有するサイクル時間を表わす信号がロードされる。リップル発信器１２は、一連の遅延素子に沿ったポイントからその入力Ｄ_０に反転信号をフィードバックし、これにより発信を維持することにより、一定の周波数の方形波を発生する（図２を参照）。それぞれの遅延素子からのタップ信号は、基準タップＤ_０に関してこの発信器の方形波の種々の位相タイミングになる（図３を参照）。

図１を再度参照して、本回路の初期化にはラッチ回路Ｂ１６の一回のローディングを必要とし、繰り返しサイクルタイムをセットする。選択例では、これを８８０ＫＨｚの繰り返し速度にセットすることができる。ＣＤのオーディオ品質を維持するために、ラッチ回路Ａ１４には、４４ＫＨｚの速度で１６ビットデータを周期的にロードしなければならない。ラッチ回路Ｂ１６のサイクルタイム内で、パルス発信器２０は、ラッチ回路Ａ１４にロードされるデジタルデータ値によって規定されるデュレイションを有するパルスを発生する。選択例では、ラッチ回路Ａ１４への新しいデータの各入力の間に、２０サイクルタイムが発生する。サイクルタイムカウンタが零に減算すると、サンプリングサイクルが始まり、“サイクル実行（ｃｙｃｌｅ ｄｏｎｅ）”パルスが発生する。このサイクル実行パルスにより、リップル発信器１２からの“基準位相”信号をイネーブルし、パルスタイムカウンタ２４へ１６ビットデータをロードすると共に、ラッチ回路Ｂ１６からサイクルタイムカウンタ１８へサイクルタイムカウントをロードすることができる。“サイクル実行”パルスはパルス発生器２０をイネーブルし、次のサイクルの始めにパルス発生器２０の出力を“ハイ（ｈｉｇｈ）”にセットする。サイクル期間の間、“基準位相”信号は、パルスタイムカウンタ２４及びサイクルタイムカウンタ１８の両方をクロックダウンする。パルスタイムカウンタ２４は、サイクルタイムカウンタ１８のカウント値よりも小さいカウント値により最初に零になる。パルスタイムカウンタ２４が零になると、“パルス実行”信号が発生する。この信号は、極性ウィンドウ回路２６の“イネーブル（ｅｎａｂｌｅ）”入力に結合され、排他的論理和ゲート回路３２の出力パルスの立上がり縁でパルス発信器２０の出力をロー（ｌｏｗ）にセットすることができ、従ってＰＷＭの“ハイ”部分を終了させることができる。出力サイクルタイムの残りの部分はサイクルタイムカウンタ１８により計数が続けられ、“サイクル実行”パルスが新たなサンプリングサイクルを開始し、サンプリングサイクルは、パルス幅を変化させる別の値がラッチ回路Ａ１４に記憶されるまで同一のＰＷＭパルスの発生を繰り返す。このように、ラッチ回路Ａ１４に周期的にロードされる１６ビットデータの上位ビット及び下位ビット部分の組み合わせにより、ラッチ回路Ｂ１６及びサイクルタイムカウンタ１８のデータによって規定されるサンプリングサイクルタイム期間内で、パルス発生器２０により発生する可変幅パルスを極めて高い精度で制御する。

図３に、パルス発生器２０により出力されるＰＷＭ出力パルスの精度を示す。リップル発信器出力ラインの遅延線Ｄ_０からＤ_Ｎを選択することによって、リップル発信器１２のサイクル全体の一部分を表わす“サブサイクル”パルスが発生する。これについて、図３の“拡大された発信器サイクルタイミング図”を参照して説明する。選択されたケースでは、実際には選択された位相遅延が、発信器のサイクル全体のうちの一部分に等しい、図の左側の破線から図の中央方向の破線までの発信器の出力をシフトした位相を有する。位相遅延線Ｄ_０からＤ_Ｎの一つを選択することによって、発信器の出力はサブサイクルに分解され、そのサブサイクルは、ラッチ回路Ａ１４にロードされるデータの最下位ビットを表わす値により、発生器２０のＰＷＭ出力のタイミングを正確に制御するように選択することができる。

位相選択がなされると、発信器サイクルはハイまたはローのいずれかとなることができるから、回路は、選択される位相の極性を選択し、要求された正確な時間で立上がり縁を出力することが要求され、パルス発生器２０においてパルス“ハイ”時間を終了する。リップル発信器１２は、ハイそしてローを繰り返して完全な方形波を発生する遅延素子を有する。発信器は、遅延素子のそれぞれにおいて、方形波の最初の半分の期間だけ立上がり縁を発生する。全ての遅延素子は、発信器方形波サイクルの２番目の半分の期間に立下り縁を出力するから、選択された位相が反転することによりこれらの位相を立上がり縁に変える。排他的論理和ゲート回路３２は、信号を選択的に反転させる手段を構成する。“最上位の下位ビット（ｈｉｇｈｅｓｔ ｌｏｗ ｂｉｔ）”バイナリ信号は、位相選択番号よりも次に上位のビットであり、方形波の２番目の半分の期間にタイミング選択モードで排他的論理和ゲート回路３２において信号を反転させるために用いられる。ラッチ回路Ｃ３０は、最上位の下位ビットの反転制御が新たなサイクルの始めに変更されるだけであることを保証し、ラッチ回路Ａ１４のデータ変化が不適切な時間に排他的論理和ゲート回路３２に影響することを防止する。ラッチ回路Ａ１４は、発信器の“基準位相”信号に関して非同期にロードされるから、ラッチ回路Ａ１４にロードする同期回路２２において、パルスタイムカウンタ２４がロードされるときの準安定状態を避けるために同期回路素子が必要である。ラッチ回路Ｂ１６は一回だけロードされるから、存在する可能性がある準安定状態がサイクルタイムカウンタ１８における次のローディングで調整されるため、回路の同期化は不要である。

追加及び他の実施例
一層高い分解能及びノイズの低減を実現するため、本発明は、現行のデルタ−シグマＤＡＣ技術においてＤＡＣ回路を置きかえることができる。本発明をデルタ−シグマ回路に組み込む場合、本発明は、ＤＡＣを補間する現行のデルタ−シグマに比較してｎ倍小さい高周波ノイズパワーを出力する。ここで、ｎは、デルタ−シグマ変換器のオーバーサンプリング時間期間によって分割された回路を測定するパルス幅時間期間のタイマの分解能である。この点を説明するため、１ＭＨｚのデルタ−シグマ変換器は、２０倍のオーディオサンプリング速度でオーディオ信号をオーバーサンプリングする。典型的なデルタ−シグマ量子化器は１ビットクロックのＤＡＣを使用し、入力してくる計数化されたアナログ信号に非常に大きな高周波ノイズパワーを加える。このように、１ビットＤＡＣを用いて１ＭＨｚで動作する現状のデルタシグマ変換器は、１マイクロ秒のパルスエッジのプレースメント誤差（ｐｌａｃｅｍｅｎｔ ｉｎａｃｃｕｒａｃｙ）を有する。結果として、高周波ノイズは、許容可能な出力のためにフィルタリングされなければならない。一般に、これは、付加的な長い待ち時間の大規模回路を犠牲にして、１０１−タップのデジタル補間ＦＩＲフィルタ及びアナログローパスフィルタを用いることによって実現される。本発明を現行のデルタ−シグマ回路に組み込む場合、本発明は、２０ピコ秒分解能のサブサイクル遅延タップを用いるときに対応するデルタ−シグマのノイズパワーの１／５００００回だけを出力し、正により小さい分解能時間により、より小さいノイズとなる。このように、本発明のノイズ要因が少ないため、デジタルフィルタリングが必要とされる場合ノイズはほとんどない。出力アナログ高周波ノイズの大きさも小さく、アナログ出力フィルタ要求を簡易にする単一周波数がほとんどである。

高精密な用途に対して種々の遅延素子調整方法を用いることができる。レーザトリミング、フローティングゲート設定可能な抵抗、電圧可変キャパシタ及び他の方法を用いて個々の遅延素子を調整し、線形性を改善することができる。これらの制御された遅延技術を、デジタル的に制御されたアナログ遅延セルのようなアナログ遅延技術に結合するこもできる。

遅延素子を基準クロックに同期させまたは較正し、ＤＡＣ発信器におけるタイミングの反復可能性を改善することができる。遅延素子は、“電流不足（ｃｕｒｒｅｎｔ ｓｔａｒｖｅｄ）”になり必要により遅くなるかもしれない。電圧制御されたキャパシタを用いて固有キャパシタンスを変えるような手法によって、またはＤＣバイアス制御の変圧器を用いてインダクタンスを変えることによって、遅延線を同期させることができる。

非常に正確なタイミング分解能が、ワイヤ遅延線及び共振キャビティのような高速遅延技術を用いて実現される。これらの技術を用いることにより、１００フェムト秒及びそれよりも短い時間期間のタイミング分解能を実現することができる。

好適実施例の精密ＰＷＭは、多くの用途に適切な分解能を達成する。ＰＷＭ出力ステージのための電源を個別に制御することにより、一層広い動的範囲を実現することができ、これによりパルス幅変化に対応して出力電圧または電流を変えることができる。第２のＤＡＣまたは他の制御回路を用いて、ＰＷＭの最終の出力ステージの電圧レベルを制御することができる。浮動小数点数を、デジタル的に表わされたアナログデータに用いることができる。例えば、３２ビットの浮動小数点数は、２４ビットの仮数を用いて上述したＤＡＣの発明を直接制御することができ、一方、８ビット指数は、出力レベルを指数的に制御することができる。これらの方法により、何十億のステップにおいて制御可能な出力を生じる。さらに、本発明は、線形時間遅延に制限されるものではなく、対数的または他の数的な時間遅延に可能性を開いている。

多数の出力回路構成が種々の用途に可能であり、いくつかの構成をここに示す。
１．トランジスタのプルアップまたはプルダウンのみ
２．トーテンポールのプルアップ及びプルダウン
３．中央（ｍｉｄ）−電圧がオフ状態のトライ（ｔｒｉ）−電圧出力
４．オフ状態を有するトライ−ステートのプルアップ及びプルダウン
５．デュアル出力を有するフルブリッジの双方向ドライブ
６．サンプル−ホールド出力を有するトゥルーアナログ
７．サンプル−ホールドのコンプリメンタリデュアル出力を有するトゥルーアナログ

外部のパワーレジスタを、ＰＷＭ出力から直接駆動することができる。最終の出力ステージからのフィードバックを用いて、最適動作のために本発明の出力信号を調整することができる。

本発明の別の構成には、高精度短期間プログラマブルディレイタイマがある。本説明では、メモリアレイにシーケンシャルディレイ数のリストを与える。各パルス遅延の後に、出力信号が交互にセットまたはリセットされ、メモリポインタがインクリメントして次のデータを指し、発信器がクリアされて別の正確なタイミングサイクルを開始する。最後のメモリエントリに到達すると、メモリポインタがリセットされてリストの開始部分を指し、一回のみの用途では発信器が停止する。この構成は正確な幅の単一パルスシーケンス及び反復した複合パルスシーケンス、及び安定した正確なパルス幅の継続的なクロック出力を発生する。本発明のこの概念では、正確な周波数制御の高精密可変デューティサイクルクロック信号の発生を容易にする。

上述の説明より、本発明は、そのパルス発生回路の変形例を用いて、パルス反復タイミングカウント内で基準位置を中心にしてパルス幅を選択的に合わせ、高調波歪みを減少できることを意図していることが、理解される。

本発明の種々の実施例を上述したが、それらは一例として表わされており、その具体例に制限されるものではないことを理解すべきである。このように、本発明の広さ及び範囲は、上述した全ての具体的な実施例によって制限されるべきではないが、請求の範囲及びそれらと同等の範囲に従ってのみ定められるべきである。本発明の精神及び範囲から逸脱することがない限り、形式及び詳細について様々に変更できることが、当業者によって理解される。

上述の説明に用いた用語及び表現は、説明の用語としてそこに使用されているのであって、制限の用語として使用されているのではない。また、それらの用語及び表現を用いる場合に、示して説明した特徴と同等の範囲及びその部分を除外する意味ではなく、本発明の範囲が請求の範囲によってのみ定められ、制限されることが認識される。

図１は、本発明に係る、ＰＷＭ技術を用いた高速ＤＡＣ回路の好適実施例におけるブロック図である。 図２は、図１の実施例で用いた高分解能時間の高速リップル発信器を説明するブロック図である。 図２Ａは、図２のリップル発信器により発生されたサブサイクル位相遅延パルスの波形図である。 図３は、出力サイクル期間、ＰＷＭパルス、及びサブサイクル位相遅延パルスの間のタイミング関係を示す波形図である。

Claims (2)

1. デジタルアナログ変換器（ＤＡＣ）回路であって、
   ａ）入力のデジタルデータ信号を受信し、且つクロック信号によってトリガされた際に、前記入力デジタルデータ信号を最上位ビット（ＭＳＢ）部分と最下位ビット（ＬＳＢ）部分とに分割する入力回路網と、
   ｂ）マルチプレクサに結合される複数の位相遅延出力を有する発振器を具え、前記マルチプレクサは前記ＬＳＢ部分に応答して前記位相遅延出力の一つを選択する、位相遅延回路網と、
   ｃ）前記入力デジタルデータ信号のＭＳＢ部分を計数するパルスタイムカウンタと、
   ｄ）前記発振器によってトリガされるデューティサイクルを有するパルス発生器であって、前記デューティサイクルが、前記パルスタイムカウンタの出力と前記位相遅延回路網の前記一つの出力との組み合わせによって決定されるパルス幅を有する、パルス発生器とを具えるデジタルアナログ変換器回路。
2. 前記位相遅延回路網と前記パルス発生器との間に結合され、位相遅延が前記発振器の負の半サイクルの期間中に発生する前記ＬＳＢ部分によって選択される際に、前記マルチプレクサの出力の極性を調整するための極性調整回路もさらに具える、請求項１に記載のデジタルアナログ変換器回路。

Images