JP2000068841A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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Abstract
(57)【要約】
【課題】 外部からノイズの影響を受け易い期間が長い
ため（出力端子４が高インピーダンス状態Ｈｉ−Ｚにな
る期間は、外部からノイズの影響を受け易く、図８の例
では、全期間のうち約半分の期間が高インピーダンス状
態Ｈｉ−Ｚになる）、Ｄ／Ａ変換精度が劣化するなどの
課題があった。 【解決手段】 立ち下がりエッジでＰＷＭ信号の同期を
確立するＣＬＯＣＫのデューティー比を調整するカウン
タ１３を設ける。
ため（出力端子４が高インピーダンス状態Ｈｉ−Ｚにな
る期間は、外部からノイズの影響を受け易く、図８の例
では、全期間のうち約半分の期間が高インピーダンス状
態Ｈｉ−Ｚになる）、Ｄ／Ａ変換精度が劣化するなどの
課題があった。 【解決手段】 立ち下がりエッジでＰＷＭ信号の同期を
確立するＣＬＯＣＫのデューティー比を調整するカウン
タ１３を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、１ビットのＰＷ
Ｍ信号（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ）をＰＤＭ信号（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏ
ｄｕｌａｔｉｏｎ）に変換して、後段のローパスフィル
タ等に出力するＤ／Ａ変換装置に関するものである。
Ｍ信号（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏ
ｎ）をＰＤＭ信号（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏ
ｄｕｌａｔｉｏｎ）に変換して、後段のローパスフィル
タ等に出力するＤ／Ａ変換装置に関するものである。
【０００２】
【従来の技術】図７は従来のＤ／Ａ変換装置を示す構成
図であり、図において、１は１ビットのＰＷＭ信号を入
力する入力端子、２はクロック信号（以下、ＣＬＯＣＫ
という）を入力する入力端子、３はＣＬＯＣＫの立ち下
がりエッジに同期して論理が変化するＰＷＭ信号を入力
すると、ＣＬＯＣＫがＬレベルの状態にある期間中は、
ＰＷＭ信号をＰＤＭ信号として出力端子４から出力させ
る一方、ＣＬＯＣＫがＨレベルの状態にある期間中は、
入力端子１と出力端子４間を非接続状態にする論理素
子、４はＰＤＭ信号を出力する出力端子である。
図であり、図において、１は１ビットのＰＷＭ信号を入
力する入力端子、２はクロック信号（以下、ＣＬＯＣＫ
という）を入力する入力端子、３はＣＬＯＣＫの立ち下
がりエッジに同期して論理が変化するＰＷＭ信号を入力
すると、ＣＬＯＣＫがＬレベルの状態にある期間中は、
ＰＷＭ信号をＰＤＭ信号として出力端子４から出力させ
る一方、ＣＬＯＣＫがＨレベルの状態にある期間中は、
入力端子１と出力端子４間を非接続状態にする論理素
子、４はＰＤＭ信号を出力する出力端子である。
【０００３】次に動作について説明する。まず、Ｄ／Ａ
変換装置が１ビットのＤ／Ａコンバータの場合、１ビッ
トのＰＷＭ信号をローパスフィルターに出力して高周波
成分を除去すれば、ディジタル・アナログ変換を完了す
ることができるが、ＰＷＭ信号の場合、例えば、論理レ
ベルが“Ｈ”，“Ｈ”または“Ｌ”，“Ｌ”のように、
同じ論理値が繰り返される場合と、“Ｈ”，“Ｌ”，
“Ｈ”のように論理値が交互に変化する場合とでは、パ
ルス面積に微小な差が発生するため、Ｄ／Ａコンバータ
のＤ／Ａ変換精度が芳しくない。そこで、Ｄ／Ａ変換装
置が１ビットのＤ／Ａコンバータの場合、Ｄ／Ａ変換精
度を高めるため、ＰＷＭ信号をＰＤＭ信号に変換した
後、ＰＤＭ信号をローパスフィルターに出力して高周波
成分を除去するようにする。
変換装置が１ビットのＤ／Ａコンバータの場合、１ビッ
トのＰＷＭ信号をローパスフィルターに出力して高周波
成分を除去すれば、ディジタル・アナログ変換を完了す
ることができるが、ＰＷＭ信号の場合、例えば、論理レ
ベルが“Ｈ”，“Ｈ”または“Ｌ”，“Ｌ”のように、
同じ論理値が繰り返される場合と、“Ｈ”，“Ｌ”，
“Ｈ”のように論理値が交互に変化する場合とでは、パ
ルス面積に微小な差が発生するため、Ｄ／Ａコンバータ
のＤ／Ａ変換精度が芳しくない。そこで、Ｄ／Ａ変換装
置が１ビットのＤ／Ａコンバータの場合、Ｄ／Ａ変換精
度を高めるため、ＰＷＭ信号をＰＤＭ信号に変換した
後、ＰＤＭ信号をローパスフィルターに出力して高周波
成分を除去するようにする。
【０００４】以下、ＰＷＭ信号をＰＤＭ信号に変換する
動作を説明する。まず、ＰＷＭ信号は、図８に示すよう
に、ＣＬＯＣＫの立ち下がりエッジに同期して論理が変
化するが、論理素子３は、ＣＬＯＣＫの信号レベルに応
じて出力端子４から出力するＰＤＭ信号を制御する。
動作を説明する。まず、ＰＷＭ信号は、図８に示すよう
に、ＣＬＯＣＫの立ち下がりエッジに同期して論理が変
化するが、論理素子３は、ＣＬＯＣＫの信号レベルに応
じて出力端子４から出力するＰＤＭ信号を制御する。
【０００５】即ち、論理素子３は、ＣＬＯＣＫがＬレベ
ルの状態にある期間中は、入力端子１から入力されたＰ
ＷＭ信号の論理レベルを変化させることなく、ＰＷＭ信
号をそのままＰＤＭ信号として出力端子４から出力させ
るが、ＣＬＯＣＫがＨレベルの状態にある期間中は、出
力端子４を高インピーダンス状態Ｈｉ−Ｚにするため、
入力端子１と出力端子４間を非接続状態にする。これに
より、ＰＷＭ信号をＰＤＭ信号に変換する処理が完了す
る。
ルの状態にある期間中は、入力端子１から入力されたＰ
ＷＭ信号の論理レベルを変化させることなく、ＰＷＭ信
号をそのままＰＤＭ信号として出力端子４から出力させ
るが、ＣＬＯＣＫがＨレベルの状態にある期間中は、出
力端子４を高インピーダンス状態Ｈｉ−Ｚにするため、
入力端子１と出力端子４間を非接続状態にする。これに
より、ＰＷＭ信号をＰＤＭ信号に変換する処理が完了す
る。
【０００６】
【発明が解決しようとする課題】従来のＤ／Ａ変換装置
は以上のように構成されているので、ＰＷＭ信号をＰＤ
Ｍ信号に変換することができるが、外部からノイズの影
響を受け易い期間が長いため（出力端子４が高インピー
ダンス状態Ｈｉ−Ｚになる期間は、外部からノイズの影
響を受け易く、図８の例では、全期間のうち約半分の期
間が高インピーダンス状態Ｈｉ−Ｚになる）、Ｄ／Ａ変
換精度が劣化するなどの課題があった。
は以上のように構成されているので、ＰＷＭ信号をＰＤ
Ｍ信号に変換することができるが、外部からノイズの影
響を受け易い期間が長いため（出力端子４が高インピー
ダンス状態Ｈｉ−Ｚになる期間は、外部からノイズの影
響を受け易く、図８の例では、全期間のうち約半分の期
間が高インピーダンス状態Ｈｉ−Ｚになる）、Ｄ／Ａ変
換精度が劣化するなどの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、外部から受けるノイズの影響を軽
減することができるＤ／Ａ変換装置を得ることを目的と
する。
めになされたもので、外部から受けるノイズの影響を軽
減することができるＤ／Ａ変換装置を得ることを目的と
する。
【０００８】
【課題を解決するための手段】この発明に係るＤ／Ａ変
換装置は、クロック信号がＨレベルの状態にある期間
中、入力端子と出力端子間を非接続状態にする制御回路
を設けるとともに、クロック信号のデューティー比を調
整する調整回路を設けたものである。
換装置は、クロック信号がＨレベルの状態にある期間
中、入力端子と出力端子間を非接続状態にする制御回路
を設けるとともに、クロック信号のデューティー比を調
整する調整回路を設けたものである。
【０００９】この発明に係るＤ／Ａ変換装置は、Ｈレベ
ルの状態にある期間がＬレベルにある期間より短くなる
ようにクロック信号のデューティー比を調整するように
したものである。
ルの状態にある期間がＬレベルにある期間より短くなる
ようにクロック信号のデューティー比を調整するように
したものである。
【００１０】この発明に係るＤ／Ａ変換装置は、クロッ
ク信号がＬレベルの状態にある期間中、入力端子と出力
端子間を非接続状態にする制御回路を設けるとともに、
クロック信号のデューティー比を調整する調整回路を設
けたものである。
ク信号がＬレベルの状態にある期間中、入力端子と出力
端子間を非接続状態にする制御回路を設けるとともに、
クロック信号のデューティー比を調整する調整回路を設
けたものである。
【００１１】この発明に係るＤ／Ａ変換装置は、Ｌレベ
ルの状態にある期間がＨレベルにある期間より短くなる
ようにクロック信号のデューティー比を調整するように
したものである。
ルの状態にある期間がＨレベルにある期間より短くなる
ようにクロック信号のデューティー比を調整するように
したものである。
【００１２】この発明に係るＤ／Ａ変換装置は、クロッ
ク信号がＬレベルの状態にある期間中は、ＰＷＭ信号が
Ｈレベルであれば、第１のトランジスタをオンにして第
２のトランジスタをオフにし、そのＰＷＭ信号がＬレベ
ルであれば、第１のトランジスタをオフにして第２のト
ランジスタをオンにする一方、そのクロック信号がＨレ
ベルの状態にある期間中は、第１及び第２のトランジス
タをオンにする制御回路を設けたものである。
ク信号がＬレベルの状態にある期間中は、ＰＷＭ信号が
Ｈレベルであれば、第１のトランジスタをオンにして第
２のトランジスタをオフにし、そのＰＷＭ信号がＬレベ
ルであれば、第１のトランジスタをオフにして第２のト
ランジスタをオンにする一方、そのクロック信号がＨレ
ベルの状態にある期間中は、第１及び第２のトランジス
タをオンにする制御回路を設けたものである。
【００１３】この発明に係るＤ／Ａ変換装置は、クロッ
ク信号がＨレベルの状態にある期間中は、ＰＷＭ信号が
Ｈレベルであれば、第１のトランジスタをオンにして第
２のトランジスタをオフにし、そのＰＷＭ信号がＬレベ
ルであれば、第１のトランジスタをオフにして第２のト
ランジスタをオンにする一方、そのクロック信号がＬレ
ベルの状態にある期間中は、第１及び第２のトランジス
タをオンにする制御回路を設けたものである。
ク信号がＨレベルの状態にある期間中は、ＰＷＭ信号が
Ｈレベルであれば、第１のトランジスタをオンにして第
２のトランジスタをオフにし、そのＰＷＭ信号がＬレベ
ルであれば、第１のトランジスタをオフにして第２のト
ランジスタをオンにする一方、そのクロック信号がＬレ
ベルの状態にある期間中は、第１及び第２のトランジス
タをオンにする制御回路を設けたものである。
【００１４】この発明に係るＤ／Ａ変換装置は、クロッ
ク信号のデューティー比を調整する調整回路を設けたも
のである。
ク信号のデューティー比を調整する調整回路を設けたも
のである。
【００１５】この発明に係るＤ／Ａ変換装置は、クロッ
ク信号がＬレベルの状態にある期間中は、ＰＷＭ信号を
ＰＤＭ信号として出力端子から出力させる一方、そのク
ロック信号がＨレベルの状態にある期間中は、そのＰＷ
Ｍ信号の論理レベルの変化に応じて、信号生成回路によ
り生成された複数の周期信号から周期信号を１個選択
し、その周期信号をＰＤＭ信号として出力端子から出力
させる制御回路を設けたものである。
ク信号がＬレベルの状態にある期間中は、ＰＷＭ信号を
ＰＤＭ信号として出力端子から出力させる一方、そのク
ロック信号がＨレベルの状態にある期間中は、そのＰＷ
Ｍ信号の論理レベルの変化に応じて、信号生成回路によ
り生成された複数の周期信号から周期信号を１個選択
し、その周期信号をＰＤＭ信号として出力端子から出力
させる制御回路を設けたものである。
【００１６】この発明に係るＤ／Ａ変換装置は、クロッ
ク信号がＨレベルの状態にある期間中は、ＰＷＭ信号を
ＰＤＭ信号として出力端子から出力させる一方、そのク
ロック信号がＬレベルの状態にある期間中は、そのＰＷ
Ｍ信号の論理レベルの変化に応じて、信号生成回路によ
り生成された複数の周期信号から周期信号を１個選択
し、その周期信号をＰＤＭ信号として出力端子から出力
させる制御回路を設けたものである。
ク信号がＨレベルの状態にある期間中は、ＰＷＭ信号を
ＰＤＭ信号として出力端子から出力させる一方、そのク
ロック信号がＬレベルの状態にある期間中は、そのＰＷ
Ｍ信号の論理レベルの変化に応じて、信号生成回路によ
り生成された複数の周期信号から周期信号を１個選択
し、その周期信号をＰＤＭ信号として出力端子から出力
させる制御回路を設けたものである。
【００１７】この発明に係るＤ／Ａ変換装置は、複数の
周期信号を生成する際、ＰＤＭ信号として出力端子から
出力される周期信号のＨレベルの期間とＬレベルの期間
が一致するように、各周期信号の位相を決定するもので
ある。
周期信号を生成する際、ＰＤＭ信号として出力端子から
出力される周期信号のＨレベルの期間とＬレベルの期間
が一致するように、各周期信号の位相を決定するもので
ある。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
／Ａ変換装置を示す構成図であり、図において、１１は
１ビットのＰＷＭ信号を入力する入力端子、１２はクロ
ック信号（以下、ＣＬＯＣＫという）を入力する入力端
子、１３はＣＬＯＣＫのデューティー比を調整するカウ
ンタ（調整回路）、１４はＣＬＯＣＫの立ち下がりエッ
ジに同期して論理が変化するＰＷＭ信号を入力すると、
ＣＬＯＣＫがＬレベルの状態にある期間中は、ＰＷＭ信
号をＰＤＭ信号として出力端子１５から出力させる一
方、ＣＬＯＣＫがＨレベルの状態にある期間中は、入力
端子１１と出力端子１５間を非接続状態にする論理素子
（制御回路）、１５はＰＤＭ信号を出力する出力端子で
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
／Ａ変換装置を示す構成図であり、図において、１１は
１ビットのＰＷＭ信号を入力する入力端子、１２はクロ
ック信号（以下、ＣＬＯＣＫという）を入力する入力端
子、１３はＣＬＯＣＫのデューティー比を調整するカウ
ンタ（調整回路）、１４はＣＬＯＣＫの立ち下がりエッ
ジに同期して論理が変化するＰＷＭ信号を入力すると、
ＣＬＯＣＫがＬレベルの状態にある期間中は、ＰＷＭ信
号をＰＤＭ信号として出力端子１５から出力させる一
方、ＣＬＯＣＫがＨレベルの状態にある期間中は、入力
端子１１と出力端子１５間を非接続状態にする論理素子
（制御回路）、１５はＰＤＭ信号を出力する出力端子で
ある。
【００１９】次に動作について説明する。まず、Ｄ／Ａ
変換装置が１ビットのＤ／Ａコンバータの場合、１ビッ
トのＰＷＭ信号をローパスフィルターに出力して高周波
成分を除去すれば、ディジタル・アナログ変換を完了す
ることができるが、ＰＷＭ信号の場合、例えば、論理レ
ベルが“Ｈ”，“Ｈ”または“Ｌ”，“Ｌ”のように、
同じ論理値が繰り返される場合と、“Ｈ”，“Ｌ”，
“Ｈ”のように論理値が交互に変化する場合とでは、パ
ルス面積に微小な差が発生するため、Ｄ／Ａコンバータ
のＤ／Ａ変換精度が芳しくない。そこで、Ｄ／Ａ変換装
置が１ビットのＤ／Ａコンバータの場合、Ｄ／Ａ変換精
度を高めるため、ＰＷＭ信号をＰＤＭ信号に変換した
後、ＰＤＭ信号をローパスフィルターに出力して高周波
成分を除去するようにする。
変換装置が１ビットのＤ／Ａコンバータの場合、１ビッ
トのＰＷＭ信号をローパスフィルターに出力して高周波
成分を除去すれば、ディジタル・アナログ変換を完了す
ることができるが、ＰＷＭ信号の場合、例えば、論理レ
ベルが“Ｈ”，“Ｈ”または“Ｌ”，“Ｌ”のように、
同じ論理値が繰り返される場合と、“Ｈ”，“Ｌ”，
“Ｈ”のように論理値が交互に変化する場合とでは、パ
ルス面積に微小な差が発生するため、Ｄ／Ａコンバータ
のＤ／Ａ変換精度が芳しくない。そこで、Ｄ／Ａ変換装
置が１ビットのＤ／Ａコンバータの場合、Ｄ／Ａ変換精
度を高めるため、ＰＷＭ信号をＰＤＭ信号に変換した
後、ＰＤＭ信号をローパスフィルターに出力して高周波
成分を除去するようにする。
【００２０】以下、ＰＷＭ信号をＰＤＭ信号に変換する
動作を説明する。まず、ＰＷＭ信号は、図２に示すよう
に、ＣＬＯＣＫの立ち下がりエッジに同期して論理が変
化するが、論理素子１４は、ＣＬＯＣＫの信号レベルに
応じて出力端子１５から出力するＰＤＭ信号を制御す
る。
動作を説明する。まず、ＰＷＭ信号は、図２に示すよう
に、ＣＬＯＣＫの立ち下がりエッジに同期して論理が変
化するが、論理素子１４は、ＣＬＯＣＫの信号レベルに
応じて出力端子１５から出力するＰＤＭ信号を制御す
る。
【００２１】即ち、論理素子１４は、ＣＬＯＣＫがＬレ
ベルの状態にある期間中は、入力端子１１から入力され
たＰＷＭ信号の論理レベルを変化させることなく、ＰＷ
Ｍ信号をそのままＰＤＭ信号として出力端子１５から出
力させるが、ＣＬＯＣＫがＨレベルの状態にある期間中
は、出力端子１５を高インピーダンス状態Ｈｉ−Ｚにす
るため、入力端子１１と出力端子１５間を非接続状態に
する。
ベルの状態にある期間中は、入力端子１１から入力され
たＰＷＭ信号の論理レベルを変化させることなく、ＰＷ
Ｍ信号をそのままＰＤＭ信号として出力端子１５から出
力させるが、ＣＬＯＣＫがＨレベルの状態にある期間中
は、出力端子１５を高インピーダンス状態Ｈｉ−Ｚにす
るため、入力端子１１と出力端子１５間を非接続状態に
する。
【００２２】これにより、ＰＷＭ信号をＰＤＭ信号に変
換することができるが、この実施の形態１では、出力端
子１５が高インピーダンス状態Ｈｉ−Ｚになる期間をで
きる限り短くして、外部から受けるノイズの影響を軽減
するため、カウンタ１３が、Ｈレベルの状態にある期間
がＬレベルにある期間より短くなるようにＣＬＯＣＫの
デューティー比を調整する。
換することができるが、この実施の形態１では、出力端
子１５が高インピーダンス状態Ｈｉ−Ｚになる期間をで
きる限り短くして、外部から受けるノイズの影響を軽減
するため、カウンタ１３が、Ｈレベルの状態にある期間
がＬレベルにある期間より短くなるようにＣＬＯＣＫの
デューティー比を調整する。
【００２３】即ち、出力端子１５が高インピーダンス状
態Ｈｉ−Ｚになる期間をできる限り短くするため、例え
ば、図７の従来例で示した８倍周期のＣＬＯＣＫを入力
し、ＨレベルとＬレベルのデューティー比が１対７のＣ
ＬＯＣＫを論理素子１４に出力するようにする。これに
より、図７の従来例よりも、出力端子１５が高インピー
ダンス状態Ｈｉ−Ｚになる期間が８分の１になる。な
お、上記実施の形態１では、ＣＬＯＣＫの立ち下がりエ
ッジに同期してＰＷＭ信号の論理が変化するものについ
て示したが、ＣＬＯＣＫの立ち上がりエッジに同期して
ＰＷＭ信号の論理が変化するようにしてもよい。
態Ｈｉ−Ｚになる期間をできる限り短くするため、例え
ば、図７の従来例で示した８倍周期のＣＬＯＣＫを入力
し、ＨレベルとＬレベルのデューティー比が１対７のＣ
ＬＯＣＫを論理素子１４に出力するようにする。これに
より、図７の従来例よりも、出力端子１５が高インピー
ダンス状態Ｈｉ−Ｚになる期間が８分の１になる。な
お、上記実施の形態１では、ＣＬＯＣＫの立ち下がりエ
ッジに同期してＰＷＭ信号の論理が変化するものについ
て示したが、ＣＬＯＣＫの立ち上がりエッジに同期して
ＰＷＭ信号の論理が変化するようにしてもよい。
【００２４】以上で明らかなように、この実施の形態１
によれば、立ち下がりエッジでＰＷＭ信号の同期を確立
するＣＬＯＣＫのデューティー比を調整するカウンタ１
３を設けるように構成したので、出力端子１５が高イン
ピーダンス状態Ｈｉ−Ｚになる期間を短くすることがで
きるようになり、その結果、外部から受けるノイズの影
響を軽減することができる効果を奏する。
によれば、立ち下がりエッジでＰＷＭ信号の同期を確立
するＣＬＯＣＫのデューティー比を調整するカウンタ１
３を設けるように構成したので、出力端子１５が高イン
ピーダンス状態Ｈｉ−Ｚになる期間を短くすることがで
きるようになり、その結果、外部から受けるノイズの影
響を軽減することができる効果を奏する。
【００２５】実施の形態２．上記実施の形態１では、Ｃ
ＬＯＣＫの立ち下がりエッジに同期して論理が変化する
ＰＷＭ信号を入力すると、ＣＬＯＣＫがＬレベルの状態
にある期間中は、ＰＷＭ信号をＰＤＭ信号として出力端
子１５から出力させる一方、ＣＬＯＣＫがＨレベルの状
態にある期間中は、入力端子１１と出力端子１５間を非
接続状態にする論理素子１４を設けるものについて示し
たが、ＣＬＯＣＫの立ち上がりエッジに同期して論理が
変化するＰＷＭ信号を入力すると、ＣＬＯＣＫがＨレベ
ルの状態にある期間中は、ＰＷＭ信号をＰＤＭ信号とし
て出力端子１５から出力させる一方、ＣＬＯＣＫがＬレ
ベルの状態にある期間中は、入力端子１１と出力端子１
５間を非接続状態にする論理素子１４を設けるようにし
てもよく、上記実施の形態１と同様の効果を奏すること
ができる。ただし、この場合には、カウンタ１３は、Ｌ
レベルの状態にある期間がＨレベルにある期間より短く
なるようにＣＬＯＣＫのデューティー比を調整する必要
がある。
ＬＯＣＫの立ち下がりエッジに同期して論理が変化する
ＰＷＭ信号を入力すると、ＣＬＯＣＫがＬレベルの状態
にある期間中は、ＰＷＭ信号をＰＤＭ信号として出力端
子１５から出力させる一方、ＣＬＯＣＫがＨレベルの状
態にある期間中は、入力端子１１と出力端子１５間を非
接続状態にする論理素子１４を設けるものについて示し
たが、ＣＬＯＣＫの立ち上がりエッジに同期して論理が
変化するＰＷＭ信号を入力すると、ＣＬＯＣＫがＨレベ
ルの状態にある期間中は、ＰＷＭ信号をＰＤＭ信号とし
て出力端子１５から出力させる一方、ＣＬＯＣＫがＬレ
ベルの状態にある期間中は、入力端子１１と出力端子１
５間を非接続状態にする論理素子１４を設けるようにし
てもよく、上記実施の形態１と同様の効果を奏すること
ができる。ただし、この場合には、カウンタ１３は、Ｌ
レベルの状態にある期間がＨレベルにある期間より短く
なるようにＣＬＯＣＫのデューティー比を調整する必要
がある。
【００２６】実施の形態３．図３はこの発明の実施の形
態３によるＤ／Ａ変換装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。１６は電源、１７は電源１６と出力端
子１５間に接続されたＰｃｈトランジスタ（第１のトラ
ンジスタ）、１８は出力端子１５とグランド１９間に接
続されたＮｃｈトランジスタ（第２のトランジスタ）、
１９はグランド、２０はＣＬＯＣＫの立ち下がりエッジ
に同期して論理が変化するＰＷＭ信号を入力すると、Ｃ
ＬＯＣＫがＬレベルの状態にある期間中は、ＰＷＭ信号
がＨレベルであれば、Ｐｃｈトランジスタ１７をオンに
してＮｃｈトランジスタ１８をオフにし、ＰＷＭ信号が
Ｌレベルであれば、Ｐｃｈトランジスタ１７をオフにし
てＮｃｈトランジスタ１８をオンにする一方、ＣＬＯＣ
ＫがＨレベルの状態にある期間中は、Ｐｃｈトランジス
タ１７及びＮｃｈトランジスタ１８をオンにする制御回
路である。
態３によるＤ／Ａ変換装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。１６は電源、１７は電源１６と出力端
子１５間に接続されたＰｃｈトランジスタ（第１のトラ
ンジスタ）、１８は出力端子１５とグランド１９間に接
続されたＮｃｈトランジスタ（第２のトランジスタ）、
１９はグランド、２０はＣＬＯＣＫの立ち下がりエッジ
に同期して論理が変化するＰＷＭ信号を入力すると、Ｃ
ＬＯＣＫがＬレベルの状態にある期間中は、ＰＷＭ信号
がＨレベルであれば、Ｐｃｈトランジスタ１７をオンに
してＮｃｈトランジスタ１８をオフにし、ＰＷＭ信号が
Ｌレベルであれば、Ｐｃｈトランジスタ１７をオフにし
てＮｃｈトランジスタ１８をオンにする一方、ＣＬＯＣ
ＫがＨレベルの状態にある期間中は、Ｐｃｈトランジス
タ１７及びＮｃｈトランジスタ１８をオンにする制御回
路である。
【００２７】次に動作について説明する。上記実施の形
態１及び実施の形態２では、出力端子１５が高インピー
ダンス状態Ｈｉ−Ｚになる期間を短くするものについて
示したが、更にノイズの影響を軽減するため、出力端子
１５を高インピーダンス状態Ｈｉ−Ｚにせずに、電源電
圧以下の任意の電圧を出力端子１５に印加するようにし
てもよい（図４を参照）。
態１及び実施の形態２では、出力端子１５が高インピー
ダンス状態Ｈｉ−Ｚになる期間を短くするものについて
示したが、更にノイズの影響を軽減するため、出力端子
１５を高インピーダンス状態Ｈｉ−Ｚにせずに、電源電
圧以下の任意の電圧を出力端子１５に印加するようにし
てもよい（図４を参照）。
【００２８】即ち、制御回路２０は、まず、ＣＬＯＣＫ
がＬレベルの状態にある期間中は、上記実施の形態１と
同様に、入力端子１１から入力されたＰＷＭ信号の論理
レベルを変化させることなく、ＰＷＭ信号をそのままＰ
ＤＭ信号として出力端子１５から出力させるため、ＰＷ
Ｍ信号がＨレベルであれば、Ｐｃｈトランジスタ１７を
オンにしてＮｃｈトランジスタ１８をオフにすることに
より、ＨレベルのＰＷＭ信号（電源電圧のＰＷＭ信号）
をＰＤＭ信号として出力端子１５から出力させる。ま
た、ＰＷＭ信号がＬレベルであれば、Ｐｃｈトランジス
タ１７をオフにしてＮｃｈトランジスタ１８をオンにす
ることにより、ＬレベルのＰＷＭ信号（グランド電位の
ＰＷＭ信号）をＰＤＭ信号として出力端子１５から出力
させる。
がＬレベルの状態にある期間中は、上記実施の形態１と
同様に、入力端子１１から入力されたＰＷＭ信号の論理
レベルを変化させることなく、ＰＷＭ信号をそのままＰ
ＤＭ信号として出力端子１５から出力させるため、ＰＷ
Ｍ信号がＨレベルであれば、Ｐｃｈトランジスタ１７を
オンにしてＮｃｈトランジスタ１８をオフにすることに
より、ＨレベルのＰＷＭ信号（電源電圧のＰＷＭ信号）
をＰＤＭ信号として出力端子１５から出力させる。ま
た、ＰＷＭ信号がＬレベルであれば、Ｐｃｈトランジス
タ１７をオフにしてＮｃｈトランジスタ１８をオンにす
ることにより、ＬレベルのＰＷＭ信号（グランド電位の
ＰＷＭ信号）をＰＤＭ信号として出力端子１５から出力
させる。
【００２９】一方、ＣＬＯＣＫがＨレベルの状態にある
期間中は、電源電圧以下の任意の電圧を出力端子１５に
印加するため、Ｐｃｈトランジスタ１７及びＮｃｈトラ
ンジスタ１８をオンにする。これにより、出力端子１５
の電位は、Ｐｃｈトランジスタ１７及びＮｃｈトランジ
スタ１８のオン抵抗によって決定される電圧になるの
で、ＣＬＯＣＫがＨレベルの状態にある期間中も高イン
ピーダンス状態Ｈｉ−Ｚにならず、外部から受けるノイ
ズの影響が軽減される。なお、上記実施の形態３では、
ＣＬＯＣＫの立ち下がりエッジに同期してＰＷＭ信号の
論理が変化するものについて示したが、ＣＬＯＣＫの立
ち上がりエッジに同期してＰＷＭ信号の論理が変化する
ようにしてもよい。
期間中は、電源電圧以下の任意の電圧を出力端子１５に
印加するため、Ｐｃｈトランジスタ１７及びＮｃｈトラ
ンジスタ１８をオンにする。これにより、出力端子１５
の電位は、Ｐｃｈトランジスタ１７及びＮｃｈトランジ
スタ１８のオン抵抗によって決定される電圧になるの
で、ＣＬＯＣＫがＨレベルの状態にある期間中も高イン
ピーダンス状態Ｈｉ−Ｚにならず、外部から受けるノイ
ズの影響が軽減される。なお、上記実施の形態３では、
ＣＬＯＣＫの立ち下がりエッジに同期してＰＷＭ信号の
論理が変化するものについて示したが、ＣＬＯＣＫの立
ち上がりエッジに同期してＰＷＭ信号の論理が変化する
ようにしてもよい。
【００３０】以上で明らかなように、この実施の形態３
によれば、ＣＬＯＣＫがＨレベルの状態にある期間中
は、Ｐｃｈトランジスタ１７及びＮｃｈトランジスタ１
８をオンする制御回路２０を設けるように構成したの
で、ＣＬＯＣＫがＨレベルの状態にある期間中も高イン
ピーダンス状態Ｈｉ−Ｚにならず、上記実施の形態１よ
りも更に、外部から受けるノイズの影響を軽減すること
ができる効果を奏する。
によれば、ＣＬＯＣＫがＨレベルの状態にある期間中
は、Ｐｃｈトランジスタ１７及びＮｃｈトランジスタ１
８をオンする制御回路２０を設けるように構成したの
で、ＣＬＯＣＫがＨレベルの状態にある期間中も高イン
ピーダンス状態Ｈｉ−Ｚにならず、上記実施の形態１よ
りも更に、外部から受けるノイズの影響を軽減すること
ができる効果を奏する。
【００３１】実施の形態４．上記実施の形態３では、Ｃ
ＬＯＣＫの立ち下がりエッジに同期して論理が変化する
ＰＷＭ信号を入力すると、ＣＬＯＣＫがＬレベルの状態
にある期間中は、ＰＷＭ信号がＨレベルであれば、Ｐｃ
ｈトランジスタ１７をオンにしてＮｃｈトランジスタ１
８をオフにし、ＰＷＭ信号がＬレベルであれば、Ｐｃｈ
トランジスタ１７をオフにしてＮｃｈトランジスタ１８
をオンにする一方、ＣＬＯＣＫがＨレベルの状態にある
期間中は、Ｐｃｈトランジスタ１７及びＮｃｈトランジ
スタ１８をオンにする制御回路２０を設けるものについ
て示したが、ＣＬＯＣＫの立ち上がりエッジに同期して
論理が変化するＰＷＭ信号を入力すると、ＣＬＯＣＫが
Ｈレベルの状態にある期間中は、ＰＷＭ信号がＨレベル
であれば、Ｐｃｈトランジスタ１７をオンにしてＮｃｈ
トランジスタ１８をオフにし、ＰＷＭ信号がＬレベルで
あれば、Ｐｃｈトランジスタ１７をオフにしてＮｃｈト
ランジスタ１８をオンにする一方、ＣＬＯＣＫがＬレベ
ルの状態にある期間中は、Ｐｃｈトランジスタ１７及び
Ｎｃｈトランジスタ１８をオンにする制御回路２０を設
けるようにしてもよく、上記実施の形態３と同様の効果
を奏することができる。
ＬＯＣＫの立ち下がりエッジに同期して論理が変化する
ＰＷＭ信号を入力すると、ＣＬＯＣＫがＬレベルの状態
にある期間中は、ＰＷＭ信号がＨレベルであれば、Ｐｃ
ｈトランジスタ１７をオンにしてＮｃｈトランジスタ１
８をオフにし、ＰＷＭ信号がＬレベルであれば、Ｐｃｈ
トランジスタ１７をオフにしてＮｃｈトランジスタ１８
をオンにする一方、ＣＬＯＣＫがＨレベルの状態にある
期間中は、Ｐｃｈトランジスタ１７及びＮｃｈトランジ
スタ１８をオンにする制御回路２０を設けるものについ
て示したが、ＣＬＯＣＫの立ち上がりエッジに同期して
論理が変化するＰＷＭ信号を入力すると、ＣＬＯＣＫが
Ｈレベルの状態にある期間中は、ＰＷＭ信号がＨレベル
であれば、Ｐｃｈトランジスタ１７をオンにしてＮｃｈ
トランジスタ１８をオフにし、ＰＷＭ信号がＬレベルで
あれば、Ｐｃｈトランジスタ１７をオフにしてＮｃｈト
ランジスタ１８をオンにする一方、ＣＬＯＣＫがＬレベ
ルの状態にある期間中は、Ｐｃｈトランジスタ１７及び
Ｎｃｈトランジスタ１８をオンにする制御回路２０を設
けるようにしてもよく、上記実施の形態３と同様の効果
を奏することができる。
【００３２】実施の形態５．上記実施の形態３及び実施
の形態４では、ＣＬＯＣＫのデューティー比を調整する
カウンタは特に設けていないが、上記実施の形態１及び
実施の形態２と同様に、ＣＬＯＣＫのデューティー比を
調整するカウンタ１３を設けるようにしてもよい。
の形態４では、ＣＬＯＣＫのデューティー比を調整する
カウンタは特に設けていないが、上記実施の形態１及び
実施の形態２と同様に、ＣＬＯＣＫのデューティー比を
調整するカウンタ１３を設けるようにしてもよい。
【００３３】実施の形態６．図５はこの発明の実施の形
態６によるＤ／Ａ変換装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。２１はＣＬＯＣＫの２倍周期のＣＬＯ
ＣＫＡを入力する入力端子、２２は位相が相互に異なる
４個の周期信号（ＣＬＯＣＫＢ，ＣＬＯＣＫＣ，ＣＬＯ
ＣＫＤ，ＣＬＯＣＫＥ）を生成する信号生成回路、２３
はＣＬＯＣＫの立ち下がりエッジに同期して論理が変化
するＰＷＭ信号を入力すると、ＣＬＯＣＫがＬレベルの
状態にある期間中は、ＰＷＭ信号をＰＤＭ信号として出
力端子１５から出力させる一方、ＣＬＯＣＫがＨレベル
の状態にある期間中は、ＰＷＭ信号の論理レベルの変化
に応じて、信号生成回路２２により生成された４個の周
期信号から周期信号を１個選択し、その周期信号をＰＤ
Ｍ信号として出力端子１５から出力させる制御回路であ
る。
態６によるＤ／Ａ変換装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。２１はＣＬＯＣＫの２倍周期のＣＬＯ
ＣＫＡを入力する入力端子、２２は位相が相互に異なる
４個の周期信号（ＣＬＯＣＫＢ，ＣＬＯＣＫＣ，ＣＬＯ
ＣＫＤ，ＣＬＯＣＫＥ）を生成する信号生成回路、２３
はＣＬＯＣＫの立ち下がりエッジに同期して論理が変化
するＰＷＭ信号を入力すると、ＣＬＯＣＫがＬレベルの
状態にある期間中は、ＰＷＭ信号をＰＤＭ信号として出
力端子１５から出力させる一方、ＣＬＯＣＫがＨレベル
の状態にある期間中は、ＰＷＭ信号の論理レベルの変化
に応じて、信号生成回路２２により生成された４個の周
期信号から周期信号を１個選択し、その周期信号をＰＤ
Ｍ信号として出力端子１５から出力させる制御回路であ
る。
【００３４】次に動作について説明する。上記実施の形
態３及び実施の形態４では、出力端子１５を高インピー
ダンス状態Ｈｉ−Ｚにせずに、電源電圧以下の任意の電
圧を出力端子１５に印加するものについて示したが、Ｐ
ＷＭ信号の論理レベルの変化に対応する周期信号を出力
端子１５から出力させるようにしてもよい（図６を参
照）。
態３及び実施の形態４では、出力端子１５を高インピー
ダンス状態Ｈｉ−Ｚにせずに、電源電圧以下の任意の電
圧を出力端子１５に印加するものについて示したが、Ｐ
ＷＭ信号の論理レベルの変化に対応する周期信号を出力
端子１５から出力させるようにしてもよい（図６を参
照）。
【００３５】即ち、信号生成回路２２が、予め、ＣＬＯ
ＣＫの２倍周期のＣＬＯＣＫＡを入力すると、位相が相
互に異なる４個の周期信号（ＣＬＯＣＫＢ，ＣＬＯＣＫ
Ｃ，ＣＬＯＣＫＤ，ＣＬＯＣＫＥ）を生成する。ただ
し、図６からも明らかなように、ＣＬＯＣＫＢとＣＬＯ
ＣＫＣ，及びＣＬＯＣＫＤとＣＬＯＣＫＥが逆位相の関
係にあり、また、ＣＬＯＣＫＢとＣＬＯＣＫＤ，及びＣ
ＬＯＣＫＣとＣＬＯＣＫＥが４分の１周期位相がずれて
いる。
ＣＫの２倍周期のＣＬＯＣＫＡを入力すると、位相が相
互に異なる４個の周期信号（ＣＬＯＣＫＢ，ＣＬＯＣＫ
Ｃ，ＣＬＯＣＫＤ，ＣＬＯＣＫＥ）を生成する。ただ
し、図６からも明らかなように、ＣＬＯＣＫＢとＣＬＯ
ＣＫＣ，及びＣＬＯＣＫＤとＣＬＯＣＫＥが逆位相の関
係にあり、また、ＣＬＯＣＫＢとＣＬＯＣＫＤ，及びＣ
ＬＯＣＫＣとＣＬＯＣＫＥが４分の１周期位相がずれて
いる。
【００３６】そして、制御回路２３は、ＣＬＯＣＫがＬ
レベルの状態にある期間中は、上記実施の形態３等と同
様に、入力端子１１から入力されたＰＷＭ信号の論理レ
ベルを変化させることなく、ＰＷＭ信号をそのままＰＤ
Ｍ信号として出力端子１５から出力させるが、ＣＬＯＣ
ＫがＨレベルの状態にある期間中は、Ｄ／Ａコンバータ
の出力特性に影響を与えることなく、外部から受けるノ
イズの影響を軽減するため、信号生成回路２２により生
成された４個の周期信号から周期信号を１個選択し、そ
の周期信号をＰＤＭ信号として出力端子１５から出力さ
せる。
レベルの状態にある期間中は、上記実施の形態３等と同
様に、入力端子１１から入力されたＰＷＭ信号の論理レ
ベルを変化させることなく、ＰＷＭ信号をそのままＰＤ
Ｍ信号として出力端子１５から出力させるが、ＣＬＯＣ
ＫがＨレベルの状態にある期間中は、Ｄ／Ａコンバータ
の出力特性に影響を与えることなく、外部から受けるノ
イズの影響を軽減するため、信号生成回路２２により生
成された４個の周期信号から周期信号を１個選択し、そ
の周期信号をＰＤＭ信号として出力端子１５から出力さ
せる。
【００３７】具体的には、ＰＷＭ信号の論理レベルの並
びが“Ｌ”，“Ｌ”の場合（図６の例では、４データ目
と５データ目が該当する）、ＣＬＯＣＫがＨレベルの状
態にある期間中は、ＣＬＯＣＫＤをＰＤＭ信号として出
力端子１５から出力させる。また、ＰＷＭ信号の論理レ
ベルの並びが“Ｌ”，“Ｈ”の場合（図６の例では、１
データ目と２データ目が該当する）、ＣＬＯＣＫがＨレ
ベルの状態にある期間中は、ＣＬＯＣＫＣをＰＤＭ信号
として出力端子１５から出力させる。
びが“Ｌ”，“Ｌ”の場合（図６の例では、４データ目
と５データ目が該当する）、ＣＬＯＣＫがＨレベルの状
態にある期間中は、ＣＬＯＣＫＤをＰＤＭ信号として出
力端子１５から出力させる。また、ＰＷＭ信号の論理レ
ベルの並びが“Ｌ”，“Ｈ”の場合（図６の例では、１
データ目と２データ目が該当する）、ＣＬＯＣＫがＨレ
ベルの状態にある期間中は、ＣＬＯＣＫＣをＰＤＭ信号
として出力端子１５から出力させる。
【００３８】また、ＰＷＭ信号の論理レベルの並びが
“Ｈ”，“Ｌ”の場合（図６の例では、３データ目と４
データ目が該当する）、ＣＬＯＣＫがＨレベルの状態に
ある期間中は、ＣＬＯＣＫＢをＰＤＭ信号として出力端
子１５から出力させる。さらに、ＰＷＭ信号の論理レベ
ルの並びが“Ｈ”，“Ｈ”の場合（図６の例では、２デ
ータ目と３データ目が該当する）、ＣＬＯＣＫがＨレベ
ルの状態にある期間中は、ＣＬＯＣＫＥをＰＤＭ信号と
して出力端子１５から出力させる。
“Ｈ”，“Ｌ”の場合（図６の例では、３データ目と４
データ目が該当する）、ＣＬＯＣＫがＨレベルの状態に
ある期間中は、ＣＬＯＣＫＢをＰＤＭ信号として出力端
子１５から出力させる。さらに、ＰＷＭ信号の論理レベ
ルの並びが“Ｈ”，“Ｈ”の場合（図６の例では、２デ
ータ目と３データ目が該当する）、ＣＬＯＣＫがＨレベ
ルの状態にある期間中は、ＣＬＯＣＫＥをＰＤＭ信号と
して出力端子１５から出力させる。
【００３９】これにより、ＣＬＯＣＫがＨレベルの状態
にある期間中は、出力端子１５から出力されるＰＤＭ信
号のＨレベルの期間とＬレベルの期間が一致するため、
Ｄ／Ａコンバータの出力特性に影響を与えることなく、
外部から受けるノイズの影響を軽減することができる。
にある期間中は、出力端子１５から出力されるＰＤＭ信
号のＨレベルの期間とＬレベルの期間が一致するため、
Ｄ／Ａコンバータの出力特性に影響を与えることなく、
外部から受けるノイズの影響を軽減することができる。
【００４０】以上で明らかなように、この実施の形態６
では、ＣＬＯＣＫがＨレベルの状態にある期間中は、Ｐ
ＷＭ信号の論理レベルの変化に応じて、信号生成回路２
２により生成された４個の周期信号から周期信号を１個
選択し、その周期信号をＰＤＭ信号として出力端子１５
から出力させる制御回路２３を設けるように構成したの
で、Ｄ／Ａコンバータの出力特性に影響を与えることな
く、外部から受けるノイズの影響を軽減することができ
る効果を奏する。なお、上記実施の形態６では、ＣＬＯ
ＣＫの立ち下がりエッジに同期してＰＷＭ信号の論理が
変化するものについて示したが、ＣＬＯＣＫの立ち上が
りエッジに同期してＰＷＭ信号の論理が変化するように
してもよい。
では、ＣＬＯＣＫがＨレベルの状態にある期間中は、Ｐ
ＷＭ信号の論理レベルの変化に応じて、信号生成回路２
２により生成された４個の周期信号から周期信号を１個
選択し、その周期信号をＰＤＭ信号として出力端子１５
から出力させる制御回路２３を設けるように構成したの
で、Ｄ／Ａコンバータの出力特性に影響を与えることな
く、外部から受けるノイズの影響を軽減することができ
る効果を奏する。なお、上記実施の形態６では、ＣＬＯ
ＣＫの立ち下がりエッジに同期してＰＷＭ信号の論理が
変化するものについて示したが、ＣＬＯＣＫの立ち上が
りエッジに同期してＰＷＭ信号の論理が変化するように
してもよい。
【００４１】実施の形態７．上記実施の形態６では、Ｃ
ＬＯＣＫがＬレベルの状態にある期間中は、ＰＷＭ信号
をＰＤＭ信号として出力端子１５から出力させる一方、
ＣＬＯＣＫがＨレベルの状態にある期間中は、ＰＷＭ信
号の論理レベルの変化に応じて、信号生成回路２２によ
り生成された４個の周期信号から周期信号を１個選択
し、その周期信号をＰＤＭ信号として出力端子１５から
出力させる制御回路２３を設けるものについて示した
が、ＣＬＯＣＫがＨレベルの状態にある期間中は、ＰＷ
Ｍ信号をＰＤＭ信号として出力端子１５から出力させる
一方、ＣＬＯＣＫがＬレベルの状態にある期間中は、Ｐ
ＷＭ信号の論理レベルの変化に応じて、信号生成回路２
２により生成された４個の周期信号から周期信号を１個
選択し、その周期信号をＰＤＭ信号として出力端子１５
から出力させる制御回路２３を設けるようにしてもよ
く、上記実施の形態６と同様の効果を奏することができ
る。
ＬＯＣＫがＬレベルの状態にある期間中は、ＰＷＭ信号
をＰＤＭ信号として出力端子１５から出力させる一方、
ＣＬＯＣＫがＨレベルの状態にある期間中は、ＰＷＭ信
号の論理レベルの変化に応じて、信号生成回路２２によ
り生成された４個の周期信号から周期信号を１個選択
し、その周期信号をＰＤＭ信号として出力端子１５から
出力させる制御回路２３を設けるものについて示した
が、ＣＬＯＣＫがＨレベルの状態にある期間中は、ＰＷ
Ｍ信号をＰＤＭ信号として出力端子１５から出力させる
一方、ＣＬＯＣＫがＬレベルの状態にある期間中は、Ｐ
ＷＭ信号の論理レベルの変化に応じて、信号生成回路２
２により生成された４個の周期信号から周期信号を１個
選択し、その周期信号をＰＤＭ信号として出力端子１５
から出力させる制御回路２３を設けるようにしてもよ
く、上記実施の形態６と同様の効果を奏することができ
る。
【００４２】
【発明の効果】以上のように、この発明によれば、クロ
ック信号がＨレベルの状態にある期間中、入力端子と出
力端子間を非接続状態にする制御回路を設けるととも
に、クロック信号のデューティー比を調整する調整回路
を設けるように構成したので、出力端子が高インピーダ
ンス状態になる期間を短くすることができるようにな
り、その結果、外部から受けるノイズの影響を軽減する
ことができる効果がある。
ック信号がＨレベルの状態にある期間中、入力端子と出
力端子間を非接続状態にする制御回路を設けるととも
に、クロック信号のデューティー比を調整する調整回路
を設けるように構成したので、出力端子が高インピーダ
ンス状態になる期間を短くすることができるようにな
り、その結果、外部から受けるノイズの影響を軽減する
ことができる効果がある。
【００４３】この発明によれば、Ｈレベルの状態にある
期間がＬレベルにある期間より短くなるようにクロック
信号のデューティー比を調整するように構成したので、
出力端子が高インピーダンス状態になる期間を短くする
ことができる効果がある。
期間がＬレベルにある期間より短くなるようにクロック
信号のデューティー比を調整するように構成したので、
出力端子が高インピーダンス状態になる期間を短くする
ことができる効果がある。
【００４４】この発明によれば、クロック信号がＬレベ
ルの状態にある期間中、入力端子と出力端子間を非接続
状態にする制御回路を設けるとともに、クロック信号の
デューティー比を調整する調整回路を設けるように構成
したので、出力端子が高インピーダンス状態になる期間
を短くすることができるようになり、その結果、外部か
ら受けるノイズの影響を軽減することができる効果があ
る。
ルの状態にある期間中、入力端子と出力端子間を非接続
状態にする制御回路を設けるとともに、クロック信号の
デューティー比を調整する調整回路を設けるように構成
したので、出力端子が高インピーダンス状態になる期間
を短くすることができるようになり、その結果、外部か
ら受けるノイズの影響を軽減することができる効果があ
る。
【００４５】この発明によれば、Ｌレベルの状態にある
期間がＨレベルにある期間より短くなるようにクロック
信号のデューティー比を調整するように構成したので、
出力端子が高インピーダンス状態になる期間を短くする
ことができる効果がある。
期間がＨレベルにある期間より短くなるようにクロック
信号のデューティー比を調整するように構成したので、
出力端子が高インピーダンス状態になる期間を短くする
ことができる効果がある。
【００４６】この発明によれば、クロック信号がＬレベ
ルの状態にある期間中は、ＰＷＭ信号がＨレベルであれ
ば、第１のトランジスタをオンにして第２のトランジス
タをオフにし、そのＰＷＭ信号がＬレベルであれば、第
１のトランジスタをオフにして第２のトランジスタをオ
ンにする一方、そのクロック信号がＨレベルの状態にあ
る期間中は、第１及び第２のトランジスタをオンにする
制御回路を設けるように構成したので、ＣＬＯＣＫがＨ
レベルの状態にある期間中も高インピーダンス状態にな
らず、更に、外部から受けるノイズの影響を軽減するこ
とができる効果がある。
ルの状態にある期間中は、ＰＷＭ信号がＨレベルであれ
ば、第１のトランジスタをオンにして第２のトランジス
タをオフにし、そのＰＷＭ信号がＬレベルであれば、第
１のトランジスタをオフにして第２のトランジスタをオ
ンにする一方、そのクロック信号がＨレベルの状態にあ
る期間中は、第１及び第２のトランジスタをオンにする
制御回路を設けるように構成したので、ＣＬＯＣＫがＨ
レベルの状態にある期間中も高インピーダンス状態にな
らず、更に、外部から受けるノイズの影響を軽減するこ
とができる効果がある。
【００４７】この発明によれば、クロック信号がＨレベ
ルの状態にある期間中は、ＰＷＭ信号がＨレベルであれ
ば、第１のトランジスタをオンにして第２のトランジス
タをオフにし、そのＰＷＭ信号がＬレベルであれば、第
１のトランジスタをオフにして第２のトランジスタをオ
ンにする一方、そのクロック信号がＬレベルの状態にあ
る期間中は、第１及び第２のトランジスタをオンにする
制御回路を設けるように構成したので、ＣＬＯＣＫがＬ
レベルの状態にある期間中も高インピーダンス状態にな
らず、更に、外部から受けるノイズの影響を軽減するこ
とができる効果がある。
ルの状態にある期間中は、ＰＷＭ信号がＨレベルであれ
ば、第１のトランジスタをオンにして第２のトランジス
タをオフにし、そのＰＷＭ信号がＬレベルであれば、第
１のトランジスタをオフにして第２のトランジスタをオ
ンにする一方、そのクロック信号がＬレベルの状態にあ
る期間中は、第１及び第２のトランジスタをオンにする
制御回路を設けるように構成したので、ＣＬＯＣＫがＬ
レベルの状態にある期間中も高インピーダンス状態にな
らず、更に、外部から受けるノイズの影響を軽減するこ
とができる効果がある。
【００４８】この発明によれば、クロック信号のデュー
ティー比を調整する調整回路を設けるように構成したの
で、外部から受けるノイズの影響を軽減することができ
る効果がある。
ティー比を調整する調整回路を設けるように構成したの
で、外部から受けるノイズの影響を軽減することができ
る効果がある。
【００４９】この発明によれば、クロック信号がＬレベ
ルの状態にある期間中は、ＰＷＭ信号をＰＤＭ信号とし
て出力端子から出力させる一方、そのクロック信号がＨ
レベルの状態にある期間中は、そのＰＷＭ信号の論理レ
ベルの変化に応じて、信号生成回路により生成された複
数の周期信号から周期信号を１個選択し、その周期信号
をＰＤＭ信号として出力端子から出力させる制御回路を
設けるように構成したので、Ｄ／Ａコンバータの出力特
性に影響を与えることなく、外部から受けるノイズの影
響を軽減することができる効果がある。
ルの状態にある期間中は、ＰＷＭ信号をＰＤＭ信号とし
て出力端子から出力させる一方、そのクロック信号がＨ
レベルの状態にある期間中は、そのＰＷＭ信号の論理レ
ベルの変化に応じて、信号生成回路により生成された複
数の周期信号から周期信号を１個選択し、その周期信号
をＰＤＭ信号として出力端子から出力させる制御回路を
設けるように構成したので、Ｄ／Ａコンバータの出力特
性に影響を与えることなく、外部から受けるノイズの影
響を軽減することができる効果がある。
【００５０】この発明によれば、クロック信号がＨレベ
ルの状態にある期間中は、ＰＷＭ信号をＰＤＭ信号とし
て出力端子から出力させる一方、そのクロック信号がＬ
レベルの状態にある期間中は、そのＰＷＭ信号の論理レ
ベルの変化に応じて、信号生成回路により生成された複
数の周期信号から周期信号を１個選択し、その周期信号
をＰＤＭ信号として出力端子から出力させる制御回路を
設けるように構成したので、Ｄ／Ａコンバータの出力特
性に影響を与えることなく、外部から受けるノイズの影
響を軽減することができる効果がある。
ルの状態にある期間中は、ＰＷＭ信号をＰＤＭ信号とし
て出力端子から出力させる一方、そのクロック信号がＬ
レベルの状態にある期間中は、そのＰＷＭ信号の論理レ
ベルの変化に応じて、信号生成回路により生成された複
数の周期信号から周期信号を１個選択し、その周期信号
をＰＤＭ信号として出力端子から出力させる制御回路を
設けるように構成したので、Ｄ／Ａコンバータの出力特
性に影響を与えることなく、外部から受けるノイズの影
響を軽減することができる効果がある。
【００５１】この発明によれば、複数の周期信号を生成
する際、ＰＤＭ信号として出力端子から出力される周期
信号のＨレベルの期間とＬレベルの期間が一致するよう
に、各周期信号の位相を決定するように構成したので、
Ｄ／Ａコンバータの出力特性に影響を与えることなく、
高インピーダンス状態を避けることができる効果があ
る。
する際、ＰＤＭ信号として出力端子から出力される周期
信号のＨレベルの期間とＬレベルの期間が一致するよう
に、各周期信号の位相を決定するように構成したので、
Ｄ／Ａコンバータの出力特性に影響を与えることなく、
高インピーダンス状態を避けることができる効果があ
る。
【図１】 この発明の実施の形態１によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図２】 各種信号の論理レベルの変化を示すタイミン
グチャートである。
グチャートである。
【図３】 この発明の実施の形態３によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図４】 各種信号の論理レベルの変化を示すタイミン
グチャートである。
グチャートである。
【図５】 この発明の実施の形態６によるＤ／Ａ変換装
置を示す構成図である。
置を示す構成図である。
【図６】 各種信号の論理レベルの変化を示すタイミン
グチャートである。
グチャートである。
【図７】 従来のＤ／Ａ変換装置を示す構成図である。
【図８】 各種信号の論理レベルの変化を示すタイミン
グチャートである。
グチャートである。
１１ 入力端子、１３ カウンタ（調整回路）、１４
論理素子（制御回路）、１５ 出力端子、１６ 電源、
１７ Ｐｃｈトランジスタ（第１のトランジスタ）、１
８ Ｎｃｈトランジスタ（第２のトランジスタ）、１９
グランド、２０，２３ 制御回路、２２ 信号生成回
路。
論理素子（制御回路）、１５ 出力端子、１６ 電源、
１７ Ｐｃｈトランジスタ（第１のトランジスタ）、１
８ Ｎｃｈトランジスタ（第２のトランジスタ）、１９
グランド、２０，２３ 制御回路、２２ 信号生成回
路。
Claims (10)
- 【請求項１】 クロック信号に同期して論理が変化する
ＰＷＭ信号を入力端子から入力すると、そのクロック信
号がＬレベルの状態にある期間中は、そのＰＷＭ信号を
ＰＤＭ信号として出力端子から出力させる一方、そのク
ロック信号がＨレベルの状態にある期間中は、上記入力
端子と出力端子間を非接続状態にする制御回路を備えた
Ｄ／Ａ変換装置において、そのクロック信号のデューテ
ィー比を調整する調整回路を設けたことを特徴とするＤ
／Ａ変換装置。 - 【請求項２】 調整回路は、Ｈレベルの状態にある期間
がＬレベルにある期間より短くなるようにクロック信号
のデューティー比を調整することを特徴とする請求項１
記載のＤ／Ａ変換装置。 - 【請求項３】 クロック信号に同期して論理が変化する
ＰＷＭ信号を入力端子から入力すると、そのクロック信
号がＨレベルの状態にある期間中は、そのＰＷＭ信号を
ＰＤＭ信号として出力端子から出力させる一方、そのク
ロック信号がＬレベルの状態にある期間中は、上記入力
端子と出力端子間を非接続状態にする制御回路を備えた
Ｄ／Ａ変換装置において、そのクロック信号のデューテ
ィー比を調整する調整回路を設けたことを特徴とするＤ
／Ａ変換装置。 - 【請求項４】 調整回路は、Ｌレベルの状態にある期間
がＨレベルにある期間より短くなるようにクロック信号
のデューティー比を調整することを特徴とする請求項３
記載のＤ／Ａ変換装置。 - 【請求項５】 電源と出力端子間に接続された第１のト
ランジスタと、上記出力端子とグランド間に接続された
第２のトランジスタと、クロック信号に同期して論理が
変化するＰＷＭ信号を入力端子から入力すると、そのク
ロック信号がＬレベルの状態にある期間中は、そのＰＷ
Ｍ信号がＨレベルであれば、上記第１のトランジスタを
オンにして上記第２のトランジスタをオフにし、そのＰ
ＷＭ信号がＬレベルであれば、上記第１のトランジスタ
をオフにして上記第２のトランジスタをオンにする一
方、そのクロック信号がＨレベルの状態にある期間中
は、上記第１及び第２のトランジスタをオンにする制御
回路とを備えたＤ／Ａ変換装置。 - 【請求項６】 電源と出力端子間に接続された第１のト
ランジスタと、上記出力端子とグランド間に接続された
第２のトランジスタと、クロック信号に同期して論理が
変化するＰＷＭ信号を入力端子から入力すると、そのク
ロック信号がＨレベルの状態にある期間中は、そのＰＷ
Ｍ信号がＨレベルであれば、上記第１のトランジスタを
オンにして上記第２のトランジスタをオフにし、そのＰ
ＷＭ信号がＬレベルであれば、上記第１のトランジスタ
をオフにして上記第２のトランジスタをオンにする一
方、そのクロック信号がＬレベルの状態にある期間中
は、上記第１及び第２のトランジスタをオンにする制御
回路とを備えたＤ／Ａ変換装置。 - 【請求項７】 クロック信号のデューティー比を調整す
る調整回路を設けたことを特徴とする請求項５または請
求項６記載のＤ／Ａ変換装置。 - 【請求項８】 位相が相互に異なる複数の周期信号を生
成する信号生成回路と、クロック信号に同期して論理が
変化するＰＷＭ信号を入力端子から入力すると、そのク
ロック信号がＬレベルの状態にある期間中は、そのＰＷ
Ｍ信号をＰＤＭ信号として出力端子から出力させる一
方、そのクロック信号がＨレベルの状態にある期間中
は、そのＰＷＭ信号の論理レベルの変化に応じて、上記
信号生成回路により生成された複数の周期信号から周期
信号を１個選択し、その周期信号をＰＤＭ信号として出
力端子から出力させる制御回路とを備えたＤ／Ａ変換装
置。 - 【請求項９】 位相が相互に異なる複数の周期信号を生
成する信号生成回路と、クロック信号に同期して論理が
変化するＰＷＭ信号を入力端子から入力すると、そのク
ロック信号がＨレベルの状態にある期間中は、そのＰＷ
Ｍ信号をＰＤＭ信号として出力端子から出力させる一
方、そのクロック信号がＬレベルの状態にある期間中
は、そのＰＷＭ信号の論理レベルの変化に応じて、上記
信号生成回路により生成された複数の周期信号から周期
信号を１個選択し、その周期信号をＰＤＭ信号として出
力端子から出力させる制御回路とを備えたＤ／Ａ変換装
置。 - 【請求項１０】 信号生成回路は、複数の周期信号を生
成する際、ＰＤＭ信号として出力端子から出力される周
期信号のＨレベルの期間とＬレベルの期間が一致するよ
うに、各周期信号の位相を決定することを特徴とする請
求項８または請求項９記載のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10232058A JP2000068841A (ja) | 1998-08-18 | 1998-08-18 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10232058A JP2000068841A (ja) | 1998-08-18 | 1998-08-18 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068841A true JP2000068841A (ja) | 2000-03-03 |
Family
ID=16933326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10232058A Pending JP2000068841A (ja) | 1998-08-18 | 1998-08-18 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068841A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016082339A (ja) * | 2014-10-15 | 2016-05-16 | オンキヨー株式会社 | 信号生成回路 |
| WO2019021709A1 (ja) * | 2017-07-28 | 2019-01-31 | シャープ株式会社 | デッドタイム発生器及びデジタル信号処理装置 |
| WO2019111703A1 (ja) * | 2017-12-05 | 2019-06-13 | ソニー株式会社 | 信号処理装置、信号処理方法、及び、プログラム |
-
1998
- 1998-08-18 JP JP10232058A patent/JP2000068841A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016082339A (ja) * | 2014-10-15 | 2016-05-16 | オンキヨー株式会社 | 信号生成回路 |
| WO2019021709A1 (ja) * | 2017-07-28 | 2019-01-31 | シャープ株式会社 | デッドタイム発生器及びデジタル信号処理装置 |
| WO2019111703A1 (ja) * | 2017-12-05 | 2019-06-13 | ソニー株式会社 | 信号処理装置、信号処理方法、及び、プログラム |
| US10965307B2 (en) | 2017-12-05 | 2021-03-30 | Sony Corporation | Signal processing apparatus, signal processing method, and program |
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