WO2019021709A1 - デッドタイム発生器及びデジタル信号処理装置 - Google Patents

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gate
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強 中平
彰紘 西垣
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シャープ株式会社
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    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses

Definitions

  • the present invention relates to a dead time generator and a digital signal processor.
  • Patent Document 1 discloses an audio amplifier that receives a digital input signal and generates an output signal for driving a speaker.
  • the class D amplifier included in this audio amplifier includes a modulator and a D modulator.
  • the modulator is configured to receive a digital input signal and to generate an n-bit quasi-digital signal.
  • the D modulator is configured to receive an n-bit quasi-digital signal and to generate an output signal.
  • the quasi-digital signal is a signal in a half digital and half analog state.
  • the audio amplifier disclosed in Patent Document 1 generates an n-bit quasi-digital signal by a modulator and only generates an output signal from the n-bit quasi-digital signal. Therefore, the above audio amplifier does not propose to reduce noise mixed in the output signal by controlling a plurality of pulses of different widths to pulses of a fixed width.
  • An object of the present invention is to reduce noise mixed in an output signal by controlling a plurality of pulses having different widths to be a pulse having a constant width.
  • a dead time generator is a dead time generator that generates a dead time in which both gates of two switching elements included in a switching circuit are turned off. A dead time is generated to control a plurality of pulses of different widths into pulses of a fixed width output from the switching circuit.
  • noise mixed in the output signal can be reduced.
  • FIG. 2 is a block diagram showing a main configuration of a dead time generation circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a main configuration of a dead time generation circuit according to Embodiment 1 of the present invention. It is a figure which shows the signal waveform before and behind the digital sampling of the dead time production
  • (A) is a figure which shows the circuit of a clock synchronous signal generator
  • (b) is a figure which shows the input-output waveform of a clock synchronous signal generator.
  • FIG. 1 It is a figure which shows the circuit of the clock synchronous signal generator of the dead time production
  • (A) is a figure which shows the circuit of a clock synchronous signal generator
  • (b) is a figure which shows the input-output waveform of a clock synchronous signal generator.
  • (A) is a figure which shows the logic circuit of a gate drive circuit
  • (b) is a figure which shows the input-output waveform of a gate drive circuit and a switching circuit.
  • FIG. 1 It is a figure which shows the logic circuit and input-output waveform of the clock synchronization signal generator of the dead time generation circuit which concerns on Embodiment 2 of this invention, and a gate drive circuit.
  • A is a figure which shows the logic circuit of a clock synchronous signal generator and a gate drive circuit
  • (b) is a figure which shows the input-output waveform of a clock synchronous signal generator and a gate drive circuit.
  • (A) is a figure which shows the logic circuit of a clock synchronous signal generator and a gate drive circuit
  • (b) is a figure which shows the input-output waveform of a clock synchronous signal generator and a gate drive circuit. It is a figure which shows the switching circuit module of the dead time production
  • (A) is a figure which shows the flow of the electric current in the area of at shown in FIG. 10
  • (b) is a figure which shows the flow of the electric current in the area of bt shown in FIG.
  • (C) is a figure which shows the flow of the electric current in the area of ct shown in FIG. 10
  • (d) is a figure which shows the flow of the electric current in the area of dt shown in FIG. It is a figure which shows the switching circuit module of the dead time production
  • Embodiment 1 1 and 2 are block diagrams showing the configuration of the main part of the dead time generation circuit 1 according to the first embodiment of the present invention.
  • the dead time generation circuit 1 (Configuration of dead time generation circuit 1)
  • the dead time generation circuit 1 includes differential receivers 10 and 20, digital sampling 30 (digital sampling circuit), digital amplifier 100, and filter circuit 80, as shown in FIG.
  • the digital amplifier 100 includes a clock synchronization signal generator 40 (dead time generator), a switching circuit module 50, a current monitoring circuit 60, and a variable voltage source 70.
  • the digital amplifier 100 uses a signal of PDM (Pulse Density Modulation) method as an input signal. Since the digital amplifier 100 generates the dead time without changing the signal density of the signal before the dead time is generated, the PDM signal is reduced while reducing the noise of the PDM signal in the state of the digital signal. Can be amplified directly.
  • the digital amplifier 100 is a full digital amplifier and is also a class D amplifier.
  • Noise generated in the digital amplifier 100 includes noise due to quantization of the input signal (noise generated in the portion A of FIG. 2), noise due to signal conversion (noise generated in the portion B in FIG. 2), and noise generated in the power portion Noise generated in the portion C of FIG.
  • the part A in FIG. 2 is a part that quantizes the input signal.
  • the part B in FIG. 2 is a part including the differential receivers 10 and 20, the digital sampling 30, the clock synchronization signal generator 40, and the gate drive circuit 51 (drive circuit).
  • the portion C in FIG. 2 is a portion including the switching circuit 52, the current monitoring circuit 60, and the filter circuit 80.
  • the dead time generation circuit 1 is a circuit that reduces noise due to signal conversion by unifying all the pulses of a digital signal having a single pulse and continuous pulses into the same pulse width as a single pulse.
  • the dead time generation circuit 1 is a circuit that reduces digital noise even if a dead time is generated.
  • a dead time is always required as a transition time for the operation of the switching circuit 52.
  • the digital signal Vd of the input signal is input to the differential receiver 10 through two signal lines, and the differential receiver 10 supplies the digital signal Vd according to the difference between the two signal lines to the digital sampling 30.
  • the clock signal Vc is input to the differential receiver 20 through two signal lines, and the differential receiver 20 generates a digital sampling 30 and a clock synchronization signal according to the difference between the two signal lines. To the vessel 40.
  • the digital signal Vd supplied from the differential receiver 10 and the clock signal Vc supplied from the differential receiver 20 are input to the digital sampling 30.
  • the digital sampling 30 is a circuit that performs digital sampling according to the digital signal Vd. Concretely, it demonstrates below based on FIG. FIG. 3 is a diagram showing signal waveforms before and after digital sampling 30 of dead time generation circuit 1. As shown in FIG. 3, the digital signal Vd1 before digital sampling and the rising of the clock signal Vc do not match.
  • the digital signal Vd1 is converted to a digital signal Vd2 by the digital sampling 30 digitally sampling the digital signal Vd1. Thereby, the digital signal Vd2 after digital sampling and the rising of the clock signal Vc are synchronized.
  • the start time point of the digital signal Vd input to the dead time generation circuit 1 matches the rise start time point of the clock signal Vc.
  • the digital sampling 30 supplies the digital signal Vd2 to the gate drive circuit 51.
  • the clock synchronization signal generator 40 receives the clock signal Vc supplied from the differential receiver 20.
  • the clock synchronization signal generator 40 generates a clock synchronization signal Vg based on the clock signal Vc, and supplies the clock synchronization signal Vg to the gate drive circuit 51.
  • the clock synchronization signal generator 40 generates a dead time td.
  • the dead time td will be described later. This will be specifically described below based on FIG.
  • FIG. 4 is a diagram showing a circuit of the clock synchronization signal generator 40 of the dead time generation circuit 1 and input / output waveforms.
  • (A) of FIG. 4 is a diagram showing a circuit of the clock synchronization signal generator 40, and (b) of FIG.
  • the clock synchronization signal generator 40 includes a NAND gate 101, a NOT gate 102, and a delay circuit (not shown).
  • the delay circuit delays the clock signal Vc by the dead time td based on the clock signal Vc. That is, the dead time td is in synchronization with the clock signal Vc, and the start time of the dead time td coincides with the rise start time of the clock signal Vc. Thereby, dead time can be generated at a constant cycle.
  • the delay circuit supplies a clock delay signal Vcd obtained by delaying the clock signal Vc by the dead time td to the NAND gate 101 via the NOT gate 102.
  • the NOT gate 102 inverts the clock delay signal Vcd to generate a clock delay inversion signal which is a signal in reverse phase to the clock delay signal Vcd.
  • the clock signal Vc supplied from the differential receiver 20 and the clock delay inversion signal supplied from the delay circuit via the NOT gate 102 are input to the NAND gate 101.
  • the NAND gate 101 generates a clock synchronization signal Vg from the clock signal Vc and the clock delay inversion signal, and supplies the clock synchronization signal Vg to the gate drive circuit 51. That is, the clock synchronization signal Vg is a non-conjunction of the clock signal Vc and the clock delay inversion signal.
  • Td shown in (b) of FIG. 4 is a period called dead time.
  • the dead time td is a period during which the drive signals of both of the two switching elements included in the switching circuit 52 are in the off state.
  • the dead time td is a period during which both gates of the two switching elements included in the switching circuit 52 are turned off.
  • the dead time td is started simultaneously with the rise of the clock signal Vc. That is, simultaneously with the rise of the clock signal Vc, both of the two switching elements included in the switching circuit 52 are turned off. As shown in (b) of FIG.
  • the voltage of the clock synchronization signal Vg is 0 V at the dead time td, and is Vcc (V) at other than the dead time td. That is, the dead time td is based on the clock synchronization signal Vg, and the dead time td occurs when the clock synchronization signal Vg falls. Thus, the dead time td can be generated only when the clock synchronization signal Vg is in the falling state.
  • the pulse of the clock synchronization signal Vg is a pulse of a fixed width.
  • the period of the dead time td and the period in which the voltage of the clock synchronization signal Vg becomes 0 V become identical in time.
  • FIG. 5 is a diagram showing the circuit and input / output waveforms of the clock synchronization signal generator 40a of the dead time generation circuit.
  • (A) of FIG. 5 is a diagram showing a circuit of the clock synchronization signal generator 40a
  • (b) of FIG. 5 is a diagram showing an input / output waveform of the clock synchronization signal generator 40a.
  • a clock synchronization signal generator 40 a may be provided instead of the clock synchronization signal generator 40.
  • the clock synchronization signal generator 40a includes an OR gate 103, a NOT gate 104, and a delay circuit (not shown).
  • the delay circuit is the same as the delay circuit included in the clock synchronization signal generator 40.
  • the clock signal Vc is inverted by the NOT gate 104 to generate a clock inverted signal which is a signal having a phase opposite to that of the clock signal Vc.
  • the delay circuit of the clock synchronization signal generator 40 a supplies a clock delay signal Vcd obtained by delaying the clock signal Vc by the dead time td to the OR gate 103.
  • the clock inverted signal supplied from the differential receiver 20 via the NOT gate 104 and the clock delay signal Vcd supplied from the delay circuit are input to the OR gate 103.
  • the OR gate 103 generates a clock synchronization signal Vg from the clock inversion signal and the clock delay signal Vcd, and supplies the clock synchronization signal Vg to the gate drive circuit 51. That is, the clock synchronization signal Vg is the logical sum of the clock inversion signal and the clock delay signal Vcd.
  • the voltage of the clock synchronization signal Vg becomes 0 V at the dead time td, and becomes Vcc (V) at other than the dead time td. That is, the dead time td is based on the clock synchronization signal Vg, and the dead time td occurs when the clock synchronization signal Vg falls. Thus, the dead time td can be generated only when the clock synchronization signal Vg is in the falling state.
  • the pulse of the clock synchronization signal Vg is a pulse of a fixed width.
  • the period of the dead time td and the period in which the voltage of the clock synchronization signal Vg becomes 0 V become identical in time.
  • the switching circuit module 50 includes a gate drive circuit 51 and a switching circuit 52.
  • the switching circuit module 50 amplifies the digital signal according to the power supply voltage output from the variable voltage source 70 by driving the two switching elements included in the switching circuit 52 by the gate driving circuit 51.
  • the switching circuit module 50 supplies the amplified digital signal to the filter circuit 80.
  • the gate drive circuit 51 receives the digital signal Vd 2 supplied from the digital sampling 30 and the clock synchronization signal Vg supplied from the clock synchronization signal generator 40.
  • the gate drive circuit 51 drives two switching elements included in the switching circuit 52 based on the digital signal Vd and the clock synchronization signal Vg. Specifically, the gate drive circuit 51 turns off the gates of the two switching elements included in the switching circuit 52 in a period in which the clock synchronization signal Vg is 0V.
  • Switching circuit 52 includes two switching elements.
  • the two switching elements are, for example, switching elements configured to be made of a compound semiconductor. Also, the two switching elements may be FETs (Field Effect Transistors).
  • the current monitoring circuit 60 is a protection circuit that monitors the current flowing through the two switching elements included in the switching circuit 52.
  • the variable voltage source 70 is a voltage source for the switching circuit 52 to supply a power supply voltage for amplifying the voltage. The output voltage of the switching circuit 52 is adjusted by changing the voltage supplied by the variable voltage source 70.
  • the filter circuit 80 extracts a specific frequency component from the digital signal output from the output side of the digital amplifier 100 (the output side of the switching circuit module 50).
  • the filter circuit 80 supplies the extracted specific frequency component of the digital signal to an output device such as a speaker outside the dead time generation circuit 1.
  • FIG. 6 is a diagram showing a logic circuit of the gate drive circuit 51 of the dead time generation circuit 1 according to the second embodiment of the present invention, and input / output waveforms of the gate drive circuit 51 and the switching circuit 52.
  • 6A shows the logic circuit of the gate drive circuit 51
  • FIG. 6B shows the input / output waveforms of the gate drive circuit 51 and the switching circuit 52.
  • the AND gate 105 is a logic circuit corresponding to the gate drive circuit 51. As shown in FIG. 6A, the AND gate 105 receives the digital signal Vd2 supplied from the digital sampling 30 and the clock synchronization signal Vg supplied from the clock synchronization signal generator 40. The AND gate 105 generates a gate signal Vga (drive signal) from the digital signal Vd2 and the clock synchronization signal Vg, and supplies the gate signal Vga to the switching circuit 52. That is, the gate signal Vga is a logical product of the digital signal Vd2 and the clock synchronization signal Vg.
  • the time width of the larger pulse is twice the time width of the smaller pulse. This is because, in a PDM signal, audio information is represented by pulse density, so the logical value of the PDM signal is 0 or 1 (1 bit).
  • the voltage of the gate signal Vga is at 0V.
  • the voltage of both the clock synchronization signal Vg and the digital signal Vd2 is Vcc (V) (Vcc> 0 V)
  • the voltage of the gate signal Vga becomes Vcc (V).
  • the pulse of the gate signal Vga becomes a pulse of a fixed width. Also, during the dead time td, the voltage of the gate signal Vga is always 0V. By combining the digital signal Vd2 and the clock synchronization signal Vg, the continuous pulse of the digital signal Vd2 is divided, and the balance of the pulse density of the gate signal Vga is not broken. That is, the digital signal Vd2 having a single pulse and a continuous pulse is converted into the gate signal Vga in which the time width of all the pulses is the same as that of the single pulse.
  • the dead time td is a period for controlling a plurality of pulses of different widths input to the dead time generation circuit 1 into pulses of a fixed width output from the switching circuit 52.
  • the gate signal Vga is supplied to the switching circuit 52, the waveform of the voltage Vds between the drain and the source of the switching circuit 52 becomes a waveform as shown in (b) of FIG. For Vm, Vm> 0.
  • the gate signal Vga can be output based on the digital signal Vd2, and the gate signal Vga can be 0 V while the dead time td is generated. Also, the pulse of the gate signal Vga becomes a pulse of a fixed width. Therefore, by controlling a plurality of pulses having different widths to be a pulse having a constant width, the time widths of the pulses do not become unbalanced, so that noise mixed in the gate signal Vga can be reduced.
  • the switching circuit 52 can output an output signal which is a pulse of a fixed width. Therefore, by controlling a plurality of pulses having different widths to be a pulse having a constant width, the time widths of the pulses do not become unbalanced, so noise mixed in the output signal can be reduced. Also, for example, in the case of a bridged-tied load (BTL) connected digital amplifier, an offset voltage is generated in the negative direction due to the shortening of the pulse time width. Therefore, by controlling a plurality of pulses having different widths to be a pulse having a constant width, it works as a DC dither, so that generation of noise can be prevented. Also, the offset voltage is offset by the BTL connection.
  • BTL bridged-tied load
  • FIG. 7 is a diagram showing logic circuits and input / output waveforms of the clock synchronization signal generator 40 and the gate drive circuit 51 of the dead time generation circuit 1 according to the second embodiment of the present invention.
  • FIG. 7A shows a logic circuit of the clock synchronization signal generator 40 and the gate drive circuit 51.
  • FIG. 7B shows the input / output waveforms of the clock synchronization signal generator 40 and the gate drive circuit 51.
  • the AND gate 106 is a logic circuit corresponding to the gate drive circuit 51, and the NAND gate 101 and the NOT gate 102 are logic circuits corresponding to the clock synchronization signal generator 40. As shown in FIG. 7A, the AND gate 106 receives the digital signal Vd2 supplied from the digital sampling 30 and the clock synchronization signal Vg supplied from the NAND gate 101.
  • the circuit configuration of the NAND gate 101 and the NOT gate 102 is the same as the circuit configuration shown in FIG.
  • the AND gate 106 generates a gate signal Vga from the digital signal Vd2 and the clock synchronization signal Vg, and supplies the gate signal Vga to the switching circuit 52. That is, the gate signal Vga is a logical product of the digital signal Vd2 and the clock synchronization signal Vg.
  • the clock signal Vc, the clock delay inversion signal, and the clock synchronization signal Vg are the same as the waveforms shown in (b) of FIG.
  • the voltage of the gate signal Vga is 0V.
  • the voltage of both the clock synchronization signal Vg and the digital signal Vd2 is Vcc (V) (Vcc> 0 V)
  • the voltage of the gate signal Vga becomes Vcc (V).
  • the pulse of the gate signal Vga becomes a pulse of a fixed width. Also, during the dead time td, the voltage of the gate signal Vga is always 0V.
  • the continuous pulse of the digital signal Vd2 is divided, and the balance of the pulse density of the gate signal Vga is not broken. That is, the digital signal Vd2 having a single pulse and a continuous pulse is converted into the gate signal Vga in which the time width of all the pulses is the same as that of the single pulse. Further, the dead time td can be generated by reducing the signal density of the digital signal Vd2 by a fixed amount from the digital signal Vd2 before the dead time is generated by the dead time td.
  • FIG. 8 is a diagram showing logic circuits and input / output waveforms of the clock synchronization signal generator 40 and the gate drive circuit 51 of the dead time generation circuit 1 according to the second embodiment of the present invention.
  • FIG. 8A shows a logic circuit of the clock synchronization signal generator 40 and the gate drive circuit 51.
  • FIG. 8B shows the input and output waveforms of the clock synchronization signal generator 40 and the gate drive circuit 51.
  • FIG. 8A shows a logic circuit of the clock synchronization signal generator 40 and the gate drive circuit 51.
  • FIG. 8B shows the input and output waveforms of the clock synchronization signal generator 40 and the gate drive circuit 51.
  • the logic circuit of the clock synchronization signal generator 40 and the gate drive circuit 51 shown in FIG. 7A is also shown in the circuit shown in FIG. 8A according to De Morgan's law.
  • the AND gate 107 is a logic circuit corresponding to the gate drive circuit 51
  • the OR gate 103 and the NOT gate 104 are logic circuits corresponding to the clock synchronization signal generator 40.
  • the digital signal Vd2 supplied from the digital sampling 30 and the clock synchronization signal Vg supplied from the OR gate 103 are input to the AND gate 107.
  • the circuit configuration of the OR gate 103 and the NOT gate 104 is the same as that shown in (a) of FIG.
  • the AND gate 107 generates a gate signal Vga from the digital signal Vd2 and the clock synchronization signal Vg, and supplies the gate signal Vga to the switching circuit 52. That is, the gate signal Vga is a logical product of the digital signal Vd2 and the clock synchronization signal Vg.
  • the clock inverted signal, the clock delay signal Vcd, and the clock synchronization signal Vg are the same as the waveforms shown in (b) of FIG. 5.
  • the voltage of the gate signal Vga is 0V.
  • the voltage of both the clock synchronization signal Vg and the digital signal Vd2 is Vcc (V) (Vcc> 0 V)
  • the voltage of the gate signal Vga becomes Vcc (V).
  • the pulse of the gate signal Vga becomes a pulse of a fixed width. Also, during the dead time td, the voltage of the gate signal Vga is always 0V.
  • the continuous pulse of the digital signal Vd2 is divided, and the balance of the pulse density of the gate signal Vga is not broken. That is, the digital signal Vd2 having a single pulse and a continuous pulse is converted into the gate signal Vga in which the time width of all the pulses is the same as that of the single pulse.
  • FIG. 9 is a diagram showing the switching circuit module 50 and the output circuit of the dead time generation circuit 1 according to the third embodiment of the present invention.
  • FIG. 10 is a diagram showing the input / output waveforms of the switching circuit module 50 and the output of the dead time generation circuit 1 according to the third embodiment of the present invention.
  • FIG. 11 is a diagram showing the flow of the current of the switching circuit module 50 and the output of the dead time generation circuit 1 according to the third embodiment of the present invention. (A) of FIG. 11 is a diagram showing the flow of current in the section of at shown in FIG.
  • FIG. 11 is a diagram showing the flow of current in the section of bt shown in FIG. (C) of FIG. 11 is a view showing the flow of current in the section of ct shown in FIG. 10, and (d) of FIG. 11 is a view showing the flow of current in the section of dt shown in FIG.
  • the switching circuit module 50 corresponds to the part of the circuit shown in FIG. 9 excluding the speaker 90.
  • the circuit shown in FIG. 9 is a half bridge circuit.
  • the gate drive circuit 51 corresponds to the gate drive circuits 511 to 514.
  • the gate drive circuits 511 to 514 are internally provided with a power supply for operating itself.
  • the switching circuit 52 corresponds to the transistors TFT1 to TFT4.
  • the output of the dead time generation circuit 1 shown in FIG. 1 corresponds to the speaker 90.
  • the switching circuit 52 includes transistors TFT1 to TFT4 which are four switching elements.
  • the clock synchronization signal Vg is input from the clock synchronization signal generator 40 to the gate drive circuit 511 and the gate drive circuit 514, and the digital signal Vd21 is input from the digital sampling 30.
  • the gate drive circuit 511 supplies a gate signal Vga1, which is the logical product of the clock synchronization signal Vg and the digital signal Vd21, to the transistor TFT1.
  • the gate drive circuit 514 supplies a gate signal Vga1 to the transistor TFT4. That is, the gate drive circuit 511 drives the transistor TFT 1, and the gate drive circuit 514 drives the transistor TFT 4.
  • the clock synchronization signal Vg is input from the clock synchronization signal generator 40 to the gate drive circuit 512 and the gate drive circuit 513, and the digital signal Vd22 is input from the digital sampling 30.
  • the digital signal Vd22 is a signal obtained by inverting the digital signal Vd21 by a NOT gate (not shown) included in the digital sampling 30, and is a signal in reverse phase to the digital signal Vd21. Note that the NOT gate that inverts the digital signal Vd21 may not be provided in the digital sampling 30, but may be provided in another place.
  • the gate drive circuit 512 supplies a gate signal Vga2 which is a logical product of the clock synchronization signal Vg and the digital signal Vd22 to the transistor TFT2.
  • the gate drive circuit 513 supplies the gate signal Vga2 to the transistor TFT3. That is, the gate drive circuit 512 drives the transistor TFT 2, and the gate drive circuit 513 drives the transistor TFT 3.
  • the speaker 90 can output sound by controlling the transistors TFT1 to TFT4 by the gate drive circuits 511 to 514.
  • another output device may be provided in the place of the speaker 90.
  • the voltage of the gate signal Vga1 is at 0V.
  • the voltage of both the clock synchronization signal Vg and the digital signal Vd21 is Vcc (V) (Vcc> 0 V)
  • the voltage of the gate signal Vga1 becomes Vcc (V).
  • the pulse of the gate signal Vga1 is a pulse of a fixed width. Further, in the dead time td period, the voltage of the gate signal Vga1 is always 0V.
  • the continuous pulse of the digital signal Vd21 is divided, and the balance of the pulse density of the gate signal Vga1 is not broken. That is, the digital signal Vd21 having a single pulse and a continuous pulse is converted to the gate signal Vga1 in which the time width of all the pulses is the same as that of the single pulse.
  • the voltage of the gate signal Vga2 is at 0V.
  • the voltage of both the clock synchronization signal Vg and the digital signal Vd22 is Vcc (V) (Vcc> 0 V)
  • the voltage of the gate signal Vga2 is Vcc (V).
  • the pulse of the gate signal Vga2 is a pulse of a fixed width. Also, during the dead time td, the voltage of the gate signal Vga2 is always 0V.
  • the digital signal Vd22 and the clock synchronization signal Vg the continuous pulse of the digital signal Vd22 is divided, and the balance of the pulse density of the gate signal Vga2 is not broken. That is, the digital signal Vd22 having a single pulse and a continuous pulse is converted into the gate signal Vga2 in which the time width of all the pulses is the same as that of the single pulse.
  • the drain-source voltage Vds1 is a voltage between the drain and the source of the transistor TFT1 and the transistor TFT4, and the drain-source voltage Vds2 is a voltage between the drain and the source of the transistor TFT2 and the transistor TFT3.
  • the gate signal Vga1 becomes Vcc (V) (Vcc> 0 V), and the gate signal Vga2 becomes 0 V.
  • the transistor TFT1 and the transistor TFT4 are turned on, and the transistor TFT2 and the transistor TFT3 are turned off, so that a current flows as shown by the arrow in FIG. That is, current flows in the order of the transistor TFT1, the speaker 90, and the transistor TFT4.
  • the drain-source voltage Vds1 becomes 0 V
  • the drain-source voltage Vds2 becomes Vm (V) (Vm> 0).
  • the gate signal Vga1 and the gate signal Vga2 become 0V. Thereby, the transistors TFT1 to TFT4 are turned off. Further, since the drain-source voltage Vds2 is Vm (V) in the interval of at, the state in which the drain-source voltage Vds2 is Vm (V) is maintained even in the interval bt. This is because the voltage between the drain and the source Vds2 is substantially maintained by the output capacitances of the transistor TFT2 and the transistor TFT3 in the section bt.
  • the gate signal Vga1 becomes 0 V
  • the gate signal Vga2 becomes Vcc (V) (Vcc> 0 V).
  • the transistor TFT2 and the transistor TFT3 are turned on, and the transistor TFT1 and the transistor TFT4 are turned off, so that a current flows as shown by the arrow in FIG. 11C. That is, current flows in the order of the transistor TFT3, the speaker 90, and the transistor TFT2.
  • the drain-source voltage Vds1 becomes Vm (V) (Vm> 0)
  • the drain-source voltage Vds2 becomes 0V.
  • the gate signal Vga1 and the gate signal Vga2 become 0V. Thereby, the transistors TFT1 to TFT4 are turned off. Further, since the drain-source voltage Vds1 is Vm (V) in the section ct, the state in which the drain-source voltage Vds1 is Vm (V) is maintained even in the section dt. This is because the voltage between the drain and the source Vds1 is substantially maintained by the output capacitances of the transistor TFT1 and the transistor TFT4 in the section of dt.
  • a current flows in the freewheeling diode D1 connected between the two terminals of the transistor TFT1 and the freewheeling diode D4 connected between the two terminals of the transistor TFT4, so that the arrow shown in FIG.
  • the current flows like. That is, current flows in the order of the freewheeling diode D4, the speaker 90, and the freewheeling diode D1.
  • the same operation as the sections of at and bt is performed. Also in the gt and ht sections shown in FIG. 10, the same operation as the at and bt sections is performed. That is, in the section between et and ht, the same operation as the section at and bt is performed twice.
  • the same operation as the section at and bt is performed twice.
  • drain-source voltage Vds1 and the drain-source voltage Vds2 are input to the speaker 90 as an output signal of the switching circuit 52.
  • the output signal of the switching circuit 52 is a pulse of a fixed width.
  • drain-source voltage Vds1 and drain-source voltage Vds2 have constant widths except for the portion corresponding to dead time td. Pulse.
  • a plurality of pulses of different widths are controlled to pulses of a constant width.
  • each gate drive circuit of the half bridge circuit shown in FIG. 9 outputs a gate signal based on the clock synchronization signal Vg on both the high side and the low side.
  • the high side is the upper half portion of the half bridge circuit (a portion including the gate drive circuits 511 and 513 and the transistors TFT1 and TFT3).
  • the low side is the lower half of the half bridge circuit (the part including the gate drive circuits 512 and 514 and the transistors TFT2 and TFT4).
  • FIG. 12 is a diagram showing the input / output waveforms of the switching circuit module 50 and the output of the dead time generation circuit 1 according to the fourth embodiment of the present invention.
  • the gate signal Vga3 is a gate signal synchronized with the digital signal Vd2 in the conventional invention.
  • the gate signal Vga4 is a gate signal when the dead time td is generated for each clock.
  • a dead time td is required as a transition time associated with the switching operation of the switching circuit 52.
  • the gate signal Vga3 there is no transition time in the second half of the gate signal Vga3 for a pulse having a time width of 2 tw. That is, while the time width of the first half of the gate signal Vga3 is tw-td, the time width of the second half of the gate signal Vga3 is tw, and the dead time td as the transition time is the second half of the gate signal Vga3. Does not exist.
  • the pulse time of the gate signal Vga3 per clock is compared with the case where the pulse having the time width of 2tw of the digital signal Vd2 comes and the case where the pulse having the time width of tw of the digital signal Vd2 comes.
  • the average of the widths is not directly proportional. Therefore, distortion occurs in the gate signal Vga3.
  • the average of the time widths of the pulses of the gate signal Vga4 per clock is all tw, which is in direct proportion to the digital signal Vd2.
  • the offset voltage decreases by the time width of td / tw in the potential direction on the low side of the half bridge circuit shown in FIG. 9, the offset voltage is canceled by the BTL connection.
  • the single pulse time width allows the switching circuit 52 to perform resonant switching, application to a class E amplifier becomes possible.
  • a resonant circuit it is possible to obtain an output with a single pulse, such as a drain-source voltage Vds shown in FIG. Further, by performing the soft switching drive, higher frequency and higher efficiency can be achieved.
  • the dead time generator (clock synchronization signal generator 40, 40a) according to aspect 1 of the present invention generates dead time causing dead time in which both gates of two switching elements included in the switching circuit 52 are turned off.
  • a plurality of pulses of different widths are controlled to pulses of a constant width.
  • the dead time generator (clock synchronization signal generators 40 and 40a) according to aspect 2 of the present invention, in the above aspect 1, the dead time is synchronized with the clock signal input to the dead time generator. Good.
  • the dead time is synchronized with the clock signal input to the dead time generator. Thereby, dead time can be generated at a constant cycle.
  • the dead time is the clock signal delayed by the clock signal and the clock signal delayed by the dead time.
  • the signal may be based on a clock synchronization signal which is a NAND of the clock delay inversion signal which is further inverted.
  • the clock synchronization signal is a non-conjunction of the clock signal and the clock delay inversion signal obtained by further inverting the clock delay signal obtained by delaying the clock signal by the dead time.
  • the dead time is based on the clock synchronization signal. Thus, for example, a dead time can be generated only when the clock synchronization signal is in a falling state.
  • the dead time is a clock inversion signal obtained by inverting the clock signal, and the clock is dead time only. It may be based on a clock synchronization signal which is a logical OR with a delayed clock delay signal.
  • the clock synchronization signal is a logical sum of the clock inversion signal obtained by inverting the clock signal and the clock delay signal obtained by delaying the clock by the dead time. Also, the dead time is based on the clock synchronization signal. Thus, for example, the clock synchronization signal can be made to fall only when a dead time occurs.
  • a digital signal processing apparatus (dead time generation circuit 1) according to aspect 5 of the present invention is the dead time generator (clock synchronization signal generator 40, 40a) according to any one of the above aspects 1 to 4, and the switching circuit 52 may be provided.
  • a digital signal processing apparatus (dead time generation circuit 1) according to aspect 6 of the present invention is a digital signal processing apparatus including the dead time generator (clock synchronization signal generator 40, 40a) according to aspect 3 or 4 above.
  • the digital signal processing apparatus may further include a digital sampling circuit that synchronizes the switching circuit 52, a digital signal input to the digital signal processing apparatus, and the clock signal.
  • the digital signal processing device (dead time generation circuit 1) according to aspect 7 of the present invention outputs a drive signal which is the logical product of the clock synchronization signal and the digital signal in the aspect 6 to the switching circuit 52.
  • a drive circuit (gate drive circuit 51) may be further provided.
  • the digital signal processing device includes the drive circuit that outputs the drive signal which is the logical product of the clock synchronization signal and the digital signal input to the digital signal processing device to the switching circuit.
  • the drive signal can be output based on the digital signal input to the digital signal processing apparatus, and for example, the drive signal can be set to 0 V while the dead time is occurring. Therefore, since a plurality of pulses of different widths are controlled to pulses of a fixed width, the time widths of the pulses do not become unbalanced, and noise mixed in the drive signal can be reduced.
  • the switching circuit 52 may perform resonant switching.
  • the switching circuit performs resonant switching. This enables application to a class E amplifier, and an output with a single pulse can be obtained.
  • Dead time generator digital signal processor
  • Digital sampling digital sampling circuit
  • Clock synchronization signal generator dead time generator
  • Reference Signs List 50 switching circuit module 51, 511, 512, 513, 514
  • Gate driving circuit 52 switching circuit 100 digital amplifier 101 NAND gate 102, 104 NOT gate 103 OR gate 105, 106, 107 AND gate TFT1, TFT2, TFT3, TFT4 transistor

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Abstract

クロック同期信号発生器（４０）は、スイッチング回路（５２）に含まれる２つのスイッチング素子の両方のゲートがオフ状態となるデッドタイムを発生させるものであり、異なる幅の複数のパルスを、スイッチング回路（５２）が出力する一定幅のパルスに制御するためのデッドタイムを発生させる。

Description

デッドタイム発生器及びデジタル信号処理装置
　本発明はデッドタイム発生器及びデジタル信号処理装置に関する。
　特許文献１には、デジタル入力信号を受け取り、スピーカを駆動するための出力信号を生成するオーディオアンプが開示されている。このオーディオアンプに含まれるＤ級アンプは、変調器とＤ変調器とを含んでいる。変調器は、デジタル入力信号を受け取るように、及びｎビットの準デジタル信号を生成するように構成される。Ｄ変調器は、ｎビットの準デジタル信号を受け取るように、及び出力信号を生成するように構成される。準デジタル信号は、半デジタル・半アナログ状態の信号である。
日本国公表特許公報「特表２０１５－５０８９８０号公報（２０１５年３月２３日公表）」
　特許文献１に開示されているオーディオアンプは、変調器によってｎビットの準デジタル信号を生成し、ｎビットの準デジタル信号から出力信号を生成するだけである。よって、上記オーディオアンプは、異なる幅の複数のパルスを一定幅のパルスに制御することにより、出力信号に混在するノイズを低減することを提案するものではない。
　本発明の一態様は、異なる幅の複数のパルスを一定幅のパルスに制御することにより、出力信号に混在するノイズを低減することを目的とする。
　上記の課題を解決するために、本発明の一態様に係るデッドタイム発生器は、スイッチング回路に含まれる２つのスイッチング素子の両方のゲートがオフ状態となるデッドタイムを発生させるデッドタイム発生器であって、異なる幅の複数のパルスを、上記スイッチング回路が出力する一定幅のパルスに制御するためのデッドタイムを発生させる。
　本発明の一態様によれば、異なる幅の複数のパルスを一定幅のパルスに制御することにより、出力信号に混在するノイズを低減することができるという効果を奏する。
本発明の実施形態１に係るデッドタイム生成回路の要部構成を示すブロック図である。 本発明の実施形態１に係るデッドタイム生成回路の要部構成を示すブロック図である。 図１に示すデッドタイム生成回路のデジタルサンプリングの前後の信号波形を示す図である。 図１に示すデッドタイム生成回路のクロック同期信号発生器の回路及び入出力波形を示す図である。（ａ）はクロック同期信号発生器の回路を示す図であり、（ｂ）はクロック同期信号発生器の入出力波形を示す図である。 図１に示すデッドタイム生成回路のクロック同期信号発生器の回路及び入出力波形を示す図である。（ａ）はクロック同期信号発生器の回路を示す図であり、（ｂ）はクロック同期信号発生器の入出力波形を示す図である。 本発明の実施形態２に係るデッドタイム生成回路のゲート駆動回路の論理回路、並びにゲート駆動回路及びスイッチング回路の入出力波形を示す図である。（ａ）はゲート駆動回路の論理回路を示す図であり、（ｂ）はゲート駆動回路及びスイッチング回路の入出力波形を示す図である。 本発明の実施形態２に係るデッドタイム生成回路のクロック同期信号発生器及びゲート駆動回路の、論理回路及び入出力波形を示す図である。（ａ）はクロック同期信号発生器及びゲート駆動回路の論理回路を示す図であり、（ｂ）はクロック同期信号発生器及びゲート駆動回路の入出力波形を示す図である。 本発明の実施形態２に係るデッドタイム生成回路のクロック同期信号発生器及びゲート駆動回路の、論理回路及び入出力波形を示す図である。（ａ）はクロック同期信号発生器及びゲート駆動回路の論理回路を示す図であり、（ｂ）はクロック同期信号発生器及びゲート駆動回路の入出力波形を示す図である。 本発明の実施形態３に係るデッドタイム生成回路のスイッチング回路モジュール及び出力の回路を示す図である。 本発明の実施形態３に係るデッドタイム生成回路のスイッチング回路モジュール及び出力の入出力波形を示す図である。 本発明の実施形態３に係るデッドタイム生成回路のスイッチング回路モジュール及び出力の電流の流れを示す図である。（ａ）は図１０に示すａｔの区間での電流の流れを示す図であり、（ｂ）は図１０に示すｂｔの区間での電流の流れを示す図である。（ｃ）は図１０に示すｃｔの区間での電流の流れを示す図であり、（ｄ）は図１０に示すｄｔの区間での電流の流れを示す図である。 本発明の実施形態４に係るデッドタイム生成回路のスイッチング回路モジュール及び出力の入出力波形を示す図である。
　〔実施形態１〕
　図１及び図２は、本発明の実施形態１に係るデッドタイム生成回路１の要部構成を示すブロック図である。
　（デッドタイム生成回路１の構成）
　デッドタイム生成回路１（デジタル信号処理装置）は、図１に示すように、差動レシーバ１０・２０、デジタルサンプリング３０（デジタルサンプリング回路）、デジタルアンプ１００、及びフィルタ回路８０を備えている。
　デジタルアンプ１００は、クロック同期信号発生器４０（デッドタイム発生器）、スイッチング回路モジュール５０、電流監視回路６０、及び可変電圧源７０を備えている。デジタルアンプ１００は、ＰＤＭ（Pulse Density Modulation）方式の信号を入力信号とする。デジタルアンプ１００は、デッドタイムが生成される前の信号の信号密度を変化させることなく、デッドタイムを生成するため、デジタル信号の状態でＰＤＭ方式の信号のノイズを低減させながら、ＰＤＭ方式の信号を直接増幅させることができる。また、デジタルアンプ１００は、フルデジタルアンプであり、また、Ｄ級アンプでもある。
　デジタルアンプ１００に生じるノイズは、入力信号の量子化によるノイズ（図２のＡの部分で生じるノイズ）、信号変換によるノイズ（図２のＢの部分で生じるノイズ）、及びパワー部で生じるノイズ（図２のＣの部分で生じるノイズ）に分類される。図２のＡの部分は、入力信号を量子化する部分である。図２のＢの部分は、差動レシーバ１０・２０、デジタルサンプリング３０、クロック同期信号発生器４０、及びゲート駆動回路５１（駆動回路）を含む部分である。図２のＣの部分は、スイッチング回路５２、電流監視回路６０、及びフィルタ回路８０を含む部分である。デッドタイム生成回路１は、単一パルス及び連続パルスを有するデジタル信号の全てのパルスを、単一パルスと同じパルス幅に統一させることにより、信号変換によるノイズを低減させる回路である。これにより、デッドタイム生成回路１は、デッドタイムが生成されてもデジタルノイズを低減する回路となっている。なお、スイッチング回路５２の動作には遷移時間としてデッドタイムは必ず必要である。
　差動レシーバ１０には、入力信号のデジタル信号Ｖｄが２本の信号線で入力され、差動レシーバ１０は、当該２本の信号線の差に応じたデジタル信号Ｖｄを、デジタルサンプリング３０に供給する。差動レシーバ２０には、クロック信号Ｖｃが２本の信号線で入力され、差動レシーバ２０は、当該２本の信号線の差に応じたクロック信号Ｖｃを、デジタルサンプリング３０及びクロック同期信号発生器４０に供給する。
　デジタルサンプリング３０には、差動レシーバ１０から供給されるデジタル信号Ｖｄ、及び差動レシーバ２０から供給されるクロック信号Ｖｃが入力される。デジタルサンプリング３０は、デジタル信号Ｖｄに応じたデジタルサンプリングを行う回路である。具体的に、図３に基づいて以下に説明する。図３は、デッドタイム生成回路１のデジタルサンプリング３０の前後の信号波形を示す図である。図３に示すように、デジタルサンプリング前のデジタル信号Ｖｄ１と、クロック信号Ｖｃの立ち上がりとは一致していない。デジタルサンプリング３０がデジタル信号Ｖｄ１をデジタルサンプリングすることにより、デジタル信号Ｖｄ１は、デジタル信号Ｖｄ２に変換される。これにより、デジタルサンプリング後のデジタル信号Ｖｄ２と、クロック信号Ｖｃの立ち上がりとが同期する。換言すると、デジタルサンプリング３０は、デッドタイム生成回路１に入力されるデジタル信号Ｖｄの開始時点と、クロック信号Ｖｃの立ち上がり開始時点とを一致させている。デジタルサンプリング３０は、デジタル信号Ｖｄ２をゲート駆動回路５１に供給する。
　（クロック同期信号発生器４０の構成）
　クロック同期信号発生器４０には、差動レシーバ２０から供給されるクロック信号Ｖｃが入力される。クロック同期信号発生器４０は、クロック信号Ｖｃに基づいてクロック同期信号Ｖｇを生成し、クロック同期信号Ｖｇをゲート駆動回路５１に供給する。クロック同期信号発生器４０は、デッドタイムｔｄを発生させる。デッドタイムｔｄについては後述する。具体的に、図４に基づいて以下に説明する。図４は、デッドタイム生成回路１のクロック同期信号発生器４０の回路及び入出力波形を示す図である。図４の（ａ）はクロック同期信号発生器４０の回路を示す図であり、図４の（ｂ）はクロック同期信号発生器４０の入出力波形を示す図である。図４の（ａ）に示すように、クロック同期信号発生器４０は、ＮＡＮＤゲート１０１、ＮＯＴゲート１０２、及び遅延回路（図示せず）を備えている。その遅延回路は、クロック信号Ｖｃに基づいて、クロック信号Ｖｃをデッドタイムｔｄの分だけ遅延させる。つまり、デッドタイムｔｄは、クロック信号Ｖｃと同期しており、デッドタイムｔｄの開始時点は、クロック信号Ｖｃの立ち上がり開始時点と一致している。これにより、デッドタイムを一定の周期で発生させることができる。遅延回路は、クロック信号Ｖｃをデッドタイムｔｄの分だけ遅延させたクロック遅延信号Ｖｃｄを、ＮＯＴゲート１０２を介してＮＡＮＤゲート１０１に供給する。ＮＯＴゲート１０２により、クロック遅延信号Ｖｃｄは反転され、クロック遅延信号Ｖｃｄの逆位相の信号であるクロック遅延反転信号が生成される。ＮＡＮＤゲート１０１には、差動レシーバ２０から供給されるクロック信号Ｖｃ、及びＮＯＴゲート１０２を介して遅延回路から供給されるクロック遅延反転信号が入力される。ＮＡＮＤゲート１０１は、クロック信号Ｖｃ及びクロック遅延反転信号からクロック同期信号Ｖｇを生成し、クロック同期信号Ｖｇをゲート駆動回路５１に供給する。つまり、クロック同期信号Ｖｇは、クロック信号Ｖｃと、クロック遅延反転信号との否定論理積である。
　図４の（ｂ）に示されるｔｄは、デッドタイムと呼ばれる期間である。デッドタイムｔｄとは、スイッチング回路５２に含まれる２つのスイッチング素子の両方の駆動信号がオフ状態になる期間である。具体的には、デッドタイムｔｄとは、スイッチング回路５２に含まれる２つのスイッチング素子の両方のゲートがオフ状態になる期間である。デッドタイムｔｄは、クロック信号Ｖｃの立ち上がりと同時に開始される。つまり、クロック信号Ｖｃの立ち上がりと同時に、スイッチング回路５２に含まれる２つのスイッチング素子の両方をオフ状態にする。図４の（ｂ）に示すように、クロック信号Ｖｃ及びクロック遅延反転信号の両方の電圧が３．３Ｖ（０Ｖを超える電圧値であれば他の電圧値でもよい）であるとき、クロック同期信号Ｖｇの電圧は０Ｖになる。また、クロック信号Ｖｃ及びクロック遅延反転信号のうち、いずれか一方の電圧が０Ｖであるとき、クロック同期信号Ｖｇの電圧はＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）になる。
　クロック同期信号Ｖｇの電圧は、デッドタイムｔｄで０Ｖとなり、デッドタイムｔｄ以外でＶｃｃ（Ｖ）となる。つまり、デッドタイムｔｄは、クロック同期信号Ｖｇに基づいており、デッドタイムｔｄは、クロック同期信号Ｖｇの立ち下がり状態で発生する。これにより、クロック同期信号Ｖｇが立ち下がり状態であるときのみ、デッドタイムｔｄを発生させることができる。クロック同期信号Ｖｇのパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間と、クロック同期信号Ｖｇの電圧が０Ｖになる期間とが、時間的に同一になる。
　（クロック同期信号発生器４０ａの構成）
　また、図５は、デッドタイム生成回路のクロック同期信号発生器４０ａの回路及び入出力波形を示す図である。図５の（ａ）はクロック同期信号発生器４０ａの回路を示す図であり、図５の（ｂ）はクロック同期信号発生器４０ａの入出力波形を示す図である。デッドタイム生成回路１には、クロック同期信号発生器４０に代えてクロック同期信号発生器４０ａを設けてもよい。図５の（ａ）に示すように、クロック同期信号発生器４０ａは、ＯＲゲート１０３、ＮＯＴゲート１０４、及び遅延回路（図示せず）を備えている。その遅延回路は、クロック同期信号発生器４０が備えている遅延回路と同一である。ＮＯＴゲート１０４により、クロック信号Ｖｃは反転され、クロック信号Ｖｃの逆位相の信号であるクロック反転信号が生成される。クロック同期信号発生器４０ａの遅延回路は、クロック信号Ｖｃをデッドタイムｔｄの分だけ遅延させたクロック遅延信号Ｖｃｄを、ＯＲゲート１０３に供給する。ＯＲゲート１０３には、ＮＯＴゲート１０４を介して差動レシーバ２０から供給されるクロック反転信号、及び遅延回路から供給されるクロック遅延信号Ｖｃｄが入力される。ＯＲゲート１０３は、クロック反転信号及びクロック遅延信号Ｖｃｄからクロック同期信号Ｖｇを生成し、クロック同期信号Ｖｇをゲート駆動回路５１に供給する。つまり、クロック同期信号Ｖｇは、クロック反転信号と、クロック遅延信号Ｖｃｄとの論理和である。
　図５の（ｂ）に示すように、クロック反転信号及びクロック遅延信号Ｖｃｄの両方の電圧が０Ｖであるとき、クロック同期信号Ｖｇの電圧は０Ｖとなる。また、クロック反転信号及びクロック遅延信号Ｖｃｄのうち、いずれか一方の電圧が３．３Ｖ（０Ｖを超える電圧値であれば他の電圧値でもよい）であるとき、クロック同期信号Ｖｇの電圧はＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）になる。
　クロック同期信号Ｖｇの電圧は、デッドタイムｔｄで０Ｖとなり、デッドタイムｔｄ以外でＶｃｃ（Ｖ）になる。つまり、デッドタイムｔｄは、クロック同期信号Ｖｇに基づいており、デッドタイムｔｄは、クロック同期信号Ｖｇの立ち下がり状態で発生する。これにより、クロック同期信号Ｖｇが立ち下がり状態であるときのみ、デッドタイムｔｄを発生させることができる。クロック同期信号Ｖｇのパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間と、クロック同期信号Ｖｇの電圧が０Ｖになる期間とが、時間的に同一になる。
　スイッチング回路モジュール５０は、ゲート駆動回路５１及びスイッチング回路５２を備えている。スイッチング回路モジュール５０は、ゲート駆動回路５１によってスイッチング回路５２に含まれる２つのスイッチング素子を駆動することにより、可変電圧源７０から出力される電源電圧に応じてデジタル信号を増幅させる。スイッチング回路モジュール５０は、増幅したデジタル信号をフィルタ回路８０に供給する。
　ゲート駆動回路５１には、デジタルサンプリング３０から供給されるデジタル信号Ｖｄ２、及びクロック同期信号発生器４０から供給されるクロック同期信号Ｖｇが入力される。ゲート駆動回路５１は、デジタル信号Ｖｄ及びクロック同期信号Ｖｇに基づいて、スイッチング回路５２に含まれる２つのスイッチング素子を駆動する。具体的には、ゲート駆動回路５１は、クロック同期信号Ｖｇが０Ｖである期間に、スイッチング回路５２に含まれる２つのスイッチング素子のゲートをオフ状態にする。
　スイッチング回路５２は、２つのスイッチング素子を含んでいる。この２つのスイッチング素子は、例えば、化合物半導体からなるように構成されるスイッチング素子である。また、２つのスイッチング素子は、ＦＥＴ（Field Effect Transistor）であってもよい。
　電流監視回路６０は、スイッチング回路５２に含まれる２つのスイッチング素子に流れる電流を監視する保護回路である。可変電圧源７０は、スイッチング回路５２が電圧を増幅するための電源電圧を供給するための電圧源である。可変電圧源７０が供給する電圧を変更することにより、スイッチング回路５２の出力電圧を調整する。
　フィルタ回路８０は、デジタルアンプ１００の出力側（スイッチング回路モジュール５０の出力側）から出力されたデジタル信号から特定の周波数成分を抽出する。フィルタ回路８０は、抽出した、デジタル信号の特定の周波数成分を、デッドタイム生成回路１の外部にある、スピーカ等の出力装置に供給する。
　〔実施形態２〕
　ここでは、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。図６は、本発明の実施形態２に係るデッドタイム生成回路１のゲート駆動回路５１の論理回路、並びにゲート駆動回路５１及びスイッチング回路５２の入出力波形を示す図である。図６の（ａ）はゲート駆動回路５１の論理回路を示す図であり、図６の（ｂ）はゲート駆動回路５１及びスイッチング回路５２の入出力波形を示す図である。
　ＡＮＤゲート１０５は、ゲート駆動回路５１に該当する論理回路である。図６の（ａ）に示すように、ＡＮＤゲート１０５には、デジタルサンプリング３０から供給されるデジタル信号Ｖｄ２、及びクロック同期信号発生器４０から供給されるクロック同期信号Ｖｇが入力される。ＡＮＤゲート１０５は、デジタル信号Ｖｄ２及びクロック同期信号Ｖｇからゲート信号Ｖｇａ（駆動信号）を生成し、ゲート信号Ｖｇａをスイッチング回路５２に供給する。つまり、ゲート信号Ｖｇａは、デジタル信号Ｖｄ２と、クロック同期信号Ｖｇとの論理積である。
　図６の（ｂ）に示すように、デジタル信号Ｖｄ２の波形において、パルスの時間幅の大きさが２種類ある。その２種類のパルスの時間幅において、大きい方のパルスの時間幅は、小さい方のパルスの時間幅の２倍になっている。これは、ＰＤＭ方式の信号ではパルス密度によって音声情報が表されるので、ＰＤＭ方式の信号の論理値が、０または１（１ｂｉｔ）となるからである。クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２のうち、いずれか一方の電圧が０Ｖであるとき、ゲート信号Ｖｇａの電圧は０Ｖとなる。また、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２の両方の電圧がＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）であるとき、ゲート信号Ｖｇａの電圧は、Ｖｃｃ（Ｖ）となる。ゲート信号Ｖｇａのパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間では、ゲート信号Ｖｇａの電圧は、必ず０Ｖになっている。デジタル信号Ｖｄ２とクロック同期信号Ｖｇとを合成することにより、デジタル信号Ｖｄ２の連続パルスが分割され、ゲート信号Ｖｇａのパルス密度のバランスが崩されない。つまり、単一パルスと連続パルスとを有するデジタル信号Ｖｄ２を、全てのパルスの時間幅が単一パルスと同じ幅であるゲート信号Ｖｇａに変換する。よって、デッドタイムｔｄは、デッドタイム生成回路１に入力される異なる幅の複数のパルスを、スイッチング回路５２が出力する一定幅のパルスに制御するための期間となる。スイッチング回路５２にゲート信号Ｖｇａが供給されると、スイッチング回路５２のドレインソース間電圧Ｖｄｓの波形は、図６の（ｂ）に示すような波形になる。Ｖｍについては、Ｖｍ＞０である。
　以上により、デジタル信号Ｖｄ２に基づいてゲート信号Ｖｇａを出力することができ、デッドタイムｔｄが発生している間、ゲート信号Ｖｇａを０Ｖにすることができる。また、ゲート信号Ｖｇａのパルスは、一定幅のパルスになる。よって、異なる幅の複数のパルスを一定幅のパルスに制御することにより、パルスの時間幅が不均衡になることがないので、ゲート信号Ｖｇａに混在するノイズを低減することができる。
　また、一定幅のパルスの信号であるゲート信号Ｖｇａがスイッチング回路５２に供給されることにより、スイッチング回路５２は、一定幅のパルスである出力信号を出力することができる。よって、異なる幅の複数のパルスを一定幅のパルスに制御することにより、パルスの時間幅が不均衡になることがないので、出力信号に混在するノイズを低減することができる。また、例えば、ＢＴＬ（Bridged-tied Load）接続されたデジタルアンプの場合、パルスの時間幅が短くなることにより負の方向にオフセット電圧が生じる。そこで、異なる幅の複数のパルスを一定幅のパルスに制御することにより、ＤＣディザとして働くので、ノイズが発生することを防ぐことができる。また、ＢＴＬ接続によりオフセット電圧は相殺される。
　図７は、本発明の実施形態２に係るデッドタイム生成回路１のクロック同期信号発生器４０及びゲート駆動回路５１の、論理回路及び入出力波形を示す図である。図７の（ａ）はクロック同期信号発生器４０及びゲート駆動回路５１の論理回路を示す図であり、図７の（ｂ）はクロック同期信号発生器４０及びゲート駆動回路５１の入出力波形を示す図である。
　ＡＮＤゲート１０６は、ゲート駆動回路５１に該当する論理回路であり、ＮＡＮＤゲート１０１及びＮＯＴゲート１０２は、クロック同期信号発生器４０に該当する論理回路である。図７の（ａ）に示すように、ＡＮＤゲート１０６には、デジタルサンプリング３０から供給されるデジタル信号Ｖｄ２、及びＮＡＮＤゲート１０１から供給されるクロック同期信号Ｖｇが入力される。ＮＡＮＤゲート１０１及びＮＯＴゲート１０２の回路構成は、図４の（ａ）に示す回路構成と同一である。ＡＮＤゲート１０６は、デジタル信号Ｖｄ２及びクロック同期信号Ｖｇからゲート信号Ｖｇａを生成し、ゲート信号Ｖｇａをスイッチング回路５２に供給する。つまり、ゲート信号Ｖｇａは、デジタル信号Ｖｄ２と、クロック同期信号Ｖｇとの論理積である。
　図７の（ｂ）において、クロック信号Ｖｃ、クロック遅延反転信号、及びクロック同期信号Ｖｇは、図４の（ｂ）に示す波形と同一である。図７の（ｂ）に示すように、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２のうち、いずれか一方の電圧が０Ｖであるとき、ゲート信号Ｖｇａの電圧は０Ｖとなる。また、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２の両方の電圧がＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）であるとき、ゲート信号Ｖｇａの電圧は、Ｖｃｃ（Ｖ）となる。ゲート信号Ｖｇａのパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間では、ゲート信号Ｖｇａの電圧は、必ず０Ｖになっている。デジタル信号Ｖｄ２とクロック同期信号Ｖｇとを合成することにより、デジタル信号Ｖｄ２の連続パルスが分割され、ゲート信号Ｖｇａのパルス密度のバランスが崩されない。つまり、単一パルスと連続パルスとを有するデジタル信号Ｖｄ２を、全てのパルスの時間幅が単一パルスと同じ幅であるゲート信号Ｖｇａに変換する。また、デッドタイムが生成される前のデジタル信号Ｖｄ２からデッドタイムｔｄの分のみデジタル信号Ｖｄ２の一定量の信号密度を低下させることにより、デッドタイムｔｄを生成することができる。
　図８は、本発明の実施形態２に係るデッドタイム生成回路１のクロック同期信号発生器４０及びゲート駆動回路５１の、論理回路及び入出力波形を示す図である。図８の（ａ）はクロック同期信号発生器４０及びゲート駆動回路５１の論理回路を示す図であり、図８の（ｂ）はクロック同期信号発生器４０及びゲート駆動回路５１の入出力波形を示す図である。
　図７の（ａ）に示すクロック同期信号発生器４０及びゲート駆動回路５１の論理回路は、ド・モルガンの法則により、図８の（ａ）に示す回路でも示される。ＡＮＤゲート１０７は、ゲート駆動回路５１に該当する論理回路であり、ＯＲゲート１０３及びＮＯＴゲート１０４は、クロック同期信号発生器４０に該当する論理回路である。図８の（ａ）に示すように、ＡＮＤゲート１０７には、デジタルサンプリング３０から供給されるデジタル信号Ｖｄ２、及びＯＲゲート１０３から供給されるクロック同期信号Ｖｇが入力される。ＯＲゲート１０３及びＮＯＴゲート１０４の回路構成は、図５の（ａ）に示す回路構成と同一である。ＡＮＤゲート１０７は、デジタル信号Ｖｄ２及びクロック同期信号Ｖｇからゲート信号Ｖｇａを生成し、ゲート信号Ｖｇａをスイッチング回路５２に供給する。つまり、ゲート信号Ｖｇａは、デジタル信号Ｖｄ２と、クロック同期信号Ｖｇとの論理積である。
　図８の（ｂ）において、クロック反転信号、クロック遅延信号Ｖｃｄ、及びクロック同期信号Ｖｇは、図５の（ｂ）に示す波形と同一である。図８の（ｂ）に示すように、ゲート信号Ｖｇａの電圧は、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２のうち、いずれか一方の電圧が０Ｖであるとき、ゲート信号Ｖｇａの電圧は０Ｖとなる。また、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２の両方の電圧がＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）であるとき、ゲート信号Ｖｇａの電圧は、Ｖｃｃ（Ｖ）となる。ゲート信号Ｖｇａのパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間では、ゲート信号Ｖｇａの電圧は、必ず０Ｖになっている。デジタル信号Ｖｄ２とクロック同期信号Ｖｇとを合成することにより、デジタル信号Ｖｄ２の連続パルスが分割され、ゲート信号Ｖｇａのパルス密度のバランスが崩されない。つまり、単一パルスと連続パルスとを有するデジタル信号Ｖｄ２を、全てのパルスの時間幅が単一パルスと同じ幅であるゲート信号Ｖｇａに変換する。
　〔実施形態３〕
　ここでは、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。図９は、本発明の実施形態３に係るデッドタイム生成回路１のスイッチング回路モジュール５０及び出力の回路を示す図である。図１０は、本発明の実施形態３に係るデッドタイム生成回路１のスイッチング回路モジュール５０及び出力の入出力波形を示す図である。図１１は、本発明の実施形態３に係るデッドタイム生成回路１のスイッチング回路モジュール５０及び出力の電流の流れを示す図である。図１１の（ａ）は図１０に示すａｔの区間での電流の流れを示す図であり、図１１の（ｂ）は図１０に示すｂｔの区間での電流の流れを示す図である。図１１の（ｃ）は図１０に示すｃｔの区間での電流の流れを示す図であり、図１１の（ｄ）は図１０に示すｄｔの区間での電流の流れを示す図である。
　実施形態３では、以下に説明することを前提としている。スイッチング回路モジュール５０は、図９に示す回路からスピーカ９０を除いた部分に該当する。図９に示す回路は、ハーフブリッジ回路である。ゲート駆動回路５１は、ゲート駆動回路５１１～５１４に該当する。ゲート駆動回路５１１～５１４は、内部に、自身を動作させるための電源を備えている。また、スイッチング回路５２は、トランジスタＴＦＴ１～ＴＦＴ４に該当する。図１に示すデッドタイム生成回路１の出力は、スピーカ９０に該当する。実施形態１とは異なり、スイッチング回路５２は、４つのスイッチング素子であるトランジスタＴＦＴ１～ＴＦＴ４を備えている。
　ゲート駆動回路５１１及びゲート駆動回路５１４にはそれぞれ、クロック同期信号発生器４０からクロック同期信号Ｖｇが入力され、デジタルサンプリング３０からデジタル信号Ｖｄ２１が入力される。ゲート駆動回路５１１は、クロック同期信号Ｖｇとデジタル信号Ｖｄ２１との論理積であるゲート信号Ｖｇａ１をトランジスタＴＦＴ１に供給する。ゲート駆動回路５１４は、ゲート信号Ｖｇａ１をトランジスタＴＦＴ４に供給する。つまり、ゲート駆動回路５１１がトランジスタＴＦＴ１を駆動し、ゲート駆動回路５１４がトランジスタＴＦＴ４を駆動する。
　ゲート駆動回路５１２及びゲート駆動回路５１３にはそれぞれ、クロック同期信号発生器４０からクロック同期信号Ｖｇが入力され、デジタルサンプリング３０からデジタル信号Ｖｄ２２が入力される。デジタル信号Ｖｄ２２は、デジタルサンプリング３０が備えるＮＯＴゲート（図示せず）によってデジタル信号Ｖｄ２１が反転された信号であり、デジタル信号Ｖｄ２１の逆位相の信号である。なお、デジタル信号Ｖｄ２１を反転させるＮＯＴゲートは、デジタルサンプリング３０に設けられていなくてもよく、他の場所に設けられていてもよい。ゲート駆動回路５１２は、クロック同期信号Ｖｇとデジタル信号Ｖｄ２２との論理積であるゲート信号Ｖｇａ２をトランジスタＴＦＴ２に供給する。ゲート駆動回路５１３は、ゲート信号Ｖｇａ２をトランジスタＴＦＴ３に供給する。つまり、ゲート駆動回路５１２がトランジスタＴＦＴ２を駆動し、ゲート駆動回路５１３がトランジスタＴＦＴ３を駆動する。
　スピーカ９０は、ゲート駆動回路５１１～５１４によりトランジスタＴＦＴ１～ＴＦＴ４が制御されることによって、音声を出力することができる。なお、スピーカ９０の場所には、スピーカ９０に代えて他の出力装置を設けてもよい。
　図１０に示すように、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２１のうち、いずれか一方の電圧が０Ｖであるとき、ゲート信号Ｖｇａ１の電圧は０Ｖとなる。また、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２１の両方の電圧がＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）であるとき、ゲート信号Ｖｇａ１の電圧は、Ｖｃｃ（Ｖ）となる。ゲート信号Ｖｇａ１のパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間では、ゲート信号Ｖｇａ１の電圧は、必ず０Ｖになっている。デジタル信号Ｖｄ２１とクロック同期信号Ｖｇとを合成することにより、デジタル信号Ｖｄ２１の連続パルスが分割され、ゲート信号Ｖｇａ１のパルス密度のバランスが崩されない。つまり、単一パルスと連続パルスとを有するデジタル信号Ｖｄ２１を、全てのパルスの時間幅が単一パルスと同じ幅であるゲート信号Ｖｇａ１に変換する。
　また、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２２のうち、いずれか一方の電圧が０Ｖであるとき、ゲート信号Ｖｇａ２の電圧は０Ｖとなる。また、クロック同期信号Ｖｇ及びデジタル信号Ｖｄ２２の両方の電圧がＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）であるとき、ゲート信号Ｖｇａ２の電圧は、Ｖｃｃ（Ｖ）となる。ゲート信号Ｖｇａ２のパルスは、一定幅のパルスになる。また、デッドタイムｔｄの期間では、ゲート信号Ｖｇａ２の電圧は、必ず０Ｖになっている。デジタル信号Ｖｄ２２とクロック同期信号Ｖｇとを合成することにより、デジタル信号Ｖｄ２２の連続パルスが分割され、ゲート信号Ｖｇａ２のパルス密度のバランスが崩されない。つまり、単一パルスと連続パルスとを有するデジタル信号Ｖｄ２２を、全てのパルスの時間幅が単一パルスと同じ幅であるゲート信号Ｖｇａ２に変換する。
　ドレインソース間電圧Ｖｄｓ１・Ｖｄｓ２の波形において、パルスの時間幅の大きさが２種類ある。その２種類のパルスの時間幅において、大きい方のパルスの時間幅は、小さい方のパルスの時間幅の２倍になっている。ドレインソース間電圧Ｖｄｓ１は、トランジスタＴＦＴ１及びトランジスタＴＦＴ４のドレインソース間の電圧であり、ドレインソース間電圧Ｖｄｓ２は、トランジスタＴＦＴ２及びトランジスタＴＦＴ３のドレインソース間の電圧である。
　図１０に示すａｔの区間では、ゲート信号Ｖｇａ１はＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）となり、ゲート信号Ｖｇａ２は０Ｖとなる。これにより、トランジスタＴＦＴ１及びトランジスタＴＦＴ４がオン状態になり、トランジスタＴＦＴ２及びトランジスタＴＦＴ３がオフ状態になるので、図１１の（ａ）に示す矢印のように電流が流れる。つまり、トランジスタＴＦＴ１、スピーカ９０、及びトランジスタＴＦＴ４の順に電流が流れる。これにより、ドレインソース間電圧Ｖｄｓ１は０Ｖとなり、ドレインソース間電圧Ｖｄｓ２はＶｍ（Ｖ）（Ｖｍ＞０）となる。
　図１０に示すｂｔの区間では、ゲート信号Ｖｇａ１及びゲート信号Ｖｇａ２は０Ｖとなる。これにより、トランジスタＴＦＴ１～ＴＦＴ４がオフ状態になる。また、ａｔの区間でドレインソース間電圧Ｖｄｓ２がＶｍ（Ｖ）となっていたので、ｂｔの区間でもドレインソース間電圧Ｖｄｓ２がＶｍ（Ｖ）である状態が維持される。これは、ｂｔの区間では、トランジスタＴＦＴ２及びトランジスタＴＦＴ３の出力容量によりドレインソース間電圧Ｖｄｓ２の電圧がほぼ維持されるからである。よって、ｂｔの区間では、トランジスタＴＦＴ２の両端子間に接続された還流ダイオードＤ２、及びトランジスタＴＦＴ３の両端子間に接続された還流ダイオードＤ３に電流が流れるので、図１１の（ｂ）に示す矢印のように電流が流れる。つまり、還流ダイオードＤ２、スピーカ９０、及び還流ダイオードＤ３の順に電流が流れる。
　図１０に示すｃｔの区間では、ゲート信号Ｖｇａ１は０Ｖとなり、ゲート信号Ｖｇａ２はＶｃｃ（Ｖ）（Ｖｃｃ＞０Ｖ）となる。これにより、トランジスタＴＦＴ２及びトランジスタＴＦＴ３がオン状態になり、トランジスタＴＦＴ１及びトランジスタＴＦＴ４がオフ状態になるので、図１１の（ｃ）に示す矢印のように電流が流れる。つまり、トランジスタＴＦＴ３、スピーカ９０、及びトランジスタＴＦＴ２の順に電流が流れる。これにより、ドレインソース間電圧Ｖｄｓ１はＶｍ（Ｖ）（Ｖｍ＞０）となり、ドレインソース間電圧Ｖｄｓ２は０Ｖとなる。
　図１０に示すｄｔの区間では、ゲート信号Ｖｇａ１及びゲート信号Ｖｇａ２は０Ｖとなる。これにより、トランジスタＴＦＴ１～ＴＦＴ４がオフ状態になる。また、ｃｔの区間でドレインソース間電圧Ｖｄｓ１がＶｍ（Ｖ）となっていたので、ｄｔの区間でもドレインソース間電圧Ｖｄｓ１がＶｍ（Ｖ）である状態が維持される。これは、ｄｔの区間では、トランジスタＴＦＴ１及びトランジスタＴＦＴ４の出力容量によりドレインソース間電圧Ｖｄｓ１の電圧がほぼ維持されるからである。よって、ｄｔの区間では、トランジスタＴＦＴ１の両端子間に接続された還流ダイオードＤ１、及びトランジスタＴＦＴ４の両端子間に接続された還流ダイオードＤ４に電流が流れるので、図１１の（ｄ）に示す矢印のように電流が流れる。つまり、還流ダイオードＤ４、スピーカ９０、及び還流ダイオードＤ１の順に電流が流れる。
　図１０に示すｅｔ及びｆｔの区間では、ａｔ及びｂｔの区間と同一の動作が行われる。また、図１０に示すｇｔ及びｈｔの区間でも、ａｔ及びｂｔの区間と同一の動作が行われる。つまり、ｅｔ～ｈｔの区間では、ａｔ及びｂｔの区間と同一の動作が２回行われる。よって、ドレインソース間電圧が連続パルスである場合、単一パルスの時間幅の数の分だけ同一の動作を続ける。これにより、ドレインソース間電圧が連続パルスである場合も、単パルスと同一の動作を繰り返し行うことで、出力のオフセット電圧を抑制し、ノイズを低減することができる。
　また、スピーカ９０には、ドレインソース間電圧Ｖｄｓ１及びドレインソース間電圧Ｖｄｓ２が、スイッチング回路５２の出力信号として入力される。ただし、デッドタイムｔｄの間では、電流が還流ダイオードＤ１～Ｄ４を通って逆流するので、スイッチング回路５２の出力信号は一定幅のパルスとなる。具体的には、図１０に示すドレインソース間電圧Ｖｄｓ１及びドレインソース間電圧Ｖｄｓ２の波形において、デッドタイムｔｄに該当する部分を除くと、ドレインソース間電圧Ｖｄｓ１及びドレインソース間電圧Ｖｄｓは、一定幅のパルスとなる。よって、異なる幅の複数のパルスが一定幅のパルスに制御される。これにより、パルスの時間幅が不均衡になることがないので、出力信号に混在するノイズを低減することができる。
　以上により、図９に示すハーフブリッジ回路の各ゲート駆動回路は、ハイサイド側及びローサイド側の両方ともにおいて、クロック同期信号Ｖｇに基づいてゲート信号を出力する。ハイサイド側とは、ハーフブリッジ回路の上半分の部分（ゲート駆動回路５１１・５１３、及びトランジスタＴＦＴ１・ＴＦＴ３を含む部分）である。ローサイド側とは、ハーフブリッジ回路の下半分の部分（ゲート駆動回路５１２・５１４、及びトランジスタＴＦＴ２・ＴＦＴ４を含む部分）である。
　〔実施形態４〕
　ここでは、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。図１２は、本発明の実施形態４に係るデッドタイム生成回路１のスイッチング回路モジュール５０及び出力の入出力波形を示す図である。
　図１２において、ゲート信号Ｖｇａ３は、従来の発明において、デジタル信号Ｖｄ２と同期しているゲート信号である。ゲート信号Ｖｇａ４は、クロックごとにデッドタイムｔｄを発生させた場合のゲート信号である。
　図１２に示すように、ゲート駆動回路５１に入力されたデジタル信号Ｖｄ２に対して、スイッチング回路５２のスイッチング動作に伴う遷移時間として、デッドタイムｔｄが必要になる。ゲート信号Ｖｇａ３の場合、２ｔｗの時間幅を有するパルスに対するゲート信号Ｖｇａ３の後半の時間には、遷移時間が存在しない。つまり、ゲート信号Ｖｇａ３の前半の時間幅がｔｗ－ｔｄとなっているのに対し、ゲート信号Ｖｇａ３の後半の時間幅はｔｗとなっており、ゲート信号Ｖｇａ３の後半では遷移時間としてのデッドタイムｔｄが存在しない。
　デジタル信号Ｖｄ２の立ち上がりの遷移に対して、デッドタイムｔｄを発生させると、デジタル信号Ｖｄ２の２ｔｗの時間幅を有するパルスが来た場合、ゲート信号Ｖｇａ３のパルスの時間幅は、２ｔｗ－ｔｄとなる。この場合、１クロックあたりのゲート信号Ｖｇａ３のパルスの時間幅の平均はｔｗ－ｔｄ／２となる。一方、デジタル信号Ｖｄ２のｔｗの時間幅を有するパルスが来た場合、１クロックあたりのゲート信号Ｖｇａ３のパルスの時間幅の平均はｔｗとなる。よって、デジタル信号Ｖｄ２の２ｔｗの時間幅を有するパルスが来た場合と、デジタル信号Ｖｄ２のｔｗの時間幅を有するパルスが来た場合とを比べると、１クロックあたりのゲート信号Ｖｇａ３のパルスの時間幅の平均が正比例しない。したがって、ゲート信号Ｖｇａ３には歪みが生じる。
　一方、ゲート信号Ｖｇａ４の場合、１クロックあたりのゲート信号Ｖｇａ４のパルスの時間幅の平均は全てｔｗとなり、デジタル信号Ｖｄ２と正比例する。オフセット電圧は、図９に示すハーフブリッジ回路のローサイド側の電位方向にｔｄ／ｔｗの時間幅の分だけ下がるが、ＢＴＬ接続によりオフセット電圧は相殺される。また、単一のパルス時間幅なので、スイッチング回路５２が共振スイッチングを行うことが可能となり、Ｅ級アンプへの応用が可能となる。共振回路を用いることで、図１２に示すドレインソース間電圧Ｖｄｓのように、単一パルスによる出力を得ることができる。また、ソフトスイッチング駆動を行うことによりさらなる高周波化・高効率化が可能となる。
　〔まとめ〕
　本発明の態様１に係るデッドタイム発生器（クロック同期信号発生器４０、４０ａ）は、スイッチング回路５２に含まれる２つのスイッチング素子の両方のゲートがオフ状態となるデッドタイムを発生させるデッドタイム発生器であって、異なる幅の複数のパルスを、上記スイッチング回路が出力する一定幅のパルスに制御するためのデッドタイムを発生させる。
　上記構成によれば、異なる幅の複数のパルスが一定幅のパルスに制御される。これにより、パルスの時間幅が不均衡になることがないので、出力信号に混在するノイズを低減することができる。
　本発明の態様２に係るデッドタイム発生器（クロック同期信号発生器４０、４０ａ）は、上記態様１において、上記デッドタイムは、上記デッドタイム発生器に入力されるクロック信号に同期していてもよい。
　上記構成によれば、デッドタイムは、デッドタイム発生器に入力されるクロック信号に同期している。これにより、デッドタイムを一定の周期で発生させることができる。
　本発明の態様３に係るデッドタイム発生器（クロック同期信号発生器４０、４０ａ）は、上記態様２において、上記デッドタイムは、上記クロック信号と、当該クロック信号が上記デッドタイムだけ遅延したクロック遅延信号がさらに反転したクロック遅延反転信号との否定論理積であるクロック同期信号に基づいていてもよい。
　上記構成によれば、クロック同期信号は、クロック信号と、当該クロック信号がデッドタイムだけ遅延したクロック遅延信号がさらに反転したクロック遅延反転信号との否定論理積である。また、デッドタイムは、クロック同期信号に基づいている。これにより、例えば、クロック同期信号が立ち下がり状態であるときのみ、デッドタイムを発生させたりすることができる。
　本発明の態様４に係るデッドタイム発生器（クロック同期信号発生器４０、４０ａ）は、上記態様２において、上記デッドタイムは、上記クロック信号が反転したクロック反転信号と、当該クロックがデッドタイムだけ遅延したクロック遅延信号との論理和であるクロック同期信号に基づいていてもよい。
　上記構成によれば、クロック同期信号は、クロック信号が反転したクロック反転信号と、当該クロックがデッドタイムだけ遅延したクロック遅延信号との論理和である。また、デッドタイムは、クロック同期信号に基づいている。これにより、例えば、デッドタイムが発生したときのみ、クロック同期信号を立ち下がり状態にさせたりすることができる。
　本発明の態様５に係るデジタル信号処理装置（デッドタイム生成回路１）は、上記態様１から４のいずれかにおいて、上記デッドタイム発生器（クロック同期信号発生器４０、４０ａ）と、上記スイッチング回路５２とを備えていてもよい。
　本発明の態様６に係るデジタル信号処理装置（デッドタイム生成回路１）は、上記態様３または４において、上記デッドタイム発生器（クロック同期信号発生器４０、４０ａ）を備えるデジタル信号処理装置であって、上記スイッチング回路５２と、上記デジタル信号処理装置に入力されるデジタル信号と、上記クロック信号とを同期させるデジタルサンプリング回路とを備えてもよい。
　本発明の態様７に係るデジタル信号処理装置（デッドタイム生成回路１）は、上記態様６において、上記クロック同期信号と上記デジタル信号との論理積である駆動信号を、上記スイッチング回路５２に出力する駆動回路（ゲート駆動回路５１）をさらに備えてもよい。
　上記構成によれば、デジタル信号処理装置は、クロック同期信号と、デジタル信号処理装置に入力されるデジタル信号との論理積である駆動信号を、スイッチング回路に出力する駆動回路を備えている。これにより、デジタル信号処理装置に入力されるデジタル信号に基づいて駆動信号を出力することができ、例えば、デッドタイムが発生している間、駆動信号を０Ｖにすることができる。よって、異なる幅の複数のパルスが一定幅のパルスに制御されるので、パルスの時間幅が不均衡になることがなく、駆動信号に混在するノイズを低減することができる。
　本発明の態様８に係るデジタル信号処理装置（デッドタイム生成回路１）は、上記態様５から７のいずれかにおいて、上記スイッチング回路５２は、共振スイッチングを行ってもよい。
　上記構成によれば、スイッチング回路は、共振スイッチングを行う。これにより、Ｅ級アンプへの応用が可能となり、単一パルスによる出力を得ることができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　１　デッドタイム生成回路（デジタル信号処理装置）
　３０　デジタルサンプリング（デジタルサンプリング回路）
　４０、４０ａ　クロック同期信号発生器（デッドタイム発生器）
　５０　スイッチング回路モジュール
　５１、５１１、５１２、５１３、５１４　ゲート駆動回路
　５２　スイッチング回路
　１００　デジタルアンプ
　１０１　ＮＡＮＤゲート
　１０２、１０４　ＮＯＴゲート
　１０３　ＯＲゲート
　１０５、１０６、１０７　ＡＮＤゲート
　ＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４　トランジスタ

Claims (8)

  1. 　スイッチング回路に含まれる２つのスイッチング素子の両方のゲートがオフ状態となるデッドタイムを発生させるデッドタイム発生器であって、
    　異なる幅の複数のパルスを、上記スイッチング回路が出力する一定幅のパルスに制御するためのデッドタイムを発生させることを特徴とするデッドタイム発生器。
  2. 　上記デッドタイムは、上記デッドタイム発生器に入力されるクロック信号に同期していることを特徴とする請求項１に記載のデッドタイム発生器。
  3. 　上記デッドタイムは、上記クロック信号と、当該クロック信号が上記デッドタイムだけ遅延したクロック遅延信号がさらに反転したクロック遅延反転信号との否定論理積であるクロック同期信号に基づいていることを特徴とする請求項２に記載のデッドタイム発生器。
  4. 　上記デッドタイムは、上記クロック信号が反転したクロック反転信号と、当該クロック信号が上記デッドタイムだけ遅延したクロック遅延信号との論理和であるクロック同期信号に基づいていることを特徴とする請求項２に記載のデッドタイム発生器。
  5. 　請求項１から４のいずれか１項に記載のデッドタイム発生器と、
    　上記スイッチング回路とを備えることを特徴とするデジタル信号処理装置。
  6. 　請求項３または４に記載のデッドタイム発生器を備えるデジタル信号処理装置であって、
    　上記スイッチング回路と、
    　上記デジタル信号処理装置に入力されるデジタル信号と、上記クロック信号とを同期させるデジタルサンプリング回路とを備えることを特徴とするデジタル信号処理装置。
  7. 　上記クロック同期信号と上記デジタル信号との論理積である駆動信号を、上記スイッチング回路に出力する駆動回路をさらに備えることを特徴とする請求項６に記載のデジタル信号処理装置。
  8. 　上記スイッチング回路は、共振スイッチングを行うことを特徴とする請求項５から７のいずれか１項に記載のデジタル信号処理装置。
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