JP2003338715A - ディジタル増幅器のデッドタイム調整回路 - Google Patents
ディジタル増幅器のデッドタイム調整回路Info
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Abstract
(57)【要約】
【課題】 ディジタル増幅器において設定されるデッド
タイムの調整を容易かつ迅速に実施すること。 【解決手段】 Ｈサイド、ＬサイドＰＷＭ信号を第１、
第２の遅延回路を介して遅延させて一対の増幅スイッチ
ング素子に入力し、この一対の増幅スイッチング素子に
デッドタイムを設定するディジタル増幅器において、第
１の遅延回路の出力信号の立ち上がり時間と第２の遅延
回路の出力信号の立ち下がり時間との時間差（前側デッ
ドタイム）に比例する第１のＤＣ電圧信号および第２の
遅延回路の出力信号の立ち上がり時間と第１の遅延回路
の出力信号の立ち下がり時間との時間差（後側デッドタ
イム）に比例する第２のＤＣ電圧信号を生成するＤＣ電
圧変換回路と、これら第１、第２のＤＣ電圧信号を用い
て前側デッドタイムおよび後側デッドタイムをそれぞれ
調整する調整信号を生成する調整信号生成回路とを備え
る。
タイムの調整を容易かつ迅速に実施すること。 【解決手段】 Ｈサイド、ＬサイドＰＷＭ信号を第１、
第２の遅延回路を介して遅延させて一対の増幅スイッチ
ング素子に入力し、この一対の増幅スイッチング素子に
デッドタイムを設定するディジタル増幅器において、第
１の遅延回路の出力信号の立ち上がり時間と第２の遅延
回路の出力信号の立ち下がり時間との時間差（前側デッ
ドタイム）に比例する第１のＤＣ電圧信号および第２の
遅延回路の出力信号の立ち上がり時間と第１の遅延回路
の出力信号の立ち下がり時間との時間差（後側デッドタ
イム）に比例する第２のＤＣ電圧信号を生成するＤＣ電
圧変換回路と、これら第１、第２のＤＣ電圧信号を用い
て前側デッドタイムおよび後側デッドタイムをそれぞれ
調整する調整信号を生成する調整信号生成回路とを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＷＭ（Pulse
Width Modulation：パルス幅変調）信号でハイサイドと
ローサイドのパワートランジスタを駆動するようなディ
ジタル増幅器や電源回路等において、これらのパワート
ランジスタが同時にＯＮすることで生じる貫通電流防止
のために設定されるデッドタイムの調整作業を容易に実
施するためのディジタル増幅器のデッドタイム調整回路
に関するものである。
Width Modulation：パルス幅変調）信号でハイサイドと
ローサイドのパワートランジスタを駆動するようなディ
ジタル増幅器や電源回路等において、これらのパワート
ランジスタが同時にＯＮすることで生じる貫通電流防止
のために設定されるデッドタイムの調整作業を容易に実
施するためのディジタル増幅器のデッドタイム調整回路
に関するものである。
【０００２】
【従来の技術】ＰＷＭ信号で直接スピーカを駆動するよ
うなＤ級アンプ（ディジタルアンプ）では、最終段のパ
ワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-
EffectTransistor）のハイサイド（Ｈサイド）、ローサ
イド（Ｌサイド）が同時に導通することにより貫通電流
と呼ばれる電流が流れる。この貫通電流を防止するため
に、ＨサイドおよびＬサイドのＭＯＳＦＥＴが同時にＯ
Ｎとならないようにデッドタイムと呼ばれる時間を設け
ることがよく行われている（例えば、特開昭５７−１７
０６０８号公報など）。
うなＤ級アンプ（ディジタルアンプ）では、最終段のパ
ワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-
EffectTransistor）のハイサイド（Ｈサイド）、ローサ
イド（Ｌサイド）が同時に導通することにより貫通電流
と呼ばれる電流が流れる。この貫通電流を防止するため
に、ＨサイドおよびＬサイドのＭＯＳＦＥＴが同時にＯ
Ｎとならないようにデッドタイムと呼ばれる時間を設け
ることがよく行われている（例えば、特開昭５７−１７
０６０８号公報など）。
【０００３】
【発明が解決しようとする課題】しかしながら、このデ
ッドタイムは、製造によってかなりばらつくことがあ
り、従来は、製造後に、実際のＰＷＭ波形を観測しなが
らデッドタイムの調整を行う必要があった。このため、
デッドタイムの調整に時間がかかるという欠点を有して
いた。また、上記従来技術（特開昭５７−１７０６０８
号公報）には、遅延回路、ナンド回路、ノア回路による
構成を一対のパワーＭＯＳＦＥＴの前段に設け、一対の
パワーＭＯＳＦＥＴを同時にオンさせないようにする技
術が開示されているが、デッドタイムの調整を如何にし
て容易にするかについての記載は全くない。
ッドタイムは、製造によってかなりばらつくことがあ
り、従来は、製造後に、実際のＰＷＭ波形を観測しなが
らデッドタイムの調整を行う必要があった。このため、
デッドタイムの調整に時間がかかるという欠点を有して
いた。また、上記従来技術（特開昭５７−１７０６０８
号公報）には、遅延回路、ナンド回路、ノア回路による
構成を一対のパワーＭＯＳＦＥＴの前段に設け、一対の
パワーＭＯＳＦＥＴを同時にオンさせないようにする技
術が開示されているが、デッドタイムの調整を如何にし
て容易にするかについての記載は全くない。
【０００４】この発明は上記に鑑みてなされたもので、
デッドタイムの調整作業を迅速かつ容易に実施すること
ができるディジタル増幅器のデッドタイム調整回路を得
ることを目的とする。
デッドタイムの調整作業を迅速かつ容易に実施すること
ができるディジタル増幅器のデッドタイム調整回路を得
ることを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかるディジタル増幅器のデッドタイム
調整回路は、ＨサイドＰＷＭ信号およびＬサイドＰＷＭ
信号を第１および第２の遅延回路を介して遅延させて一
対の第１および第２の増幅スイッチング素子に入力する
ことにより前記第１および第２の増幅スイッチング素子
にデッドタイムを設定するディジタル増幅器において、
前記第１の遅延回路の出力信号の立ち上がり時間と前記
第２の遅延回路の出力信号の立ち下がり時間との時間差
である前側デッドタイムに比例する第１のＤＣ電圧信号
および前記第２の遅延回路の出力信号の立ち上がり時間
と前記第１の遅延回路の出力信号の立ち下がり時間との
時間差である後側デッドタイムに比例する第２のＤＣ電
圧信号を生成するＤＣ電圧変換回路と、これら第１およ
び第２のＤＣ電圧信号を用いて前記前側デッドタイムお
よび前記後側デッドタイムをそれぞれ調整する調整信号
を生成して出力する調整信号生成回路とを備えることを
特徴とする。
め、この発明にかかるディジタル増幅器のデッドタイム
調整回路は、ＨサイドＰＷＭ信号およびＬサイドＰＷＭ
信号を第１および第２の遅延回路を介して遅延させて一
対の第１および第２の増幅スイッチング素子に入力する
ことにより前記第１および第２の増幅スイッチング素子
にデッドタイムを設定するディジタル増幅器において、
前記第１の遅延回路の出力信号の立ち上がり時間と前記
第２の遅延回路の出力信号の立ち下がり時間との時間差
である前側デッドタイムに比例する第１のＤＣ電圧信号
および前記第２の遅延回路の出力信号の立ち上がり時間
と前記第１の遅延回路の出力信号の立ち下がり時間との
時間差である後側デッドタイムに比例する第２のＤＣ電
圧信号を生成するＤＣ電圧変換回路と、これら第１およ
び第２のＤＣ電圧信号を用いて前記前側デッドタイムお
よび前記後側デッドタイムをそれぞれ調整する調整信号
を生成して出力する調整信号生成回路とを備えることを
特徴とする。
【０００６】この発明によれば、ＤＣ電圧変換回路は、
第１の遅延回路の出力信号の立ち上がり時間と第２の遅
延回路の出力信号の立ち下がり時間との時間差である前
側デッドタイムに比例する第１のＤＣ電圧信号と、第２
の遅延回路の出力信号の立ち上がり時間と第１の遅延回
路の出力信号の立ち下がり時間との時間差である後側デ
ッドタイムに比例する第２のＤＣ電圧信号とを生成す
る。また、調整信号生成回路は、これら第１および第２
のＤＣ電圧信号を用いて前側デッドタイムおよび前記後
側デッドタイムをそれぞれ調整する調整信号を生成す
る。
第１の遅延回路の出力信号の立ち上がり時間と第２の遅
延回路の出力信号の立ち下がり時間との時間差である前
側デッドタイムに比例する第１のＤＣ電圧信号と、第２
の遅延回路の出力信号の立ち上がり時間と第１の遅延回
路の出力信号の立ち下がり時間との時間差である後側デ
ッドタイムに比例する第２のＤＣ電圧信号とを生成す
る。また、調整信号生成回路は、これら第１および第２
のＤＣ電圧信号を用いて前側デッドタイムおよび前記後
側デッドタイムをそれぞれ調整する調整信号を生成す
る。
【０００７】つぎの発明にかかるディジタル増幅器のデ
ッドタイム調整回路は、上記の発明において、前記ＤＣ
電圧変換回路は、前記第１および第２の遅延回路の出力
信号に基づき前記前側デッドタイムの時間幅の矩形波を
生成する第１の論理回路と、前記第１および第２の遅延
回路の出力信号に基づき前記後側デッドタイムの時間幅
の矩形波を生成する第２の論理回路と、前記前側デッド
タイムの時間幅に比例するＤＣ電圧信号を生成する第１
の積分回路と、前記後側デッドタイムの時間幅に比例す
るＤＣ電圧信号を生成する第２の積分回路とを備え、前
記調整信号生成回路は、前記第１の積分回路の出力と第
１の基準出力とを比較し、この比較結果を前記前側デッ
ドタイム用の調整信号として出力する第１の比較回路
と、前記第２の積分回路の出力と第２の基準出力とを比
較し、この比較結果を前記後側デッドタイム用の調整信
号として出力する第２の比較回路とを備えることを特徴
とする。
ッドタイム調整回路は、上記の発明において、前記ＤＣ
電圧変換回路は、前記第１および第２の遅延回路の出力
信号に基づき前記前側デッドタイムの時間幅の矩形波を
生成する第１の論理回路と、前記第１および第２の遅延
回路の出力信号に基づき前記後側デッドタイムの時間幅
の矩形波を生成する第２の論理回路と、前記前側デッド
タイムの時間幅に比例するＤＣ電圧信号を生成する第１
の積分回路と、前記後側デッドタイムの時間幅に比例す
るＤＣ電圧信号を生成する第２の積分回路とを備え、前
記調整信号生成回路は、前記第１の積分回路の出力と第
１の基準出力とを比較し、この比較結果を前記前側デッ
ドタイム用の調整信号として出力する第１の比較回路
と、前記第２の積分回路の出力と第２の基準出力とを比
較し、この比較結果を前記後側デッドタイム用の調整信
号として出力する第２の比較回路とを備えることを特徴
とする。
【０００８】この発明によれば、ＤＣ電圧変換回路にお
いて、第１の論理回路は、第１および第２の遅延回路の
出力信号に基づき前側デッドタイムの時間幅の矩形波を
生成し、第２の論理回路は、第１および第２の遅延回路
の出力信号に基づき後側デッドタイムの時間幅の矩形波
を生成し、第１の積分回路は、前側デッドタイムの時間
幅に比例するＤＣ電圧信号を生成し、第２の積分回路
は、前側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成する。また、調整信号生成回路において、第１の
比較回路は、第１の積分回路の出力と第１の基準出力と
を比較し、この比較結果を前側デッドタイム用の調整信
号として出力し、第２の比較回路は、第２の積分回路の
出力と第２の基準出力とを比較し、この比較結果を後側
デッドタイム用の調整信号として出力する。
いて、第１の論理回路は、第１および第２の遅延回路の
出力信号に基づき前側デッドタイムの時間幅の矩形波を
生成し、第２の論理回路は、第１および第２の遅延回路
の出力信号に基づき後側デッドタイムの時間幅の矩形波
を生成し、第１の積分回路は、前側デッドタイムの時間
幅に比例するＤＣ電圧信号を生成し、第２の積分回路
は、前側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成する。また、調整信号生成回路において、第１の
比較回路は、第１の積分回路の出力と第１の基準出力と
を比較し、この比較結果を前側デッドタイム用の調整信
号として出力し、第２の比較回路は、第２の積分回路の
出力と第２の基準出力とを比較し、この比較結果を後側
デッドタイム用の調整信号として出力する。
【０００９】つぎの発明にかかるディジタル増幅器のデ
ッドタイム調整回路は、前記ＤＣ電圧変換回路は、前記
第１および第２の遅延回路の出力信号に基づき前記前側
デッドタイムの時間幅の矩形波を生成する第１の論理回
路と、前記第１および第２の遅延回路の出力信号に基づ
き前記後側デッドタイムの時間幅の矩形波を生成する第
２の論理回路と、前記前側デッドタイムの時間幅に比例
するＤＣ電圧信号を生成する第１の積分回路と、前記後
側デッドタイムの時間幅に比例するＤＣ電圧信号を生成
する第２の積分回路とを備え、前記調整信号生成回路
は、前記第１の積分回路の出力と前記第２の積分回路の
出力とを比較し、この比較結果を前側および後側デッド
タイム用の調整信号として出力する比較回路を備えるこ
とを特徴とする。
ッドタイム調整回路は、前記ＤＣ電圧変換回路は、前記
第１および第２の遅延回路の出力信号に基づき前記前側
デッドタイムの時間幅の矩形波を生成する第１の論理回
路と、前記第１および第２の遅延回路の出力信号に基づ
き前記後側デッドタイムの時間幅の矩形波を生成する第
２の論理回路と、前記前側デッドタイムの時間幅に比例
するＤＣ電圧信号を生成する第１の積分回路と、前記後
側デッドタイムの時間幅に比例するＤＣ電圧信号を生成
する第２の積分回路とを備え、前記調整信号生成回路
は、前記第１の積分回路の出力と前記第２の積分回路の
出力とを比較し、この比較結果を前側および後側デッド
タイム用の調整信号として出力する比較回路を備えるこ
とを特徴とする。
【００１０】この発明によれば、ＤＣ電圧変換回路にお
いて、第１の論理回路は、第１および第２の遅延回路の
出力信号に基づき前側デッドタイムの時間幅の矩形波を
生成し、第２の論理回路は、第１および第２の遅延回路
の出力信号に基づき前記後側デッドタイムの時間幅の矩
形波を生成し、第１の積分回路は、前側デッドタイムの
時間幅に比例するＤＣ電圧信号を生成し、第２の積分回
路は、前側デッドタイムの時間幅に比例するＤＣ電圧信
号を生成する。また、調整信号生成回路において、比較
回路は、第１の積分回路の出力と第２の積分回路の出力
とを比較し、この比較結果を前側および後側デッドタイ
ム用の調整信号として出力する。
いて、第１の論理回路は、第１および第２の遅延回路の
出力信号に基づき前側デッドタイムの時間幅の矩形波を
生成し、第２の論理回路は、第１および第２の遅延回路
の出力信号に基づき前記後側デッドタイムの時間幅の矩
形波を生成し、第１の積分回路は、前側デッドタイムの
時間幅に比例するＤＣ電圧信号を生成し、第２の積分回
路は、前側デッドタイムの時間幅に比例するＤＣ電圧信
号を生成する。また、調整信号生成回路において、比較
回路は、第１の積分回路の出力と第２の積分回路の出力
とを比較し、この比較結果を前側および後側デッドタイ
ム用の調整信号として出力する。
【００１１】つぎの発明にかかるディジタル増幅器のデ
ッドタイム調整回路は、上記の発明において、前記第１
の論理回路は、前記第１および第２の遅延回路の出力信
号の否定論理和出力と、前記第２の遅延回路の出力信号
を所定の設定値だけ遅延させた信号との論理積信号を出
力し、前記第２の論理回路は、前記第１および第２の遅
延回路の出力信号の否定論理和出力と、前記第１の遅延
回路の出力信号を所定の設定値だけ遅延させた信号との
論理積信号を出力することを特徴とする。
ッドタイム調整回路は、上記の発明において、前記第１
の論理回路は、前記第１および第２の遅延回路の出力信
号の否定論理和出力と、前記第２の遅延回路の出力信号
を所定の設定値だけ遅延させた信号との論理積信号を出
力し、前記第２の論理回路は、前記第１および第２の遅
延回路の出力信号の否定論理和出力と、前記第１の遅延
回路の出力信号を所定の設定値だけ遅延させた信号との
論理積信号を出力することを特徴とする。
【００１２】この発明によれば、第１の論理回路は、第
１および第２の遅延回路の出力信号の否定論理和出力
と、第２の遅延回路の出力信号を所定の設定値だけ遅延
させた信号との論理積信号を出力し、第２の論理回路
は、第１および第２の遅延回路の出力信号の否定論理和
出力と、第１の遅延回路の出力信号を所定の設定値だけ
遅延させた信号との論理積信号を出力する。
１および第２の遅延回路の出力信号の否定論理和出力
と、第２の遅延回路の出力信号を所定の設定値だけ遅延
させた信号との論理積信号を出力し、第２の論理回路
は、第１および第２の遅延回路の出力信号の否定論理和
出力と、第１の遅延回路の出力信号を所定の設定値だけ
遅延させた信号との論理積信号を出力する。
【００１３】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるディジタル増幅器のデッドタイム調整回路
の好適な実施の形態を詳細に説明する。
発明にかかるディジタル増幅器のデッドタイム調整回路
の好適な実施の形態を詳細に説明する。
【００１４】実施の形態１．図１は、ディジタル増幅器
１におけるデッドタイム設定を行う部分の構成と、この
発明の実施の形態１であるデッドタイム調整回路２の構
成とを示すブロック図である。図１の上側には、ディジ
タル増幅器１において、特に、ＨサイドおよびＬサイド
のＭＯＳＦＥＴ１３ａ、１３ｂが同時にＯＮとならない
ようにＨサイドＰＷＭ信号およびＬサイドＰＷＭ信号を
設定時間だけ遅延させる部分の構成例を示している。一
方、デッドタイム調整回路２では、ディジタル増幅器１
のＨサイドおよびＬサイドのＭＯＳＦＥＴ１３ａ、１３
ｂのゲート信号をモニタし、このゲート信号からデッド
タイムの時間に比例するＤＣ電圧信号を生成し、このＤ
Ｃ電圧信号に基づき、デッドタイムを調整する。
１におけるデッドタイム設定を行う部分の構成と、この
発明の実施の形態１であるデッドタイム調整回路２の構
成とを示すブロック図である。図１の上側には、ディジ
タル増幅器１において、特に、ＨサイドおよびＬサイド
のＭＯＳＦＥＴ１３ａ、１３ｂが同時にＯＮとならない
ようにＨサイドＰＷＭ信号およびＬサイドＰＷＭ信号を
設定時間だけ遅延させる部分の構成例を示している。一
方、デッドタイム調整回路２では、ディジタル増幅器１
のＨサイドおよびＬサイドのＭＯＳＦＥＴ１３ａ、１３
ｂのゲート信号をモニタし、このゲート信号からデッド
タイムの時間に比例するＤＣ電圧信号を生成し、このＤ
Ｃ電圧信号に基づき、デッドタイムを調整する。
【００１５】図１において、入力端子３１ａには、Ｈサ
イドＰＷＭ信号（正相ＰＷＭ信号）が入力される。入力
端子３０ｂには、ＨサイドＰＷＭ信号の反転信号である
ＬサイドＰＷＭ信号（逆相ＰＷＭ信号）が入力される。
イドＰＷＭ信号（正相ＰＷＭ信号）が入力される。入力
端子３０ｂには、ＨサイドＰＷＭ信号の反転信号である
ＬサイドＰＷＭ信号（逆相ＰＷＭ信号）が入力される。
【００１６】遅延回路１１ａは、ＨサイドＰＷＭ信号の
立ち上がり部、すなわちＬｏｗからＨｉｇｈに変化する
立ち上がりエッジを、所定の設定時間だけ遅延して出力
する。遅延回路１１ａの遅延時間は、デッドタイム調整
端子３２を介して入力設定される。
立ち上がり部、すなわちＬｏｗからＨｉｇｈに変化する
立ち上がりエッジを、所定の設定時間だけ遅延して出力
する。遅延回路１１ａの遅延時間は、デッドタイム調整
端子３２を介して入力設定される。
【００１７】遅延回路１１ｂは、ＬサイドＰＷＭ信号の
立ち上がり部、すなわちＬｏｗからＨｉｇｈに変化する
立ち上がりエッジを、所定の設定時間だけ遅延して遅延
回路１２に出力する。遅延回路１２は、後述する前側デ
ッドタイムＤａと後側デッドタイムＤｂを異ならせると
きに使用され、その差分｜Ｄａ−Ｄｂ｜に対応する時間
だけ、遅延回路１１ｂの出力の立ち上がり部を遅延す
る。遅延回路１１ｂ、１２の遅延時間は、デッドタイム
調整端子３３を介して入力設定される。
立ち上がり部、すなわちＬｏｗからＨｉｇｈに変化する
立ち上がりエッジを、所定の設定時間だけ遅延して遅延
回路１２に出力する。遅延回路１２は、後述する前側デ
ッドタイムＤａと後側デッドタイムＤｂを異ならせると
きに使用され、その差分｜Ｄａ−Ｄｂ｜に対応する時間
だけ、遅延回路１１ｂの出力の立ち上がり部を遅延す
る。遅延回路１１ｂ、１２の遅延時間は、デッドタイム
調整端子３３を介して入力設定される。
【００１８】遅延回路１１ａの出力は、アンプを介して
ＣＭＯＳインバータ構成をとる増幅スイッチング素子と
しての一対のＭＯＳＦＥＴ１３ａ、１３ｂのＨサイドＭ
ＯＳＦＥＴ１３ａのゲートに入力される。遅延回路１２
の出力は、アンプを介してＬサイドＭＯＳＦＥＴ１３ｂ
のゲートに入力される。ＭＯＳＦＥＴ１３ａ、１３ｂの
接続点から出力ＯＵＴが取り出され、図示しないスピー
カに出力される。
ＣＭＯＳインバータ構成をとる増幅スイッチング素子と
しての一対のＭＯＳＦＥＴ１３ａ、１３ｂのＨサイドＭ
ＯＳＦＥＴ１３ａのゲートに入力される。遅延回路１２
の出力は、アンプを介してＬサイドＭＯＳＦＥＴ１３ｂ
のゲートに入力される。ＭＯＳＦＥＴ１３ａ、１３ｂの
接続点から出力ＯＵＴが取り出され、図示しないスピー
カに出力される。
【００１９】図１に示すデッドタイム調整回路２では、
ＨサイドＭＯＳＦＥＴ１３ａおよびＬサイドＭＯＳＦＥ
Ｔ１３ｂのゲート信号、すなわちアンプを介した遅延回
路１１ａの出力信号およびアンプを介した遅延回路１２
の出力信号が、それぞれ遅延回路１４ａおよび１４ｂで
設定される遅延時間だけ遅延されるとともに、ＮＯＲ回
路１５に入力される。
ＨサイドＭＯＳＦＥＴ１３ａおよびＬサイドＭＯＳＦＥ
Ｔ１３ｂのゲート信号、すなわちアンプを介した遅延回
路１１ａの出力信号およびアンプを介した遅延回路１２
の出力信号が、それぞれ遅延回路１４ａおよび１４ｂで
設定される遅延時間だけ遅延されるとともに、ＮＯＲ回
路１５に入力される。
【００２０】デッドタイム調整回路２の上側の回路で
は、遅延回路１４ａおよびＮＯＲ回路１５の出力がＡＮ
Ｄ回路１６ａに入力され、このＡＮＤ回路１６ａの出力
が積分回路１７ａに入力されて積分される。同様にデッ
ドタイム調整回路２の下側の回路でも、遅延回路１４ｂ
およびＮＯＲ回路１５の出力がＡＮＤ回路１６ｂに入力
され、このＡＮＤ回路１６ｂの出力が積分回路１７ｂに
入力されて積分される。
は、遅延回路１４ａおよびＮＯＲ回路１５の出力がＡＮ
Ｄ回路１６ａに入力され、このＡＮＤ回路１６ａの出力
が積分回路１７ａに入力されて積分される。同様にデッ
ドタイム調整回路２の下側の回路でも、遅延回路１４ｂ
およびＮＯＲ回路１５の出力がＡＮＤ回路１６ｂに入力
され、このＡＮＤ回路１６ｂの出力が積分回路１７ｂに
入力されて積分される。
【００２１】コンパレータ１８ａおよび１８ｂの負入力
端子には、デッドタイムが最適化された場合の基準電圧
が印加され、コンパレータ１８ａおよび１８ｂの正入力
端子には、積分回路１７ａおよび１７ｂの出力がそれぞ
れ入力されている。コンパレータ１８ａ、１８ｂは、両
入力端子に加えられる電圧信号を比較し、その大小に応
じてＨｉｇｈまたはＬｏｗの信号を出力する。コンパレ
ータ１８ａの出力は、前側デッドタイムの調整信号とな
り、コンパレータ１８ｂの出力は、後側デッドタイムの
調整信号となる。コンパレータ１８ａ、１８ｂの出力
は、例えば、モニタに出力されており、これらコンパレ
ータ１８ａ、１８ｂの出力電圧がＨｉｇｈからＬｏｗま
たはＬｏｗからＨｉｇｈに変化する遷移点になるように
デッドタイム調整端子３２および３３から入力する遅延
時間の設定値を調整することにより、最適なデッドタイ
ムを設定する。
端子には、デッドタイムが最適化された場合の基準電圧
が印加され、コンパレータ１８ａおよび１８ｂの正入力
端子には、積分回路１７ａおよび１７ｂの出力がそれぞ
れ入力されている。コンパレータ１８ａ、１８ｂは、両
入力端子に加えられる電圧信号を比較し、その大小に応
じてＨｉｇｈまたはＬｏｗの信号を出力する。コンパレ
ータ１８ａの出力は、前側デッドタイムの調整信号とな
り、コンパレータ１８ｂの出力は、後側デッドタイムの
調整信号となる。コンパレータ１８ａ、１８ｂの出力
は、例えば、モニタに出力されており、これらコンパレ
ータ１８ａ、１８ｂの出力電圧がＨｉｇｈからＬｏｗま
たはＬｏｗからＨｉｇｈに変化する遷移点になるように
デッドタイム調整端子３２および３３から入力する遅延
時間の設定値を調整することにより、最適なデッドタイ
ムを設定する。
【００２２】図２（ａ）〜（ｋ）は、図１に示す回路の
複数の観測点Ａ〜Ｋにおける電圧の変化を示すタイムチ
ャートである。Ａ点およびＢ点はそれぞれＨサイドＰＷ
Ｍ信号およびＬサイドＰＷＭ信号、Ｃ点およびＤ点はそ
れぞれＭＯＳＦＥＴ１３ａ（Ｈサイド）および１３ｂ
（Ｌサイド）のゲート入力信号、Ｅ点およびＦ点はそれ
ぞれ遅延回路１４ａおよび１４ｂの出力信号、Ｇ点はＮ
ＯＲ回路１５の出力信号、Ｈ点およびＩ点はそれぞれＡ
ＮＤ回路１６ａおよび１６ｂの出力信号、Ｊ点およびＫ
点はそれぞれ積分回路１７ａおよび１７ｂの出力信号を
示している。
複数の観測点Ａ〜Ｋにおける電圧の変化を示すタイムチ
ャートである。Ａ点およびＢ点はそれぞれＨサイドＰＷ
Ｍ信号およびＬサイドＰＷＭ信号、Ｃ点およびＤ点はそ
れぞれＭＯＳＦＥＴ１３ａ（Ｈサイド）および１３ｂ
（Ｌサイド）のゲート入力信号、Ｅ点およびＦ点はそれ
ぞれ遅延回路１４ａおよび１４ｂの出力信号、Ｇ点はＮ
ＯＲ回路１５の出力信号、Ｈ点およびＩ点はそれぞれＡ
ＮＤ回路１６ａおよび１６ｂの出力信号、Ｊ点およびＫ
点はそれぞれ積分回路１７ａおよび１７ｂの出力信号を
示している。
【００２３】図２のタイムチャートに示すＤａは、Ｈサ
イドのＭＯＳＦＥＴ１３ａに入力されるゲート信号の立
ち上がり時間とＬサイドのＭＯＳＦＥＴ１３ｂに入力さ
れるゲート信号の立ち下がり時間との時間差である前側
デッドタイムを示している。同様に、Ｄｂは、Ｌサイド
のＭＯＳＦＥＴ１３ｂに入力されるゲート信号の立ち上
がり時間とＨサイドのＭＯＳＦＥＴ１３ａに入力される
ゲート信号の立ち下がり時間との時間差である後側デッ
ドタイムを示している。
イドのＭＯＳＦＥＴ１３ａに入力されるゲート信号の立
ち上がり時間とＬサイドのＭＯＳＦＥＴ１３ｂに入力さ
れるゲート信号の立ち下がり時間との時間差である前側
デッドタイムを示している。同様に、Ｄｂは、Ｌサイド
のＭＯＳＦＥＴ１３ｂに入力されるゲート信号の立ち上
がり時間とＨサイドのＭＯＳＦＥＴ１３ａに入力される
ゲート信号の立ち下がり時間との時間差である後側デッ
ドタイムを示している。
【００２４】遅延回路１１ａは立ち上がりエッジのみを
遅延させるので、図２（ａ）（ｃ）に示すように、Ｈサ
イドＰＷＭ信号の立ち上がりエッジが前側デッドタイム
Ｄａだけ遅延される。同様に、図２（ｂ）（ｃ）に示す
ように、遅延回路１１ｂ、１２によって、ＬサイドＰＷ
Ｍ信号の立ち上がりエッジが後側デッドタイムＤｂだけ
遅延される。
遅延させるので、図２（ａ）（ｃ）に示すように、Ｈサ
イドＰＷＭ信号の立ち上がりエッジが前側デッドタイム
Ｄａだけ遅延される。同様に、図２（ｂ）（ｃ）に示す
ように、遅延回路１１ｂ、１２によって、ＬサイドＰＷ
Ｍ信号の立ち上がりエッジが後側デッドタイムＤｂだけ
遅延される。
【００２５】ＮＯＲ回路１５は、図２（ｃ）（ｄ）に示
すゲート入力信号のＮＯＲをとるので、図２（ｅ）に示
すように、前側デッドタイムＤａおよび後側デッドタイ
ムＤｂに相当する時間にＨｉｇｈになる信号を出力す
る。図１の点線で囲まれた論理回路２１は、図２（ｈ）
に示すように、前側デッドタイムＤａに相当する時間の
みＨｉｇｈとなる矩形信号を生成する。同様に、点線で
囲まれる論理回路２２は、図２（ｉ）に示すように、後
側デッドタイムＤｂに相当する時間のみＨｉｇｈとなる
矩形信号を生成する。すなわち、遅延回路１４ａでは、
アンド回路１６ａによって、ＮＯＲ回路１５の出力から
前側デッドタイムＤａに相当する時間のみＨｉｇｈとな
る矩形信号が得られるように、ＬサイドのＭＯＳＦＥＴ
１３ｂへのゲート信号を遅延する。同様に、遅延回路１
４ｂでは、アンド回路１６ｂによって、ＮＯＲ回路１５
の出力から後側デッドタイムＤｂに相当する時間のみＨ
ｉｇｈとなる矩形信号が得られるように、ＨサイドのＭ
ＯＳＦＥＴ１３ａへのゲート信号を遅延する。
すゲート入力信号のＮＯＲをとるので、図２（ｅ）に示
すように、前側デッドタイムＤａおよび後側デッドタイ
ムＤｂに相当する時間にＨｉｇｈになる信号を出力す
る。図１の点線で囲まれた論理回路２１は、図２（ｈ）
に示すように、前側デッドタイムＤａに相当する時間の
みＨｉｇｈとなる矩形信号を生成する。同様に、点線で
囲まれる論理回路２２は、図２（ｉ）に示すように、後
側デッドタイムＤｂに相当する時間のみＨｉｇｈとなる
矩形信号を生成する。すなわち、遅延回路１４ａでは、
アンド回路１６ａによって、ＮＯＲ回路１５の出力から
前側デッドタイムＤａに相当する時間のみＨｉｇｈとな
る矩形信号が得られるように、ＬサイドのＭＯＳＦＥＴ
１３ｂへのゲート信号を遅延する。同様に、遅延回路１
４ｂでは、アンド回路１６ｂによって、ＮＯＲ回路１５
の出力から後側デッドタイムＤｂに相当する時間のみＨ
ｉｇｈとなる矩形信号が得られるように、ＨサイドのＭ
ＯＳＦＥＴ１３ａへのゲート信号を遅延する。
【００２６】論理回路２１および２２の出力は、時定数
回路である積分回路１７ａおよび１７ｂに入力されて積
分され、それぞれ図２（ｊ）（ｋ）に示すような、ＤＣ
電圧が生成される。すなわち、積分回路１７ａは、前側
デッドタイムの時間幅Ｄａに比例するＤＣ電圧信号を生
成し、積分回路１７ｂは、後側デッドタイムの時間幅Ｄ
ｂに比例するＤＣ電圧信号を生成する。したがって、こ
れらのＤＣ電圧をチェックすることがデッドタイム時間
ＤａおよびＤｂをチェックすることと等価となる。
回路である積分回路１７ａおよび１７ｂに入力されて積
分され、それぞれ図２（ｊ）（ｋ）に示すような、ＤＣ
電圧が生成される。すなわち、積分回路１７ａは、前側
デッドタイムの時間幅Ｄａに比例するＤＣ電圧信号を生
成し、積分回路１７ｂは、後側デッドタイムの時間幅Ｄ
ｂに比例するＤＣ電圧信号を生成する。したがって、こ
れらのＤＣ電圧をチェックすることがデッドタイム時間
ＤａおよびＤｂをチェックすることと等価となる。
【００２７】いま、前側デッドタイムＤａおよび後側デ
ッドタイムＤｂが最適に設定された場合に出力されるそ
れぞれのＤＣ電圧値を、比較用の基準電圧としてコンパ
レータ１８ａおよび１８ｂの負入力に印加しておけば、
コンパレータ１８ａおよび１８ｂの出力端子３４ａおよ
び３４ｂの端子電圧がＨｉｇｈからＬｏｗまたはＬｏｗ
からＨｉｇｈに変化するときが、前側デッドタイムＤａ
および後側デッドタイムＤｂが最適に設定される場合と
なる。したがって、デッドタイム調整端子３２および３
３に入力する遅延時間の設定値を出力端子３４ａおよび
３４ｂの端子電圧の変化を見ながら調整することで、簡
易かつ迅速にデッドタイムの調整が可能となる。
ッドタイムＤｂが最適に設定された場合に出力されるそ
れぞれのＤＣ電圧値を、比較用の基準電圧としてコンパ
レータ１８ａおよび１８ｂの負入力に印加しておけば、
コンパレータ１８ａおよび１８ｂの出力端子３４ａおよ
び３４ｂの端子電圧がＨｉｇｈからＬｏｗまたはＬｏｗ
からＨｉｇｈに変化するときが、前側デッドタイムＤａ
および後側デッドタイムＤｂが最適に設定される場合と
なる。したがって、デッドタイム調整端子３２および３
３に入力する遅延時間の設定値を出力端子３４ａおよび
３４ｂの端子電圧の変化を見ながら調整することで、簡
易かつ迅速にデッドタイムの調整が可能となる。
【００２８】このように実施の形態１によれば、前側デ
ッドタイムＤａおよび後側デッドタイムＤｂに比例する
ＤＣ電圧をそれぞれ生成し、これらＤＣ電圧と最適なデ
ッドタイムに対応する所定の基準電圧とを比較した前側
および後側デッドタイムの調整信号を出力するようにし
ているので、これら前側および後側デッドタイムの調整
信号を観察することによって、デッドタイムの調整作業
を迅速かつ容易に実施することができるデッドタイム調
整回路を得ることができる。また、この場合は、前側お
よび後側デッドタイムの調整信号を別々に出力している
ので、オーディオ諸特性を最適化するために、前側およ
び後側デッドタイムを独立に調整することも可能とな
る。
ッドタイムＤａおよび後側デッドタイムＤｂに比例する
ＤＣ電圧をそれぞれ生成し、これらＤＣ電圧と最適なデ
ッドタイムに対応する所定の基準電圧とを比較した前側
および後側デッドタイムの調整信号を出力するようにし
ているので、これら前側および後側デッドタイムの調整
信号を観察することによって、デッドタイムの調整作業
を迅速かつ容易に実施することができるデッドタイム調
整回路を得ることができる。また、この場合は、前側お
よび後側デッドタイムの調整信号を別々に出力している
ので、オーディオ諸特性を最適化するために、前側およ
び後側デッドタイムを独立に調整することも可能とな
る。
【００２９】実施の形態２．図３は、ディジタル増幅器
１とこの発明の実施の形態２であるデッドタイム調整回
路の構成とを示すブロック図である。この実施の形態２
においては、デッドタイム調整回路２の上側の積分回路
１７ａの出力をコンパレータ２５の正入力に、下側の積
分回路１７ｂの出力をコンパレータ２５の負入力にそれ
ぞれ入力し、積分回路１７ａおよび１７ｂの出力同士を
比較している。したがって、この実施の形態２は、前側
デッドタイムＤａおよび後側デッドタイムＤｂを等しく
設定する場合に用いられる。その他の構成については、
図１と同様であり、同一部分には同一符号を付してい
る。
１とこの発明の実施の形態２であるデッドタイム調整回
路の構成とを示すブロック図である。この実施の形態２
においては、デッドタイム調整回路２の上側の積分回路
１７ａの出力をコンパレータ２５の正入力に、下側の積
分回路１７ｂの出力をコンパレータ２５の負入力にそれ
ぞれ入力し、積分回路１７ａおよび１７ｂの出力同士を
比較している。したがって、この実施の形態２は、前側
デッドタイムＤａおよび後側デッドタイムＤｂを等しく
設定する場合に用いられる。その他の構成については、
図１と同様であり、同一部分には同一符号を付してい
る。
【００３０】図４（ａ）〜（ｋ）は、図３に示す回路の
複数の観測点Ａ〜Ｋにおける電圧の変化を示すタイムチ
ャートである。Ａ点およびＢ点はそれぞれＨサイドＰＷ
Ｍ信号およびＬサイドＰＷＭ信号、Ｃ点およびＤ点はそ
れぞれＭＯＳＦＥＴ１３ａ（Ｈサイド）および１３ｂ
（Ｌサイド）のゲート入力信号、Ｅ点およびＦ点はそれ
ぞれ遅延回路１４ａおよび１４ｂの出力信号、Ｇ点はＮ
ＯＲ回路１５の出力信号、Ｈ点およびＩ点はそれぞれＡ
ＮＤ回路１６ａおよび１６ｂの出力信号、Ｊ点およびＫ
点はそれぞれ積分回路１７ａおよび１７ｂの出力信号を
示している。
複数の観測点Ａ〜Ｋにおける電圧の変化を示すタイムチ
ャートである。Ａ点およびＢ点はそれぞれＨサイドＰＷ
Ｍ信号およびＬサイドＰＷＭ信号、Ｃ点およびＤ点はそ
れぞれＭＯＳＦＥＴ１３ａ（Ｈサイド）および１３ｂ
（Ｌサイド）のゲート入力信号、Ｅ点およびＦ点はそれ
ぞれ遅延回路１４ａおよび１４ｂの出力信号、Ｇ点はＮ
ＯＲ回路１５の出力信号、Ｈ点およびＩ点はそれぞれＡ
ＮＤ回路１６ａおよび１６ｂの出力信号、Ｊ点およびＫ
点はそれぞれ積分回路１７ａおよび１７ｂの出力信号を
示している。
【００３１】コンパレータ２５の正入力端子には、積分
回路１７ａの出力が入力され、コンパレータ２５の負入
力端子には、積分回路１７ｂの出力が入力されている。
コンパレータ２５は、両入力端子に加えられる電圧信号
を比較し、その大小に応じてＨｉｇｈまたはＬｏｗの信
号を出力する。コンパレータ２５の出力は、例えばモニ
タに出力されており、コンパレータ２５の出力電圧がＨ
ｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化する
遷移点になるようにデッドタイム調整端子３２および３
３から入力する遅延時間の設定値を調整することによ
り、前側デッドタイムＤａおよび後側デッドタイムＤｂ
を等しくかつ最適な値を設定することができる。
回路１７ａの出力が入力され、コンパレータ２５の負入
力端子には、積分回路１７ｂの出力が入力されている。
コンパレータ２５は、両入力端子に加えられる電圧信号
を比較し、その大小に応じてＨｉｇｈまたはＬｏｗの信
号を出力する。コンパレータ２５の出力は、例えばモニ
タに出力されており、コンパレータ２５の出力電圧がＨ
ｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化する
遷移点になるようにデッドタイム調整端子３２および３
３から入力する遅延時間の設定値を調整することによ
り、前側デッドタイムＤａおよび後側デッドタイムＤｂ
を等しくかつ最適な値を設定することができる。
【００３２】図３に示すデッドタイム調整回路２では、
コンパレータ２５の出力がＨｉｇｈからＬｏｗまたはＬ
ｏｗからＨｉｇｈに変化する最適点において、前側デッ
ドタイムＤａと後側デッドタイムＤｂとが等しくなる。
このデッドタイム調整回路２は、貫通電流を防止するこ
とが主眼であり、前側デッドタイムＤａと後側デッドタ
イムＤｂとが異なる値をとる必要がない場合に適用され
る。
コンパレータ２５の出力がＨｉｇｈからＬｏｗまたはＬ
ｏｗからＨｉｇｈに変化する最適点において、前側デッ
ドタイムＤａと後側デッドタイムＤｂとが等しくなる。
このデッドタイム調整回路２は、貫通電流を防止するこ
とが主眼であり、前側デッドタイムＤａと後側デッドタ
イムＤｂとが異なる値をとる必要がない場合に適用され
る。
【００３３】このように実施の形態２によれば、前側デ
ッドタイムＤａおよび後側デッドタイムＤｂに比例する
ＤＣ電圧をそれぞれ生成し、これらＤＣ電圧を比較した
デッドタイム調整信号を出力するようにしているので、
前側デッドタイムＤａと後側デッドタイムＤｂとが異な
る値をとる必要がない場合におけるデッドタイムの調整
作業を迅速かつ容易に実施することができる。また、一
つのコンパレータを備えればよいので、実施の形態１の
デッドタイム調整回路よりも構成が簡易になる。
ッドタイムＤａおよび後側デッドタイムＤｂに比例する
ＤＣ電圧をそれぞれ生成し、これらＤＣ電圧を比較した
デッドタイム調整信号を出力するようにしているので、
前側デッドタイムＤａと後側デッドタイムＤｂとが異な
る値をとる必要がない場合におけるデッドタイムの調整
作業を迅速かつ容易に実施することができる。また、一
つのコンパレータを備えればよいので、実施の形態１の
デッドタイム調整回路よりも構成が簡易になる。
【００３４】なお、上記実施の形態では、ディジタル増
幅器の最終段に備えられる一対の増幅スイッチング素子
として、ＭＯＳＦＥＴを採用するようにしているが、バ
イポーラ型のトランジスタを採用するようにしてもよ
い。
幅器の最終段に備えられる一対の増幅スイッチング素子
として、ＭＯＳＦＥＴを採用するようにしているが、バ
イポーラ型のトランジスタを採用するようにしてもよ
い。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、ＤＣ電圧変換回路は、第１の遅延回路の出力信号の
立ち上がり時間と第２の遅延回路の出力信号の立ち下が
り時間との時間差である前側デッドタイムに比例する第
１のＤＣ電圧信号と、第２の遅延回路の出力信号の立ち
上がり時間と第１の遅延回路の出力信号の立ち下がり時
間との時間差である後側デッドタイムに比例する第２の
ＤＣ電圧信号とを生成するとともに、調整信号生成回路
は、これら第１および第２のＤＣ電圧信号を用いて前側
デッドタイムおよび前記後側デッドタイムをそれぞれ調
整する調整信号を生成するので、デッドタイムの調整作
業の容易かつ迅速な実施を可能とするデッドタイム調整
回路が得られるという効果を奏する。
ば、ＤＣ電圧変換回路は、第１の遅延回路の出力信号の
立ち上がり時間と第２の遅延回路の出力信号の立ち下が
り時間との時間差である前側デッドタイムに比例する第
１のＤＣ電圧信号と、第２の遅延回路の出力信号の立ち
上がり時間と第１の遅延回路の出力信号の立ち下がり時
間との時間差である後側デッドタイムに比例する第２の
ＤＣ電圧信号とを生成するとともに、調整信号生成回路
は、これら第１および第２のＤＣ電圧信号を用いて前側
デッドタイムおよび前記後側デッドタイムをそれぞれ調
整する調整信号を生成するので、デッドタイムの調整作
業の容易かつ迅速な実施を可能とするデッドタイム調整
回路が得られるという効果を奏する。
【００３６】つぎの発明によれば、ＤＣ電圧変換回路に
おいて、第１の論理回路は、第１および第２の遅延回路
の出力信号に基づき前側デッドタイムの時間幅の矩形波
を生成し、第２の論理回路は、第１および第２の遅延回
路の出力信号に基づき後側デッドタイムの時間幅の矩形
波を生成し、第１の積分回路は、前側デッドタイムの時
間幅に比例するＤＣ電圧信号を生成し、第２の積分回路
は、前側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成するとともに、調整信号生成回路において、第１
の比較回路は、第１の積分回路の出力と第１の基準出力
とを比較し、この比較結果を前側デッドタイム用の調整
信号として出力し、第２の比較回路は、第２の積分回路
の出力と第２の基準出力とを比較し、この比較結果を後
側デッドタイム用の調整信号として出力するので、デッ
ドタイムの調整作業の容易かつ迅速な実施を可能とする
デッドタイム調整回路が得られるという効果を奏する。
おいて、第１の論理回路は、第１および第２の遅延回路
の出力信号に基づき前側デッドタイムの時間幅の矩形波
を生成し、第２の論理回路は、第１および第２の遅延回
路の出力信号に基づき後側デッドタイムの時間幅の矩形
波を生成し、第１の積分回路は、前側デッドタイムの時
間幅に比例するＤＣ電圧信号を生成し、第２の積分回路
は、前側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成するとともに、調整信号生成回路において、第１
の比較回路は、第１の積分回路の出力と第１の基準出力
とを比較し、この比較結果を前側デッドタイム用の調整
信号として出力し、第２の比較回路は、第２の積分回路
の出力と第２の基準出力とを比較し、この比較結果を後
側デッドタイム用の調整信号として出力するので、デッ
ドタイムの調整作業の容易かつ迅速な実施を可能とする
デッドタイム調整回路が得られるという効果を奏する。
【００３７】つぎの発明によれば、ＤＣ電圧変換回路に
おいて、第１の論理回路は、第１および第２の遅延回路
の出力信号に基づき前側デッドタイムの時間幅の矩形波
を生成し、第２の論理回路が第１および第２の遅延回路
の出力信号に基づき前記後側デッドタイムの時間幅の矩
形波を生成し、第１の積分回路は、前側デッドタイムの
時間幅に比例するＤＣ電圧信号を生成し、第２の積分回
路は、前側デッドタイムの時間幅に比例するＤＣ電圧信
号を生成するとともに、調整信号生成回路において、比
較回路は、第１の積分回路の出力と第２の積分回路の出
力とを比較し、この比較結果を前側および後側デッドタ
イム用の調整信号として出力するので、デッドタイムの
調整作業の容易かつ迅速な実施を可能とするデッドタイ
ム調整回路が得られるという効果を奏する。
おいて、第１の論理回路は、第１および第２の遅延回路
の出力信号に基づき前側デッドタイムの時間幅の矩形波
を生成し、第２の論理回路が第１および第２の遅延回路
の出力信号に基づき前記後側デッドタイムの時間幅の矩
形波を生成し、第１の積分回路は、前側デッドタイムの
時間幅に比例するＤＣ電圧信号を生成し、第２の積分回
路は、前側デッドタイムの時間幅に比例するＤＣ電圧信
号を生成するとともに、調整信号生成回路において、比
較回路は、第１の積分回路の出力と第２の積分回路の出
力とを比較し、この比較結果を前側および後側デッドタ
イム用の調整信号として出力するので、デッドタイムの
調整作業の容易かつ迅速な実施を可能とするデッドタイ
ム調整回路が得られるという効果を奏する。
【００３８】つぎの発明によれば、第１の論理回路は、
第１および第２の遅延回路の出力信号の否定論理和出力
と、第２の遅延回路の出力信号を所定の設定値だけ遅延
させた信号との論理積信号を出力し、第２の論理回路
は、第１および第２の遅延回路の出力信号の否定論理和
出力と、第１の遅延回路の出力信号を所定の設定値だけ
遅延させた信号との論理積信号を出力するので、デッド
タイムの調整作業の容易かつ迅速な実施を可能とするデ
ッドタイム調整回路が得られるという効果を奏する。
第１および第２の遅延回路の出力信号の否定論理和出力
と、第２の遅延回路の出力信号を所定の設定値だけ遅延
させた信号との論理積信号を出力し、第２の論理回路
は、第１および第２の遅延回路の出力信号の否定論理和
出力と、第１の遅延回路の出力信号を所定の設定値だけ
遅延させた信号との論理積信号を出力するので、デッド
タイムの調整作業の容易かつ迅速な実施を可能とするデ
ッドタイム調整回路が得られるという効果を奏する。
【図１】 ディジタル増幅器の構成と、この発明の実施
の形態１であるデッドタイム調整回路の構成とを示すブ
ロック図である。
の形態１であるデッドタイム調整回路の構成とを示すブ
ロック図である。
【図２】 図１に示す回路の複数の観測点における電圧
の変化を示すタイムチャートである。
の変化を示すタイムチャートである。
【図３】 ディジタル増幅器の構成と、この発明の実施
の形態２であるデッドタイム調整回路の構成とを示すブ
ロック図である。
の形態２であるデッドタイム調整回路の構成とを示すブ
ロック図である。
【図４】 図３に示す回路の複数の観測点における電圧
の変化を示すタイムチャートである。
の変化を示すタイムチャートである。
１ ディジタル増幅器、２ デッドタイム調整回路、１
１ａ，１１ｂ，１２，１４ａ，１４ｂ 遅延回路、１３
ａ，１３ｂ ＭＯＳＦＥＴ、１５ ＮＯＲ回路、１６
ａ，１６ｂ ＡＮＤ回路、１７ａ，１７ｂ 積分回路、
１８ａ，１８ｂ，２５ コンパレータ、２１，２２ 論
理回路、３４ａ，３４ｂ 出力端子。
１ａ，１１ｂ，１２，１４ａ，１４ｂ 遅延回路、１３
ａ，１３ｂ ＭＯＳＦＥＴ、１５ ＮＯＲ回路、１６
ａ，１６ｂ ＡＮＤ回路、１７ａ，１７ｂ 積分回路、
１８ａ，１８ｂ，２５ コンパレータ、２１，２２ 論
理回路、３４ａ，３４ｂ 出力端子。
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フロントページの続き
Ｆターム(参考） 5J055 AX27 BX16 CX00 DX22 DX72
DX83 EX01 EY21 EZ01 EZ05
EZ10 EZ25 EZ50 FX18 FX38
GX01 GX04
5J091 AA02 AA19 AA24 AA27 AA41
AA66 CA98 FA19 HA10 KA00
KA15 KA17 KA31 KA33 MA21
SA05 TA01 TA06 UW02 UW10
5J500 AA02 AA19 AA24 AA27 AA41
AA66 AC98 AF19 AH10 AK00
AK15 AK17 AK31 AK33 AM21
AS05 AT01 AT06 WU02 WU10
Claims (4)
- 【請求項１】 ＨサイドＰＷＭ信号およびＬサイドＰＷ
Ｍ信号を第１および第２の遅延回路を介して遅延させて
一対の第１および第２の増幅スイッチング素子に入力す
ることにより前記第１および第２の増幅スイッチング素
子にデッドタイムを設定するディジタル増幅器におい
て、 前記第１の遅延回路の出力信号の立ち上がり時間と前記
第２の遅延回路の出力信号の立ち下がり時間との時間差
である前側デッドタイムに比例する第１のＤＣ電圧信号
および前記第２の遅延回路の出力信号の立ち上がり時間
と前記第１の遅延回路の出力信号の立ち下がり時間との
時間差である後側デッドタイムに比例する第２のＤＣ電
圧信号を生成するＤＣ電圧変換回路と、 これら第１および第２のＤＣ電圧信号を用いて前記前側
デッドタイムおよび前記後側デッドタイムをそれぞれ調
整する調整信号を生成して出力する調整信号生成回路
と、 を備えることを特徴とするディジタル増幅器のデッドタ
イム調整回路。 - 【請求項２】 前記ＤＣ電圧変換回路は、 前記第１および第２の遅延回路の出力信号に基づき前記
前側デッドタイムの時間幅の矩形波を生成する第１の論
理回路と、 前記第１および第２の遅延回路の出力信号に基づき前記
後側デッドタイムの時間幅の矩形波を生成する第２の論
理回路と、 前記前側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成する第１の積分回路と、 前記後側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成する第２の積分回路と、 を備え、 前記調整信号生成回路は、前記第１の積分回路の出力と
第１の基準出力とを比較し、この比較結果を前記前側デ
ッドタイム用の調整信号として出力する第１の比較回路
と、 前記第２の積分回路の出力と第２の基準出力とを比較
し、この比較結果を前記後側デッドタイム用の調整信号
として出力する第２の比較回路と、 を備えることを特徴とする請求項１に記載のディジタル
増幅器のデッドタイム調整回路。 - 【請求項３】 前記ＤＣ電圧変換回路は、 前記第１および第２の遅延回路の出力信号に基づき前記
前側デッドタイムの時間幅の矩形波を生成する第１の論
理回路と、 前記第１および第２の遅延回路の出力信号に基づき前記
後側デッドタイムの時間幅の矩形波を生成する第２の論
理回路と、 前記前側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成する第１の積分回路と、 前記後側デッドタイムの時間幅に比例するＤＣ電圧信号
を生成する第２の積分回路と、 を備え、 前記調整信号生成回路は、 前記第１の積分回路の出力と前記第２の積分回路の出力
とを比較し、この比較結果を前側および後側デッドタイ
ム用の調整信号として出力する比較回路を備えることを
特徴とする請求項１に記載のディジタル増幅器のデッド
タイム調整回路。 - 【請求項４】 前記第１の論理回路は、前記第１および
第２の遅延回路の出力信号の否定論理和出力と、前記第
２の遅延回路の出力信号を所定の設定値だけ遅延させた
信号との論理積信号を出力し、 前記第２の論理回路は、前記第１および第２の遅延回路
の出力信号の否定論理和出力と、前記第１の遅延回路の
出力信号を所定の設定値だけ遅延させた信号との論理積
信号を出力することを特徴とする請求項２または３に記
載のディジタル増幅器のデッドタイム調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146414A JP2003338715A (ja) | 2002-05-21 | 2002-05-21 | ディジタル増幅器のデッドタイム調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146414A JP2003338715A (ja) | 2002-05-21 | 2002-05-21 | ディジタル増幅器のデッドタイム調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003338715A true JP2003338715A (ja) | 2003-11-28 |
Family
ID=29705406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002146414A Pending JP2003338715A (ja) | 2002-05-21 | 2002-05-21 | ディジタル増幅器のデッドタイム調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003338715A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2002
- 2002-05-21 JP JP2002146414A patent/JP2003338715A/ja active Pending
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