JP4351882B2 - デジタル電力増幅器 - Google Patents
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Description
請求項2にかかる発明のデジタル電力増幅器は、共通の基板電位のNchのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第1の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第1の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、第2の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記ハイサイドの電力増幅トランジスタのゲート電圧を制御するハイサイドのゲート制御回路と、第3の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、前記入力矩形波信号に応じて前記ローサイドの電力増幅トランジスタのゲート電圧を前記ハイサイドの電力増幅トランジスタのゲート電圧と逆方向に制御するローサイドのゲート制御回路と、を具備し、前記第1の高電位電源端子の電圧を出力電力制御用の可変電圧とし、前記第2の高電位電源端子の電圧を、前記第1の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定し、前記第3の高電位電源端子の電圧を、前記ローサイドの電力増幅トランジスタのしきい値電圧よりも高く設定したことを特徴とする。
請求項3にかかる発明は、請求項2に記載のデジタル電力増幅器において、前記矩形波信号を入力して前記ハイサイドおよびローサイドの電力増幅トランジスタを同時にONさせない2つの信号に分岐して出力するデッドタイム付与回路と、該デッドタイム付与回路の一方の出力信号のハイレベル電圧を前記第2の高電位電源端子の電圧レベルに変換して前記ハイサイドのゲート制御回路に送るレベルシフタと、前記デッドタイム付与回路の他方の出力信号を前記レベルシフタによる遅延時間だけ遅延させて前記ローサイドのゲート制御回路に送る遅延回路と、を具備することを特徴とする。
請求項2にかかる発明は、ローサイドのゲート制御回路の電源電圧をハイサイドのゲート制御回路の電源電圧よりも低く設定できるので消費電力を削減できる。
請求項3にかかる発明は、請求項2にかかる発明において、両サイドの信号タイミングのズレを防止できる。
請求項4にかかる発明は、出力電力の制御を第1の高電位電源端子の電圧のレベル調整で行う場合においても、請求項1にかかる発明と同様な効果を得ることができ、低電力用として好適である。
Vth=Vth0+γ((2ΦB−Vsub)1/2−(2ΦB)1/2) (1)
のように高くなる。Vth0は基板バイアス電圧が0V(VSS)のときのしきい値電圧、γは基板バイアス効果係数、ΦBは基板のフェルミ準位、Vsubは基板バイアス電圧(VSS)である。
2:ゲート電圧制御回路(デッドタイム付与回路)
3:レベルシフタ
4:インバータ
5,6:ゲート制御用電流増幅インバータ(ゲート制御回路)
7,8:Nchの電力増幅トランジスタ
9:出力端子
10:遅延回路
11:Pchの電力増幅トランジスタ
12:Nchの電力増幅トランジスタ
13:ダイオード
14:キャパシタ
Claims (3)
- 共通の基板電位のNchのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第1の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第1の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、
第2の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記各電力増幅トランジスタのゲート電圧を互いに逆方向に制御するハイサイドおよびローサイドのゲート制御回路と、
を具備し、
前記第1の高電位電源端子の電圧を出力電力制御用の可変電圧とし、
前記第2の高電位電源端子の電圧を、前記第1の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定したことを特徴とするデジタル電力増幅器。 - 共通の基板電位のNchのトランジスタで構成されたハイサイドおよびローサイドの電力増幅トランジスタを、前記ハイサイドの電力増幅トランジスタが第1の高電位電源端子側となり前記ローサイドの電力増幅トランジスタが低電位電源端子側となるように前記第1の高電位電源端子と前記低電位電源端子の間に直列接続し、前記ハイサイドの電力増幅トランジスタのソースと前記ローサイドの電力増幅トランジスタのドレインの共通接続点を出力端子とした電力増幅段と、
第2の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、入力矩形波信号に応じて前記ハイサイドの電力増幅トランジスタのゲート電圧を制御するハイサイドのゲート制御回路と、
第3の高電位電源端子に高電位電源側が接続されるとともに前記低電位電源端子に低電位電源側が接続され、前記入力矩形波信号に応じて前記ローサイドの電力増幅トランジスタのゲート電圧を前記ハイサイドの電力増幅トランジスタのゲート電圧と逆方向に制御するローサイドのゲート制御回路と、
を具備し、
前記第1の高電位電源端子の電圧を出力電力制御用の可変電圧とし、
前記第2の高電位電源端子の電圧を、前記第1の高電位電源端子の最大電圧よりも、前記ハイサイドの電力増幅トランジスタの基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定し、
前記第3の高電位電源端子の電圧を、前記ローサイドの電力増幅トランジスタのしきい値電圧よりも高く設定したことを特徴とするデジタル電力増幅器。 - 請求項2に記載のデジタル電力増幅器において、
前記矩形波信号を入力して前記ハイサイドおよびローサイドの電力増幅トランジスタを同時にONさせない2つの信号に分岐して出力するデッドタイム付与回路と、
該デッドタイム付与回路の一方の出力信号のハイレベル電圧を前記第2の高電位電源端子の電圧レベルに変換して前記ハイサイドのゲート制御回路に送るレベルシフタと、
前記デッドタイム付与回路の他方の出力信号を前記レベルシフタによる遅延時間だけ遅延させて前記ローサイドのゲート制御回路に送る遅延回路と、
を具備することを特徴とするデジタル電力増幅器。
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