JP2004336765A - ポップノイズ減少のための音声信号発生装置及び音声信号発生方法 - Google Patents

Abstract

【課題】ポップノイズ減少のための音声信号発生装置及び音声信号発生方法を提供する。
【解決手段】ＰＷＭされた第２信号及び第２信号と同相又は反対位相を有する第１信号を増幅器に出力する処理回路は、増幅器に供給される電源がターンオンになることを感知し、パワーオン出力し、ターンオフになることを感知し、パワーオフ信号を出力するパワー検出器と、第１信号に対応する第１パルス信号及び第２信号に対応する第２パルス信号を発生させるデューティサイクル発生器と、減幅された第１パルスまたは第２パルスのうちいずれかを発生させる減少幅発生器とを備えるパルス発生器を具備する。
【選択図】 図３

Description

本発明は、Ｄ級増幅器におけるポップノイズを減少させるための音声信号発生装置及び音声信号発生方法に関する。

音声信号を増幅するために使用される音声信号増幅器は、増幅動作によって一般的にＡ級、ＡＢ級、Ｂ級、Ｃ級、及びＤ級に分類される。
多様な分類の音声信号増幅器のうち、Ｄ級増幅器はＡＢ級増幅器より効率が良く、低いクロスオーバーのために線形性にも優れていることから広く普及している。
Ｄ級増幅器は、スイッチモード電圧レギュレータと似ているため、スイッチモード増幅器とも呼ばれる。

Ｄ級増幅器は、入力アナログ信号または入力デジタルＰＣＭ信号に対してパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ；ＰＷＭ）方法を使用する。これは、入力アナログ信号が高周波変調または搬送波信号によって変調され、鋸歯状三角波の波形または入力デジタルＰＣＭ信号が関連したＰＷＭ信号に変換されることを意味する。パルス幅変調によって、アナログ入力信号または入力デジタルＰＣＭ信号は、元の入力信号の信号強度を表わすパルス幅を有するように離散化またはデジタル化される。

増幅器によって供給されたＰＷＭ信号は、可変幅を有する高周波数デジタル信号である。低帯域通過フィルタは、入力信号を抽出するために高周波数成分をろ過し、スイッチングノイズを減少させることに使用される。

図１Ａは、従来のＤ級増幅器に供給される入力信号ＰＷＭＡ、ＰＷＭＢの波形を示す。また図１Ｂは、Ｄ級増幅器の構成を示す。
パルス幅変調信号ＰＷＭＡ、ＰＷＭＢは、実質的に同一のパルス幅を有するが、位相は相異なっている。図２は、入力信号ＰＷＭＡ、ＰＷＭＢと電源ＤＥＴ１が供給される時のスピーカ電圧ＶＣ１の波形を示す。ここで、電源ＤＥＴ１は電圧がターンオンになる時、ローからハイに遷移する。

図２から、深刻なオーバーシュートが電源ＤＥＴ１の供給時に発生することが分かる。このオーバーシュートは、パルス幅変調信号ＰＷＭＡ、ＰＷＭＢと同じパルス幅によって発生する。スピーカ１０５におけるこのようなオーバーシュート電圧ＶＣ１はクリックまたはポップノイズを発生させる。
したがって、増幅器に電源を供給するか、または増幅器から電源を遮断する場合、ポップノイズが発生しないようにＤ級増幅器を駆動するＰＷＭ信号を発生させる装置と方法が要請されていた。

本発明の目的は、増幅器に電源を供給するか、または前記増幅器から電源を遮断するときにポップノイズが発生しないようにＤ級増幅器を駆動するＰＷＭ信号を発生させる装置及び方法を提供することにある。

前記の技術的課題を達成するために、パルス幅変調された第２信号及び前記第２信号と同相又は反対位相を有する第１信号を増幅器に出力する処理回路は、前記増幅器に供給される電源がターンオンになることを感知し、パワーオン信号を出力するパワー検出器と、前記第１信号に対応する第１パルス信号を、前記第２信号に対応する第２パルス信号をそれぞれ発生させるデューティサイクル発生器と前記パワーオン信号の受信時に、減幅された第１パルスまたは第２パルスを前記増幅器に出力するパルス減少発生器とを備えたパルス発生器と、を具備する。

前記パルス発生器は、前記パワーオン信号の受信時に減幅された第１パルスまたは第２パルスを出力し、ついで、前記第１パルス信号及び前記第２パルス信号を前記増幅器に出力する制御器をさらに備える。前記処理回路は、第１選択モードの間に前記第１信号及び前記第２信号を選択し、第２選択モードの間に前記パルス発生器から出力された信号を選択するための選択信号を発生させる選択回路をさらに備える。

前記処理回路は、前記パワーオン信号を受信して時間を計数し、前記第２選択モードにおいて前記選択信号を出力し、所定の計数値に到達すれば前記第１信号及び前記第２信号を前記増幅器に出力するためのカウンタをさらに備える。前記減幅された第１パルスのパルス幅は、前記第１パルス信号のパルス幅の半分である。

前記処理回路は、前記第１パルス信号を所定時間遅延させた後、遅延された第１パルス信号を出力するための遅延素子をさらに具備し、前記遅延された第１パルス信号は、前記遅延された第１パルス信号の遷移と前記第２パルス信号の遷移との間に時間間隔を提供するために所定時間だけ遅延された後に遷移する。前記増幅器は、対応するゲートに入力される前記第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備える。

前記の技術的課題を達成するために、パルス幅変調された第２信号及び前記第２信号と同相又は反対位相を有するＰＷＭされた第１信号を増幅器に出力する処理回路において、前記増幅器に供給される電源がターンオフになることを感知し、パワーオフ(power off)信号を出力するパワー検出器と、前記第１信号のパルス幅の持続区間を計数するカウンタと、を具備し、前記カウンタは、前記パワーオフ信号を感知して活性化し、前記増幅器から電源が完全にターンオフされる前に減少したパルス幅の第１信号または第２信号の出力をもたらすための所定の減幅時間計数値に到達すれば、選択信号を出力する。

前記処理回路は、システムクロックを用いて前記パワーオフ信号を同期化させるための同期化回路をさらに備える。前記増幅器は、対応するゲートに入力される前記第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備える。前記処理回路は、ミュート信号を受信すれば、減少したパルス幅の第１信号または減少したパルス幅の第２信号の出力をもたらすための前記選択信号を出力するミュート回路をさらに備える。前記ミュート回路は、論理積ゲートである。

前記減少したパルス幅の第１信号または前記減少したパルス幅の第２信号は、電源が完全にターンオフになる直前に前記増幅器が受信した最後のパルス信号である。前記減少した幅は、前記第１信号または前記第２信号の幅の半分である。

前記の技術的課題を達成するために、パルス幅変調された第２信号及び前記第２信号と同相又は反対位相を有する第１信号を増幅器に出力する処理回路において、前記増幅器に供給される電源がターンオンすることを感知してパワーオン信号を出力し、前記増幅器に供給される電源がターンオフになることを感知してパワーオフ信号を出力するパワー検出器と、前記第１信号に対応する第１パルス信号を、前記第２信号に対応する第２パルス信号をそれぞれ発生させるデューティサイクル発生器と減幅された第１パルスまたは第２パルスのうちいずれかを発生させる減少幅発生器とを備えるパルス発生器と、前記パワーオン信号を受信し、前記増幅器に出力するために前記減幅された第１パルスと前記減幅された第２パルスのうちいずれかを選択し、ついで、前記増幅器に出力するために前記第１パルス信号及び前記第２パルス信号を選択するコントローラと、前記第１信号のパルス幅の持続区間を計数し、前記パワーオフ信号を感知して活性化するカウンタと、減幅された第１信号と減幅された第２信号のうちいずれかの出力をもたらす所定の減幅時間計数値に到達すればオフ選択信号を出力する選択回路と、を備える。

前記選択回路は、前記パワーオン信号を受信して時間を計数し、前記減幅された第１信号と前記減幅された第２信号のうちいずれかを出力し、ついで、前記増幅器に前記第１パルス信号及び前記第２パルス信号を出力するためのオン選択信号を出力するカウンタをさらに備える。前記処理回路は、ミュート信号を受信して前記減幅された第１信号と前記減幅された第２信号のうちいずれかを前記増幅器に出力するための前記オン選択信号を出力するミュート回路をさらに備える。

前記ミュート回路は、システムクロックを用い、ミュート非活性化に同期して減幅された第１信号と前記減幅された第２信号のうちいずれかを出力する。前記減幅された第１パルス信号のパルス幅は、前記第１パルス信号のパルス幅の半分である。前記所定の減幅時間計数値は、前記第１信号のパルス幅の持続時間の半分である。前記処理回路は、前記第１パルス信号を所定時間遅延させた後、遅延された第１パルス信号を出力するための遅延素子をさらに具備し、前記遅延された第１パルス信号は、前記遅延された第１パルス信号の遷移と前記第２パルス信号の遷移との間に時間間隔を提供するために所定時間だけ遅延された後に遷移する。

前記増幅器は、対応するゲートに入力される前記遅延された第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備える。前記増幅器は、対応するゲートに入力される前記第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備える。

前記の技術的課題を達成するために、パルス幅変調された第２信号及び前記第２信号と同相又は反対位相を有するＰＷＭされた第１信号を増幅器に出力する処理方法において、前記増幅器に供給される電源がターンオンになることを感知してパワーオン信号を出力する段階と、前記第１信号に対応する第１パルス信号及び前記第２信号に対応する第２パルス信号を発生させる段階と、前記パワーオン信号を受信し、前記増幅器に出力するために減幅された第１パルスまたは第２パルスを発生させる段階と、を備える。

前記処理方法は、前記パワーオン信号を受信すれば、前記増幅器に出力するために前記減幅された第１パルスまたは第２パルスを出力し、ついで、前記第１パルス信号及び前記第２パルス信号を前記増幅器に出力する段階を備える。前記処理方法は、第１選択モードの間に前記第１信号及び前記第２信号を選択し、第２選択モードの間に前記第１パルス信号及び前記第２パルス信号を前記増幅器に出力するための選択信号を発生させる段階をさらに備える。前記減幅された第１パルスの幅は、前記第１パルス信号のパルス幅の半分である。

前記処理方法は、前記第１パルス信号を所定時間遅延させた後、遅延された第１パルス信号を出力する段階をさらに具備し、前記遅延された第１パルス信号は、前記遅延された第１パルス信号の遷移と前記第２パルス信号の遷移との間に時間間隔を提供するために所定時間だけ遅延された後に遷移する。

前記処理方法は、前記増幅器に供給される電源がターンオフになることを感知し、パワーオフ信号を出力する段階と、前記パワーオフ信号を感知して前記第１信号のパルス幅の持続区間を計数する段階と、前記増幅器から電源が完全にターンオフする前に減少したパルス幅第１信号または減少したパルス幅第２信号の出力をもたらす所定の減幅時間計数値に到達すれば選択信号を出力する段階と、を備える。

前記減少したパルス幅第１信号または前記減少したパルス幅第２信号は、電源が完全にターンオフになる直前に前記増幅器から受信した最後のパルス信号である。前記減少した幅は、前記第１信号または前記第２信号の幅の半分である。前記処理方法は、ミュート信号を受信する場合、減少したパルス幅第１信号または減少したパルス幅第２信号の出力をもたらす選択信号を出力する段階をさらに備える。

本発明に係る音声信号発生装置及び音声信号発生方法は、音声信号再生装置のスイッチング動作によって発生する過度応答を減少させることが出来るので、過度応答によって発生するポップノイズを減少させる効果がある。

本発明とその動作上の利点及び本発明の実施によって達成される目的とを十分に理解するためには、本発明の望ましい実施の形態を、例示する添付図面及び添付図面に記載された内容を参照することが有用であろう。
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。

図３は、本発明の実施の形態によるスイッチング信号発生装置６００の構成を示す回路図である。図３を参照すれば、スイッチング信号発生装置６００は、電源感知回路６１０、パルス信号発生回路６２０、第１選択回路６３０、音声信号プロセッサ６４０、第２選択回路６５０、及びデッドタイム制御回路６６０を備える。

電源感知回路６１０は、電源がターンオンすることを感知し、第１感知信号ＤＥＴ１をパルス信号発生回路６２０に出力する。
電源感知回路６１０は、また、電源の遮断または電源のパワーオフを感知し、第２感知信号ＤＥＴ２を音声信号プロセッサ６４０に出力する。電源感知回路６１０は、前記電源感知回路６１０のタイミング信号をシステムクロック(system clock)に同期させるためのタイミング信号ＰＰＳを受信する。

タイミング信号ＰＰＳの区間は、音声信号プロセッサ６４０で発生したＰＷＭ信号の周期に相当する。また、電源感知回路６１０は、制御信号ＳＥＬを発生し、発生した制御信号ＳＥＬをパルス信号発生回路６２０、第１選択回路６３０、及び第２選択回路６５０に出力する。

パルス信号発生回路６２０は、第１感知信号ＤＥＴ１及び制御信号ＳＥＬに応答して第１パルス信号ＰＵＬ１と第２パルス信号ＰＵＬ２とを発生させる。システムクロックは、パルス信号ＰＵＬ１、ＰＵＬ２を同期させるために用いられる。

本発明の望ましい実施の形態のうちいずれかによって、パルス信号ＰＵＬ１、ＰＵＬ２を、互いに反対の位相を有するようにパルス信号発生回路６２０によって生成し、音声信号発生回路のトランジスタが同時にターンオンになることを防止する。したがって、パルス信号ＰＵＬ１、ＰＵＬ２のそれぞれのパルス幅は若干異なることが望ましい。

音声信号プロセッサ６４０は、音声入力信号ＡＵＤＩＯを受信し、音声入力信号ＡＵＤＩＯをパルス列に変調し、パルス幅変調された音声信号ＡＰＷＭを出力する。ここでパルスの幅は音声入力信号ＡＵＤＩＯの強度を表わす。音声信号プロセッサ６４０は、パルス幅変調周期ＰＰＳを電源感知回路６１０に出力し、電源感知回路６１０から出力される第２感知信号ＤＥＴ２が活性化される時に非活性化されることが望ましい。

第１選択回路６３０は、制御信号ＳＥＬに応答して第１パルス信号ＰＵＬ１またはパルス幅変調された音声信号ＡＰＷＭを選択し、第１選択された信号ＭＵＸＡを出力する。第２選択回路６５０は、制御信号ＳＥＬに応答して第２パルス信号ＰＵＬ２またはパルス幅変調された音声信号ＡＰＷＭを選択し、第２選択された信号ＭＵＸＡを出力する。

すなわち、選択回路６３０、６５０から各々出力された出力信号は、パルス信号ＰＵＬ１またはＰＵＬ２、またはパルス幅変調された音声信号ＡＰＷＭである。第１選択回路と第２選択回路６３０、６５０の各々はマルチプレクサで実現するのが望ましい。

デッドタイム制御回路６６０は、第１選択回路６３０の出力信号ＭＵＸＡ及び第２選択回路６５０の出力信号ＭＵＸＢを受信する。本発明の実施の形態によるデッドタイム制御回路６６０は、所定のデッドタイムだけスイッチング信号を遅延させるための遅延素子(図示せず)を備える。望ましくは、前記遅延は、出力信号ＭＵＸＡ、ＭＵＸＢの上昇(ローからハイに遷移)エッジに適用される。

図示しない遅延素子は、出力信号ＭＵＸＡ又は出力信号ＭＵＸＢのいずれかを所定時間遅延させ、遅延された第１パルス信号又は第２パルス信号として出力する。第１パルス信号が遅延されている場合には、遅延された第１パルス信号の遷移と第２パルス信号の遷移との間に所定時間だけ時間間隔が発生する。

このようなデッドタイム遅延は、音声信号再生装置のトランジスタが同時にターンオンまたはターンオフすることを防止するために、遅延された第１パルス信号の遷移と第２パルス信号の遷移と間に時間間隔を発生させるものである。
デッドタイム制御回路６６０は、第１スイッチング信号ＰＷＭＡと第２スイッチング信号ＰＷＭＢとを音声信号再生装置に出力する。

図４は、ハーフブリッジ型音声信号再生装置６８０の構成を示し、直列に接続された２つのＭＯＳトランジスタ１０１、１０３、２つのダイオードＭ１、Ｍ２、インダクタＬとキャパシタＣとを備えるバンドパスフィルタ、及びスピーカ１０５を備えている。
各ダイオードＭ１、Ｍ２の第１端子は、各トランジスタ１０１、１０３のソースに接続され、各ダイオードＭ１、Ｍ２の第２端子は各トランジスタ１０１、１０３のドレインに接続される。

スイッチング信号発生回路６００で発生した第１スイッチング信号ＰＷＭＡ及び第２スイッチング信号ＰＷＭＢは、ＭＯＳトランジスタ１０１、１０３のゲートにそれぞれ入力され、対応する各ＭＯＳトランジスタ１０１、１０３によって増幅される。
増幅された第１スイッチング信号ＰＷＭＡと増幅された第２スイッチング信号ＰＷＭＢとは、音声要素及びスイッチング周波数要素を含んでおり、低周波バンドパスフィルタは、音声信号を再生するためのスイッチング周波数要素のろ過に用いられる。

図５Ａは、ハーフブリッジ型音声信号再生装置の構成を示し、２つのトランジスタ１０１、１０３、２つの電源１/２Ｖｄｃ、１/２Ｖｄｃ、インダクタＬとキャパシタＣとを備えるバンドパスフィルタ、及びスピーカ１０５を備えている。

図５Ｂは、１つの電源Ｖｄｃを有するフルブリッジ型音声再生装置の構成を示し、１つの電源Ｖｄｃ、４つのトランジスタ１０１、１０３、３０１及び３０３、２つのインダクタＬ１、Ｌ２とキャパシタＣとを備えるバンドパスフィルタ、及びスピーカ１０５を備えている。

なお、本発明に係る音声信号再生装置は、図４、図５Ａ、及び図５Ｂに示した装置に限定されるものではなく、スイッチング信号ＰＷＭＡ、ＰＷＭＢを受信する各ゲートを有する少なくとも２つのトランジスタと低域バンドパスフィルタとを備えた構成を有するものであれば他の構成の音声信号再生装置であってもよい。

図６は、図３に示すパルス信号発生回路６２０の例示的な回路図を示す。パルス信号発生回路６２０は、電源感知回路６１０から出力されたパワーオン感知信号ＤＥＴ１及び選択信号ＳＥＬを入力信号として受信し、パルス信号ＰＵＬ１、ＰＵＬ２を発生させる。パワーオン感知信号ＤＥＴ１がローからハイに遷移すれば、ハーフパルス発生器６２２、６２３は半分のパルス幅(１/４サイクル)を有する初期パルスを発生させ、変調された音声信号ＡＰＷＭのパルス幅の半分(１/２)と同じパルス幅を有する初期パルスＰＵＬ１、ＰＵＬ２を出力する。

その結果、各ＭＵＸ６２６、６２７は、システムクロックＣＬＫと同じデューティサイクルを有しており、パルス周期信号ＰＰＳと同じ周期を有する５０:５０パルス発生器６２４、６２５から出力された信号を通過させる。

図４、図５Ａ、図５Ｂに示す音声信号再生装置のトランジスタ１０１、３０１、１０３、及び３０３がＮＭＯＳ型であるかＰＭＯＳ型であるかによってハーフパルス発生器６２２、６２３のうち、１つのパルス発生器だけが初期ハーフパルスＰＵＬ１またはＰＵＬ２を発生させるために用いられる。

コントローラ（制御装置）６２５は、パワーオン感知信号ＤＥＴ１及び選択信号ＳＥＬに応答して、ハーフパルス発生器６２２又は６２３からの半分のパルス幅のパルスを発生させ、ついで、５０：５０パルス発生器６２４又は６２５からのパルス周期信号ＰＰＳと同じ周期を有するパルスを発生させるよう動作する。

図７（ａ）は、図４、図５Ａ、及び図５Ｂのトランジスタ１０１、３０３、１０３、３０１がＮＭＯＳトランジスタである場合の、第１パルス信号ＰＵＬ１、第２パルス信号ＰＵＬ２、及び第１検出信号ＤＥＴ１の波形を示す。図７（ｂ）は、図４、図５Ａ、及び図５ＢのＭＯＳトランジスタ１０１、３０３がＰＭＯＳトランジスタであり、ＭＯＳトランジスタ１０３、３０１がＮＭＯＳトランジスタである場合の、第１パルス信号ＰＵＬ１と第２パルス信号ＰＵＬ２との波形を示す。

図８は、スイッチング信号発生装置６００のパワーオン時のスイッチング波形とスイッチング信号ＰＷＭＡ、ＰＷＭＢとを示す。選択信号ＳＥＬの初期論理レベルはローであり、パルス信号ＰＵＬ１、ＰＵＬ２は、第１選択回路６３０及び第２選択回路６５０を介してＰＷＭAとＰＷＭＢとして出力される。

図３、図６、図７、及び図８を参照してスイッチング信号発生装置６００の動作を以下説明する。電源ＰＷがスイッチング信号発生装置６００に供給され、電源感知回路６１０は、論理レベルローから論理レベルハイに遷移する第１感知信号ＤＥＴ１をパルス信号発生回路６２０に出力する。電源感知回路６１０は、論理レベルローを有する選択信号ＳＥＬをパルス信号発生回路６２０、第１選択回路６３０、及び第２選択回路６５０に出力する。

パルス信号発生回路６２０は、図７（ａ）と図７（ｂ）に示したように、第１感知信号ＤＥＴ１に応答して第１パルス信号ＰＵＬ１及び第２パルス信号ＰＵＬ２を発生させる。音声信号プロセッサ６４０は、パルス幅変調音声信号ＡＰＷＭを出力する。

第１選択回路６３０は、ローレベルを有する制御信号ＳＥＬに応答して第１選択された信号ＭＵＸＡをデッドタイム制御回路６６０に出力し、第２選択回路６５０は、ローレベルを有する制御信号ＳＥＬに応答して第２選択された信号ＭＵＸＢをデッドタイム制御回路６６０に出力する。
デッドタイム制御回路６６０は、第１スイッチング信号ＰＷＭＡ及び第２スイッチング信号ＰＷＭＢを図４、図５Ａ、及び図５Ｂに示した音声信号再生装置６８０のトランジスタに出力する。

図７（ａ）と図８とを参照すれば、第１パルス信号ＰＵＬ１の第１パルス７０１の幅Ｔｏｎｆは約Ｔｏｎ/２である。第１パルス信号ＰＵＬ１の第１パルス７０１の幅Ｔｏｎｆは他のパルス７０２、７０３、７０４、及び７０５のパルス幅Ｔｏｎより小さい。第１パルス７０１は、電源ＰＷが供給された時、パルス信号発生回路６２０から発生した第１パルス信号ＰＵＬ１中から最初に発生したパルスを表わす。

パルス７０３、７０５は、第１パルス信号ＰＵＬ１の第２番目パルス７０３と第３番目パルス７０５とをそれぞれ示す。パルス７０２は、第２パルス信号ＰＵＬ２の第１番目パルスを示し、パルス７０４は、第２パルス信号ＰＵＬ２の第２番目パルスを示す。第１パルス信号ＰＵＬ１の第１パルス７０１の幅Ｔｏｎｆは、他のパルス７０２、７０３、７０４、及び７０５のそれぞれのパルス幅Ｔｏｎのほぼ半分であることが望ましい。

また、第１パルス信号ＰＵＬ１の第１パルス７０１の幅Ｔｏｎｆは、他のパルス７０２、７０３、７０４、及び７０５それぞれの約１/４サイクルである。他のパルス７０２、７０３、７０４、及び７０５それぞれのサイクルＴｓｗは、パルス幅変調された音声信号ＡＰＷＭのサイクルと同一である。第ｎ番目パルスの幅は（ｎ＋１）番目パルス幅と実質的に同一である。

図４に示されたＤ級増幅器のトランジスタ１０１に供給された初期パルス幅７０１は、トランジスタ１０１をターンオンさせる。したがって、過度応答が最小化されるのでポップノイズは最小化される。
上述の実施例では、パルス信号ＰＵＬ１またはＰＵＬ２の初期パルス幅は、上述したように１/２パルス幅に減少させたが、他のパルス幅、例えば、１/４パルス幅乃至１/３パルス幅へ減少させても、ポップノイズを減少させることは出来る。

所定時間の経過後に、制御信号ＳＥＬは論理ローから論理ハイに変動し、パルス信号発生回路６２０は活性化された(論理ハイ)制御信号ＳＥＬに応答してデセーブル(disable)される。その結果、音声信号プロセッサ６４０から出力されたパルス幅変調された音声信号ＡＰＷＭが、デッドタイム制御回路６６０に出力されるように、第１選択回路６３０及び第２選択回路６５０によって選択される。なお、所定時間は製造業者によってデフォルト値に設定されるか、またはユーザーによって任意の値にも設定できる。

デッドタイム制御回路６６０は、スイッチング信号ＰＷＭＡ、ＰＷＭＢを図４、図５Ａ、及び図５Ｂに示したＤ級増幅器のＭＯＳトランジスタに出力する。本発明の実施の形態によって所定のデッドタイムＤＴは、ＭＯＳトランジスタ１０１、１０３、３０１、及び３０３が同時にターンオンされたり、同時にターンオフされたりすることを防止するための時間である。デッドタイム制御回路６６０は、スイッチング信号ＰＷＭＡ、ＰＷＭＢのうちいずれか一つの幅を所定のデッドタイム時間ＤＴだけ小さくする。したがって、ＭＯＳトランジスタ１０１、１０３、３０１、及び３０３が同時にターンオンされたり、または同時にターンオフされたりすることが防止される。

デッドタイム制御回路６６０は、遅延(デッドタイム)を実現するための遅延素子を備える。したがって、遅延素子(図示せず)は、図８の８０に示したようにスイッチング信号ＰＷＭＡ、ＰＷＭＢのうちいずれかの信号の論理ハイのパルス幅を他の信号のパルス幅より短くする。本発明の実施の形態により、前記遅延は、スイッチング信号ＰＷＭＡ、ＰＷＭＢの上昇エッジに適用される。

図８をさらに参照すれば、スイッチング信号発生装置６００は、所定の周期Ｔｐの間(これを‘開始モード’という)第１スイッチング信号ＰＷＭＡ及び第２スイッチング信号ＰＷＭＢを出力する。周期Ｔｐの間、スイッチング信号ＰＷＭＡ、ＰＷＭＢの各々はパルス信号ＰＵＬ１、ＰＵＬ２と実質的に同一である。

周期Ｔｐ後に、スイッチング信号発生装置６００は、所定の周期Ｔａの間(これを‘音声ＰＷＭモード’という)第１スイッチング信号ＰＷＭＡ及び第２スイッチング信号ＰＷＭＢを出力する。周期(Ｔａ)の間、スイッチング信号ＰＷＭＡ、ＰＷＭＢの各々はパルス幅変調された音声信号ＡＰＷＭと実質的に同一である。本発明の実施の形態により、第２スイッチング信号ＰＷＭＢの各パルス幅７０２、７０４は、第１スイッチング信号ＰＷＭＡのパルス幅より小さい。
例えば、第２スイッチング信号ＰＷＭＢの各パルス幅７０２、７０４は、第１スイッチング信号ＰＷＭＡのパルス幅より２ＤＴだけ小さい。

図９は、スイッチング信号発生装置のパワーオフ時のスイッチング波形を示す。図３と図９とを参照すれば、音声信号プロセッサ６４０は、パルス幅変調された音声信号ＡＰＷＭのオン-周期Ｔｏｎ１、Ｔｏｎ２を判断し、パルス幅変調周期ＰＰＳを電源感知回路６１０に出力する。

第１及び第２スイッチング信号ＰＷＭＡ、ＰＷＭＢのそれぞれのサイクルのパルス周期または期間は実質的に一定であり、オン-周期Ｔｏｎ１、Ｔｏｎ２は音声信号ＡＵＤＩＯによって可変する。サイクル期間は、カウンタ(図示せず)を用いて判断するのが望ましい。

カウンタは、パワーオン感知信号ＤＥＴ２を受信して計測を開始し、所定の計数値に到達すると、ＰＷＭＡ信号又はＰＷＭＢ信号を増幅器に出力する。このようにカウンタは、ＰＷＭＡ信号又はＰＷＭＢ信号のパルス幅の接続区間を計数するために用いられ、パワーオン感知信号ＤＥＴ２を感知して活性化され、増幅器から電源がターンオフになる前に減少したパルス幅のＰＷＭＡ信号又はＰＷＭＢ信号を出力するために用いられる。

カウンタから出力された値はバッファユニット(図示せず)に保存することができ、バッファユニットはパルス幅変調周期ＰＰＳのサイクル毎に更新できる。パルス幅変調周期ＰＰＳは、供給された電源ＰＷがターンオフになる時、すなわち、電源ＰＷがレベル‘ハイ’からレベル‘ロー’に遷移するとき、ポップノイズを減少させるためのパルス幅９０３の制御に用いられる。

パワーオフの間、電源感知回路６１０、パルス信号発生回路６２０、及び音声信号プロセッサ６４０は、デセーブルすることが出来る。電源感知回路６１０は、パワーオフを感知し、第２感知信号ＤＥＴ２を音声信号プロセッサ６４０に出力する。音声信号プロセッサ６４０は、第２感知信号ＤＥＴ２に応答してパルス幅変調動作を中止する。本発明の実施の形態では、第２感知信号ＤＥＴ２は減少したパルス幅において、望ましくはオン−区間Ｔｏｎ２の半分位置で、または１/４クロックサイクルの位置で論理ロー(または非活性化)に変わる。

すなわち、パルスの幅９０３は、パルス９０２の幅Ｔｏｎ２より小さく、パルス９０３はパワーオフになる直前のパルスである。パルス９０３の幅は、実質的にパルス９０２の幅の半分であるか、または第１スイッチング信号ＰＷＭＡまたは第２スイッチング信号ＰＷＭＢの標準サイクルの１/４であることが望ましい。
減少したパルスの幅９０３は、バッファに保存されたカウンタ値の機能によって決定される。例えば、パルス９０３の１/３パルス幅はバッファに保存された１/３時間値において第２感知信号ＤＥＴ２がハイからローに遷移することによって得られる。

図１０は、本発明の他の実施の形態によるスイッチング信号発生装置１０００のブロック図である。スイッチング信号発生装置１０００は、ミュート信号／ＭＵＴＥに応答して第１スイッチング信号ＰＷＭＡと第２スイッチング信号ＰＷＭＢのオン−区間を制御する。

図１０を参照すれば、スイッチング信号発生装置１０００は、電源感知回路６１０、パルス信号発生回路６２０、第１選択回路６３０、音声信号プロセッサ６４１、第２選択回路６５０、デッドタイム制御回路６６０、及び論理ゲート１１１０を備える。

電源感知回路６１０は、供給された電源ＰＷを感知し、前(pre)-制御信号ＰＳＥＬを発生させる。前-制御信号ＰＳＥＬは、論理ゲート１１１０の両入力端のうちの１方の入力端に入力される。論理ゲート１１１０は制御信号ＳＥＬを出力する。制御信号ＳＥＬは、図３に示した制御信号ＳＥＬとほぼ同じ機能を持つ。すなわち、第１選択回路６３０は、制御信号ＳＥＬに応答してＰＵＬ１またはＡＰＷＭを出力し、第２選択回路６５０は、制御信号ＳＥＬに応答してＰＵＬ２またはＡＰＷＭを出力する。

音声信号プロセッサ６４１は、ミュート信号／ＭＵＴＥに応答してミュート制御信号ＣＭＵＴＥを論理ゲート１１１０に出力する。音声信号プロセッサ６４１は、ミュート制御信号ＣＭＵＴＥが活性化または非活性化される時点を制御する。本発明の実施の形態による音声信号プロセッサ６４１の動作及び機能は、音声信号プロセッサ６４１から出力されたミュート制御信号ＣＭＵＴＥが制御信号ＳＥＬをデスエイブルさせることができるという機能を除いて、図３に示した音声信号プロセッサ６４０の動作及び機能と実質的に同一である。

本発明の実施の形態により、論理ゲート１１１０は、論理積ゲートに実現されるか、または論理積ゲートと等価的なゲートによって実現することが望ましい。論理ゲート１１１０は、ミュート制御信号ＣＭＵＴＥと前−制御信号ＰＳＥＬとを受信し、制御信号ＳＥＬを発生させる。

図１１は、図１０に示したスイッチング信号発生装置１０００のミュートオンとミュートオフ時のスイッチング波形を示す。図１０及び図１１を参照すれば、スイッチング信号発生装置１０００が音声パルス幅変調ＰＷＭモードとして動作する場合、前−制御信号ＰＳＥＬは論理ハイであり、ミュート信号／ＭＵＴＥは論理ハイ(またはミュートオフモードにおいて非活性化される。ミュートオフモードの間、スイッチング信号発生装置１０００は、音声信号プロセッサ６４１から出力されたパルス幅変調された音声信号ＡＰＷＭと実質的に同じ第１スイッチング信号ＰＷＭＡ及び第２スイッチング信号ＰＷＭＢを出力する。

ミュート信号／ＭＵＴＥが論理ロー(またはミュートオンモード)に遷移する時、音声信号プロセッサ６４１は、ミュート制御信号ＣＭＵＴＥを論理ゲート１１１０に出力する。ミュート制御信号ＣＭＵＴＥが論理ローに遷移する時、制御信号ＳＥＬは、論理ローに遷移する。音声ＰＷＭモードの間、前−制御信号ＰＳＥＬはハイレバルであり、制御信号ＳＥＬは、ミュート制御信号ＣＭＵＴＥの論理レベルと同じ論理レベルに遷移する。

図９に基づいてパワーターンオフを説明したように、音声信号プロセッサ６４１は、オン-区間Ｔｏｎ１のパルス幅を判断(または算定)する。音声信号プロセッサ６４１は、最後のパルス１１０３のオン-区間Ｔｏｎ１ｆを制御するためのミュート制御信号ＣＭＵＴＥを発生できる。

第１選択回路６３０と第２選択回路６５０の各々は制御信号ＳＥＬに応答してスイッチングされる。第１選択回路６３０と第２選択回路６５０の各々はパルス１１０３のパルス幅Ｔｏｎ１ｆまたはオン−区間がパルス１１０１のパルス幅Ｔｏｎ１またはオン−区間より小さい時にスイッチングされることが望ましく、Ｔｏｎ１ｆはＴｏｎ１の半分であることが望ましい。

音声信号プロセッサ６４１は、パルス幅変調された音声信号ＡＰＷＭを出力する。すなわち、Ｄ級増幅器から発生したポップノイズはパルス１１０３に応答して減少する。
また、ミュートオンモードがミュートオフモードに遷移する時、ミュート信号／ＭＵＴＥは論理ハイに遷移する。音声信号プロセッサ６４１は、ミュート信号／ＭＵＴＥに応答して制御信号ＳＥＬを論理ハイに遷移させるためのミュート制御信号ＣＭＵＴＥを論理積ゲート１１１０に出力する。音声信号プロセッサ６４１は、パルス１１０５のオン-区間Ｔｏｎ３ｆを制御するためのミュート制御信号ＣＭＵＴＥを発生できる。

論理積ゲート１１１０は、論理ハイを有するミュート制御信号ＣＭＵＴＥ及び論理ハイを有する前−制御信号ＰＳＥＬに応答して論理ハイを有する前記制御信号ＳＥＬを出力する。
第１選択回路６３０及び第２選択回路６５０は、論理ハイを有する制御信号ＳＥＬに応答してスイッチングされる。第１選択回路６３０及び第２選択回路６５０は、パルス１１０５のパルス幅Ｔｏｎ３ｆまたはオン−区間がパルス１１０７のパルス幅Ｔｏｎ４またはオン−区間より小さい時にスイッチングされる。本発明の望ましい実施の形態によれば、パルス１１０５のオン−区間は、パルス１１０７のオン−区間のほぼ半分である。したがって、パルス１１０５によって発生するポップノイズは、パルス１１０７によって発生するポップノイズに比べて小さくなる。

図１２は、本発明の実施の形態による音声信号再生装置のスピーカ電圧の応答を表わすグラフである。図１２の電圧Ｖｃ１は、図２の電圧Ｖｃ１より小さく、図１２のオーバーシュート応答は、図２に示した従来のオーバーシュートに比べてかなり減少する。したがって音声信号発生装置(例えば、Ｄ級増幅器)のポップノイズはスイッチング信号発生装置６００または１０００を用いることによって相当に減少する。

図１３は、本発明の実施の形態によるスイッチング信号を発生させる方法を示すフローチャートである。図３、１０、及び１３を参照すれば、パワーがオンになる(１４００段階)。電源感知回路６１０は、パワーがオンになったか否かを判断する(１４０１段階)。パワーがオンになった場合、電源感知回路６１０は、第１感知信号ＤＥＴ１を出力する(１４０３段階)。パルス信号発生回路６２０は、パルス信号ＰＵＬ１、ＰＵＬ２を発生させる(１４０５段階)。初期のパルス７０１のパルス幅は他のパルス７０２、７０３、及び７０４のパルス幅の半分である。

所定の期間(または時間)が経過した後、電源感知回路６１０から発生した制御信号ＳＥＬは論理ローから論理ハイに遷移する。所定の期間は、音声信号プロセッサ６４０または６４１から発生したパルス幅変調された音声信号ＡＰＷＭが安定化するための時間である。正規のパルス信号ＰＵＬ１、ＰＵＬ２は、初期に減少したパルス幅を有する信号が出力された後に出力される(１４０７段階)。

パルス幅変調された音声信号ＡＰＷＭが安定化されれば、第１選択回路６３０及び第２選択回路６５０は、論理ハイを有する制御信号ＳＥＬに応答して音声ＰＷＭモードにおいてＰＷＭ信号を出力するように選択される(１４０９段階)。
パワーＰＷが分離されるか、またはターンオフされる時、電源感知回路６１０はパワーオフを感知し、第２感知信号ＤＥＴ２を音声信号プロセッサー６４０に出力する(１４１０段階)。

図９に示したように、最後のパルス９０３の幅Ｔｏｎ２ｆがパルス９０２の幅Ｔｏｎ２の約半分である場合、第２感知信号ＤＥＴ２は、論理ロー(または非活性化)に遷移する。そして、パワーが完全にオフになる時、音声ＰＷＭモードは停止する(１４１１段階)。

音声信号プロセッサ６４０は、ミュート信号／ＭＵＴＥの状態を検出(または感知)し、ミュート信号／ＭＵＴＥがミュートオン状態にあるか否かを決定する。もし、ミュート信号／ＭＵＴＥがミュートオン状態にない場合、スイッチング信号発生装置１０００は音声ＰＷＭモードを実行する。一方、スイッチング信号発生装置１０００がミュートオン状態にある場合、音声信号プロセッサ６４１はミュート制御信号ＣＭＵＴＥを論理ゲート１１１０に出力する。第１選択回路６３０及び第２選択回路６５０は、制御信号ＳＥＬに応答してスイッチングされる。

本発明は図面に示された一実施の形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。

本発明に係る処理回路と処理方法は、Ｄ級増幅器のような音声再生装置から発生するポップノイズを減少させるための音声再生装置制御回路に使うことができる。

ＰＷＭスイッチング信号の波形図である。 Ｄ級増幅器を示す図である 図１Ｂの増幅器を使用する時、スピーカ電圧のオーバーシュート応答を示す図である。 本発明の実施の形態によるスイッチング信号発生装置のブロック図である。 １つの電源を有するハーフブリッジ型Ｄ級増幅器の回路図である。 ２つの電源を有するハーフブリッジ型Ｄ級増幅器の回路図である。 １つの電源を有するフルブリッジ型Ｄ級増幅器の回路図である。 図３のパルス信号発生回路の詳細なブロック図である。 本発明の実施の形態によるパルス信号発生回路から発生した第１パルス信号ＰＵＬ１、第２パルス信号ＰＵＬ２、及び第１検出信号ＤＥＴ１の波形図である。 スイッチング信号発生装置のパワーオン時のスイッチング波形図である。 スイッチング信号発生装置のパワーオフ時のスイッチング波形図である。 本発明の他の実施の形態によるスイッチング信号発生装置のブロック図である。 スイッチング信号発生装置のミュートオン及びミュートオフ時のスイッチング波形図である。 本発明の実施の形態による音声信号再生装置のスピーカ電圧の応答を示すグラフである。 本発明の実施の形態によるスイッチング信号を発生させる方法を示すフローチャートである。

符号の説明

６００ スイッチング信号発生装置
６１０ 電源感知回路
６２０ パルス信号発生回路
６３０ 第１選択回路
６４０ 音声信号プロセッサ
６５０ 第２選択回路
６６０ デッドタイム制御回路

Claims (32)

1. パルス幅変調（ＰＷＭ）された第２信号及び前記第２信号と同相又は反対位相を有するＰＷＭされた第１信号を増幅器に出力する処理回路において、
   前記増幅器に供給される電源がターンオンになることを感知し、パワーオン信号を出力するパワー検出器と、
   前記第１信号に対応する第１パルス信号を、前記第２信号に対応する第２パルス信号をそれぞれ発生させるデューティサイクル発生器と前記パワーオン信号の受信時に、減幅された第１パルスまたは第２パルスを前記増幅器に出力するパルス減少発生器とを備えたパルス発生器と、を具備することを特徴とする処理回路。
2. 前記パルス発生器は、
   前記パワーオン信号の受信時に減幅された第１パルスまたは２パルスを出力し、ついで、前記第１パルス信号及び前記第２パルス信号を前記増幅器に出力する制御器をさらに備えることを特徴とする請求項１に記載の処理回路。
3. 前記処理回路は、
   第１選択モードの間に前記第１信号及び前記第２信号を選択し、第２選択モードの間に前記パルス発生器から出力された信号を選択するための選択信号を発生させる選択回路をさらに備えることを特徴とする請求項１に記載の処理回路。
4. 前記処理回路は、
   前記パワーオン信号を受信して時間を計数し、前記第２選択モードにおいて前記選択信号を出力し、所定の計数値に到達すれば、前記第１信号及び前記第２信号を前記増幅器に出力するためのカウンタをさらに備えることを特徴とする請求項３に記載の処理回路。
5. 前記減幅された第１パルスのパルス幅は、前記第１パルス信号のパルス幅の半分であることを特徴とする請求項１に記載の処理回路。
6. 前記処理回路は、前記第１パルス信号を所定時間遅延させた後、遅延された第１パルス信号を出力するための遅延素子をさらに具備し、
   前記遅延された第１パルス信号は、前記遅延された第１パルス信号の遷移と前記第２パルス信号の遷移との間に時間間隔を提供するために所定時間だけ遅延された後に遷移することを特徴とする請求項１に記載の処理回路。
7. 前記増幅器は、対応するゲートに入力される前記第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備えることを特徴とする請求項１に記載の処理回路。
8. ＰＷＭされた第２信号及び前記第２信号と同相又は反対位相を有するＰＷＭされた第１信号を増幅器に出力する処理回路において、
   前記増幅器に供給される電源がターンオフになることを感知し、パワーオフ信号を出力するパワー検出器と、
   前記第１信号のパルス幅の持続区間を計数するカウンタと、を具備し、
   前記カウンタは、前記パワーオフ信号を感知して活性化し、前記増幅器から電源が完全にターンオフになる前に減少したパルス幅の第１信号または第２信号の出力をもたらすための所定の減幅時間計数値に到達すれば、選択信号を出力することを特徴とする処理回路。
9. 前記処理回路は、システムクロックを用いて前記パワーオフ信号を同期化させるための同期化回路をさらに備えることを特徴とする請求項８に記載の処理回路。
10. 前記増幅器は、対応するゲートに入力される前記第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備えることを特徴とする請求項８に記載の処理回路。
11. 前記処理回路は、ミュート信号を受信すれば、減少したパルス幅の第１信号または減少したパルス幅の第２信号の出力をもたらすための前記選択信号を出力するミュート回路をさらに備えることを特徴とする請求項８に記載の処理回路。
12. 前記ミュート回路は、論理積ゲートであることを特徴とする請求項１１に記載の処理回路。
13. 前記減少したパルス幅の第１信号または前記減少したパルス幅の第２信号は、電源が完全にターンオフになる直前に前記増幅器が受信した最後のパルス信号であることを特徴とする請求項１２に記載の処理回路。
14. 前記減少した幅は、前記第１信号または前記第２信号の幅の半分であることを特徴とする請求項１０に記載の処理回路。
15. ＰＷＭされた第２信号及び前記第２信号と同相又は反対位相を有するＰＷＭされた第１信号を増幅器に出力する処理回路において、
    前記増幅器に供給される電源がターンオンすることを感知してパワーオン信号を出力し、前記増幅器に供給される電源がターンオフすることを感知してパワーオフ信号を出力するパワー検出器と、
    前記第１信号に対応する第１パルス信号を、前記第２信号に対応する第２パルス信号をそれぞれ発生させるデューティサイクル発生器と減幅された第１パルスまたは第２パルスのうちいずれかを発生させる減少幅発生器とを備えるパルス発生器と、
    前記パワーオン信号を受信し、前記増幅器に出力するために前記減幅された第１パルスと前記減幅された第２パルスのうちいずれかを選択し、ついで、前記増幅器に出力するために前記第１パルス信号及び前記第２パルス信号を選択するコントローラと、
    前記第１信号のパルス幅の持続区間を計数し、前記パワーオフ信号を感知して活性化するカウンタと、
    減幅された第１信号と減幅された第２信号のうちいずれかの出力をもたらす所定の減幅時間計数値に到達すればオフ選択信号を出力する選択回路と、を備えることを特徴とする処理回路。
16. 前記選択回路は、
    前記パワーオン信号を受信して時間を計数し、前記減幅された第１信号と前記減幅された第２信号のうちいずれかを出力し、ついで、前記増幅器に前記第１パルス信号及び前記第２パルス信号を出力するためのオン選択信号を出力するカウンタをさらに備えることを特徴とする請求項１５に記載の処理回路。
17. 前記処理回路は、
    ミュート信号を受信して前記減幅された第１信号と前記減幅された第２信号のうちいずれかを前記増幅器に出力するための前記オン選択信号を出力するミュート回路をさらに備えることを特徴とする請求項１５に記載の処理回路。
18. 前記ミュート回路は、システムクロックを用い、ミュート非活性化に同期して減幅された第１信号と前記減幅された第２信号のうちいずれかを出力することを特徴とする請求項１７に記載の処理回路。
19. 前記減幅された第１パルス信号のパルス幅は、前記第１パルス信号のパルス幅の半分であることを特徴とする請求項１５に記載の処理回路。
20. 前記所定の減幅時間計数値は、前記第１信号のパルス幅の持続時間の半分であることを特徴とする請求項１５に記載の処理回路。
21. 前記処理回路は、前記第１パルス信号を所定時間遅延させた後、遅延された第１パルス信号を出力するための遅延素子をさらに具備し、
    前記遅延された第１パルス信号は、前記遅延された第１パルス信号の遷移と前記第２パルス信号の遷移との間に時間間隔を提供するために所定時間だけ遅延された後に遷移することを特徴とする請求項１５に記載の処理回路。
22. 前記増幅器は、対応するゲートに入力される前記遅延された第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備えることを特徴とする請求項２１に記載の処理回路。
23. 前記増幅器は、対応するゲートに入力される前記第１パルス信号及び前記第２パルス信号をそれぞれ受信するための直列に接続されたトランジスタ対を備えることを特徴とする請求項１５に記載の処理回路。
24. ＰＷＭされた第２信号及び前記第２信号と同相と又は反対位相を有するＰＷＭされた第１信号を増幅器に出力する処理方法において、
    前記増幅器に供給される電源がターンオンすることを感知し、パワーオン信号を出力する段階と、
    前記第１信号に対応する第１パルス信号及び前記第２信号に対応する第２パルス信号を発生させる段階と、
    前記パワーオン信号を受信し、前記増幅器に出力するために減幅された第１パルスまたは第２パルスを発生させる段階と、を備えることを特徴とする処理方法。
25. 前記処理方法は、前記パワーオン信号を受信すれば、前記増幅器に出力するために前記減幅された第１パルスまたは第２パルスを出力し、ついで、前記第１パルス信号及び前記第２パルス信号を前記増幅器に出力する段階を備えることを特徴とする請求項２４に記載の処理方法。
26. 前記処理方法は、第１選択モードの間に前記第１信号及び前記第２信号を選択し、第２選択モードの間に前記第１パルス信号及び前記第２パルス信号を前記増幅器に出力するための選択信号を発生させる段階をさらに備えることを特徴とする請求項２４に記載の処理方法。
27. 前記減幅された第１パルスの幅は、前記第１パルス信号のパルス幅の半分であることを特徴とする請求項２４に記載の処理方法。
28. 前記処理方法は、前記第１パルス信号を所定時間遅延させた後、遅延された第１パルス信号を出力する段階をさらに具備し、
    前記遅延された第１パルス信号は、前記遅延された第１パルス信号の遷移と前記第２パルス信号の遷移との間に時間間隔を提供するために所定時間だけ遅延された後に遷移することを特徴とする請求項２４に記載の処理方法。
29. 前記処理方法は、
    前記増幅器に供給される電源がターンオフになることを感知し、パワーオフ信号を出力する段階と、
    前記パワーオフ信号を感知して前記第１信号のパルス幅の持続区間を計数する段階と、
    前記増幅器から電源が完全にターンオフする前に減少したパルス幅第１信号または減少したパルス幅第２信号の出力をもたらす所定の減幅時間計数値に到達すれば選択信号を出力する段階と、を備えることを特徴とする請求項２４に記載の処理方法。
30. 前記減少したパルス幅第１信号または前記減少したパルス幅第２信号は、電源が完全にターンオフになる直前に前記増幅器から受信した最後のパルス信号であることを特徴とする請求項２４に記載の処理方法。
31. 前記減少した幅は、前記第１信号または前記第２信号の幅の半分であることを特徴とする請求項２４に記載の処理方法。
32. 前記処理方法は、ミュート信号を受信する場合、減少したパルス幅第１信号または減少したパルス幅第２信号の出力をもたらす選択信号を出力する段階をさらに備えることを特徴とする請求項２４に記載の処理方法。

Images