JP2003506944A - デジタルアンプのためのブレークビフォーメーク歪みの補償 - Google Patents

デジタルアンプのためのブレークビフォーメーク歪みの補償

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JP2003506944A
JP2003506944A JP2001514535A JP2001514535A JP2003506944A JP 2003506944 A JP2003506944 A JP 2003506944A JP 2001514535 A JP2001514535 A JP 2001514535A JP 2001514535 A JP2001514535 A JP 2001514535A JP 2003506944 A JP2003506944 A JP 2003506944A
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make
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switching signal
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ミアオ・グオキング
デラノ・ケーリー・エル．
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Abstract

(57)【要約】 【課題】 【解決手段】 スイッチングアンプにおけるブレークビフォーメーク歪みを低減もしくは除去するための方法および装置が記述されている。スイッチングアンプは、スイッチング信号を生成する入力段を備える。ブレークビフォアメーク歪み補償回路は、スイッチング信号を変動させる。ブレークビフォアメーク生成回路は、変動されたスイッチング信号から２つのドライブ信号を生成する。パワー段は、２つの駆動信号によって交互に駆動される２つのスイッチを備える。ブレークビフォアメーク歪み検出回路は、パワー段の出力接続点における歪みパターンを検出し、検出された歪みパターンに応じてスイッチング信号を変動させるようにブレークビフォアメーク歪み補償回路を制御し、少なくとも一部のブレークビフォアメーク歪みを除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチングアンプにおける歪みを低減するための技術に関する。
より詳細には、本発明は、デジタルスイッチングアンプにおける「ブレークビフ
ォーメーク」歪みを補償するための方法および装置を提供する。
【０００２】
【従来の技術】
デジタル電力アンプは、電力効率と信号の忠実性が高いため、その数を増して
いる。オーバーサンプリングとノイズシェーピングの技術を用いるデジタルオー
ディオアンプ１００の例が、図１に示されている。入力オーディオ信号は、オー
バーサンプリングされ、１ビットのデジタルデータに変換される。これらのデー
タは、この例では２つのｎ型トランジスタを含む電力スイッチＭ１、Ｍ２を制御
するために、パワー段ドライバ１０２によって用いられる。サンプリングによっ
て発生する量子化ノイズを低減するために、アンプ１００は、オーディオ信号バ
ンドから量子化ノイズを除去するフィードバックループ内のノイズシェーピング
ループフィルタ１０４を用いる。インダクタＬとコンデンサＣＡＰを含むローパ
スフィルタは、高周波数ノイズを除去し、スピーカ１０６を駆動する増幅オーデ
ィオ信号を回復する。
【０００３】 図１および図２ａによると、ブレークビフォーメーク（ＢＢＭ）生成回路１０
８は、コンパレータ１１０から１ビットのスイッチング信号Ｙを受信し、互いに
１８０度位相のずれた２つの信号Ａ、Ｂを発生する。ＡとＢは、パワー段ドライ
バ１０２によってレベルシフトされてＡ’とＢ’となり、パワートランジスタＭ
１、Ｍ２を交互にオンにするために用いられる。周知のように、ＡとＢのパルス
の間に不感時間（すなわち、ＡとＢの双方がローである時間）がない場合には、
パワートランジスタＭ１、Ｍ２の双方が、同時にオンにされて、（Ｉｓｔで表し
た波形内に示すような）Ｙの各遷移において正の電力供給ＶＣＣから負の電力供
給ＶＳＳへの望ましくないおそらく破局的なシュートスルー電流を発生させる電
位状態を生み出す可能性がある。このような状態は、例えば、パワートランジス
タＭ１、Ｍ２の立ち上がりおよび立ち下がり時間だけでなく、パワー段ドライバ
１０２による信号Ａ、Ｂの遅延によっても起こりうる。少なくとも、そのような
シュートスルー電流は、スイッチング損失を増大させることにより、アンプの電
力効率を低下させる。最悪の場合、パワートランジスタＭ１、Ｍ２が、ダメージ
を受けて破壊されることもある。
【０００４】 シュートスルー電流を除去し、有害な影響を回避するために、図２ｂに示すよ
うに、両方の信号がローである際の信号の遷移間に時間を設けるよう、信号Ａ、
Ｂの間に不感時間（本明細書では、ブレークビフォーメーク（ＢＢＭ）時間と呼
ぶ）が導入される。これによって確実に、トランジスタの立ち上がりおよび立ち
下がり時間の間に遅延のズレがある際にも、トランジスタＭ１、Ｍ２が同時にオ
ンにならなくなる。入力データＢＢＭ＜２：０＞によって、表１に示すように、
ＢＢＭ時間の調整を特定のアンプの設計要件に適合させることが可能となる。残
念ながら、ＢＢＭジェネレータは、シュートスルー電流を除去する一方で、高調
波歪みを引き起こすことによりアンプの性能を低下させるという影響を与える。
この歪みの性質は、図３ａ、３ｂ、４ａ〜４ｃを参照して以下で説明する。
【０００５】 図１のアンプ１００によると、トランジスタＭ１、Ｍ２がＢＢＭ時間の間にオ
フである場合、接続点Ｃの電圧は、寄生キャパシタＣＰによって決定される。イ
ンダクタＬが電流の瞬間的な変化に抵抗するので、アンプの出力電流がＣＡＰを
充電している時には、接続点Ｃの電圧は、ＢＢＭ時間の間にＶＣＣ（ショットキ
ダイオードＤ１によってクリップされた電圧）に押し上げられる。一方、出力電
流がＣＡＰを放電している時には、接続点Ｃの電圧は、ＶＳＳ（ショットキダイ
オードＤ２によってクリップされた電圧）に引き下げられる。
【０００６】
【表１】
【０００７】 図３ａは、アンプ１００への入力が接地されている場合にインダクタＬを通る
電流を示す。この条件下では、接続点Ｙの信号は方形波であり、その結果Ｌを通
る電流は、接続点Ｙの信号の遷移ごとに極性を変化させるのこぎり波によって表
される。逆に、図３ｂは、アンプへの入力がサイン波である場合の接続点Ｙの信
号とインダクタＬを通る電流のスイッチングパターンを示す。サイン波周期の前
半においては、接続点Ｙのスイッチングパターンは、トランジスタＭ１がトラン
ジスタＭ２よりも頻繁にオンにされて、比較的広いパルス幅を持つよう調節され
る。この期間には、インダクタ電流は、おおむね正であり、ＣＡＰを充電しつつ
スピーカ１０６へと流れる。サイン波周期の後半においては、接続点Ｙのスイッ
チングパターンは、トランジスタＭ２がトランジスタＭ１よりも頻繁にオンにさ
れて、比較的狭いパルス幅を持つよう調節される。これにより、おおむね負のイ
ンダクタ電流が発生し、ＣＡＰから放電しつつスピーカ１０６から流れ出る。サ
イン波のゼロ交差付近では、接続点Ｙのスイッチングパターンは、インダクタ電
流がＹ接続点の信号の遷移ごとに極性が切り替わる状態を引き起こす図３ａに示
されたパターンに類似している。
【０００８】 背景として図３ａおよび３ｂの説明を考慮し、図４ａ〜４ｃを参照して、ＢＢ
Ｍ歪みの性質を説明する。図４ａは、接続点Ｙのスイッチングパターンが方形波
である場合を示す。この場合、図示するように、所定のＢＢＭ時間を持つ波形Ａ
、Ｂとなる。インダクタＬを通る電流も示されている。ｔ１とｔ２の間、すなわ
ちＢＢＭ時間には、トランジスタＭ１、Ｍ２は両方ともオフであり、接続点Ｃの
電圧は、インダクタ電流によりＣＰから放電されるため、ＶＳＳに引き下げられ
る。ｔ２とｔ３の間には、Ｍ２がオンにされて、接続点Ｃの電圧をＶＳＳに保つ
と共に、インダクタ電流が極性を変化させる。ｔ３とｔ４の間、すなわち次のＢ
ＢＭ時間には、トランジスタＭ２は再びオフにされ、接続点Ｃの電圧は、インダ
クタ電流が違う方向に流れるため、ＶＣＣに押し上げられる。ｔ５以降では、こ
のスイッチングパターンが繰り返されるのだが、接続点ＹおよびＣの信号を比較
することにより、入力が方形波である場合にＢＢＭ時間が出力スイッチングパタ
ーンに影響を及ぼさないことを確認できる。
【０００９】 図４ｂは、接続点Ｙのスイッチングパターンが、図３ｂのサイン波周期の前半
を参照して上述したように比較的広いパルス幅を持つ場合を示す。上述のように
、これは、ＣＡＰを充電しつつスピーカ１０６へと流れるインダクタ電流に対応
する。時刻ｔ１では、Ｍ２がオフにされ、Ｍ１がｔ２でオンにされるまでのＢＢ
Ｍ時間の間インダクタ電流によって接続点Ｃの電圧はＶＳＳに保たれる。Ｍ１が
ｔ２でオンにされると、接続点Ｃの電圧は、ＶＣＣに引き上げられる。ｔ３でＭ
１が再びオフにされると、接続点Ｃの電圧は、インダクタ電流によって再びＶＳ
Ｓに引き下げられる。次のＢＢＭ時間（ｔ３〜ｔ４）の後には、Ｍ２がオンにさ
れ、接続点Ｃの電圧は、ＶＳＳに保たれる。接続点ＹとＣの信号を比較すること
により、（接続点Ｃにおける）出力パルス幅は、ＢＢＭ時間だけ（接続点Ｙにお
ける）入力パルス幅よりも狭くなることがわかる。
【００１０】 図４ｃは、接続点Ｙのスイッチングパターンが、図３ｂのサイン波周期の後半
を参照して上述したように比較的狭いパルス幅を持つ場合を示す。上述のように
、これは、寄生キャパシタＣＰを充電するインダクタ電流に対応する。時刻ｔ１
では、Ｍ１がオフにされ、Ｍ２がｔ２でオンにされるまでのＢＢＭ時間の間接続
点Ｃの電圧はＶＣＣに保たれる。Ｍ２がｔ２でオンになると、接続点Ｃの電圧は
ＶＳＳに引き下げられる。Ｍ２がｔ３で再びオフにされると、接続点Ｃの電圧は
、インダクタ電流によって再びＶＣＣに引き上げられる。次のＢＢＭ時間（ｔ３
〜ｔ４）の後には、Ｍ１がオンにされ、接続点Ｃの電圧は、ＶＣＣに保たれる。
接続点ＹとＣの信号を比較することにより、（接続点Ｃにおける）出力パルス幅
は、ＢＢＭ時間の分だけ（接続点Ｙにおける）入力パルス幅よりも広くなること
がわかる。
【００１１】 このように、例えばサイン波の入力については、接続点Ｃの出力スイッチング
パターンにより、入力信号のゼロ交差において歪みが比較的小さくなるかもしく
は無くなる。しかしながら、接続点Ｃにおけるパルス幅は、サイン波周期の他の
部分ではＢＢＭ時間全体の分だけ削減もしくは増加されることがある。出力波形
におけるこれらの変化は入力信号に依存するため、望ましくない歪みが発生する
ことになる。したがって、この歪みを低減もしくは除去することのできる技術を
提供することが望まれる。
【００１２】
【発明の概要】
本発明によると、ＢＢＭ時間をループ遅延に変換することにより、デジタルス
イッチングアンプにおける「ブレークビフォーメーク」（ＢＢＭ）時間による歪
みを低減もしくは除去できる技術が提供されている。歪み検出回路が、ＢＢＭ歪
みを検出し、歪み補償回路が、入力パルスを予め成形して後に続くＢＢＭ回路に
よって引き起こされる歪みを補償する。すなわち、歪み補償回路は、出力パルス
が、ＢＢＭ時間の分だけ入力パルスから遅延されはするけれども、ＢＢＭ歪みを
ほとんどもしくは全く受けないように入力パルスのパターンを「予め歪ませる」
のである。
【００１３】 このように、本発明は、スイッチング信号を生成するための入力段を持つスイ
ッチングアンプを提供する。ブレークビフォーメーク歪み補償回路は、スイッチ
ング信号を変動させる。ブレークビフォーメーク生成回路は、変動されたスイッ
チング信号から２つの駆動信号を生成する。パワー段は、２つの駆動信号によっ
て交互に駆動される２つのスイッチを備える。ブレークビフォーメーク歪み検出
回路は、パワー段の出力接続点における歪みパターンを検出するとともに、検出
された歪みパターンに応じてスイッチング信号を変動させるようにブレークビフ
ォーメーク歪み補償回路を制御して、少なくとも一部のブレークビフォーメーク
歪みを除去する。
【００１４】 本発明は、さらに、変動されたスイッチング信号から２つの駆動信号を生成す
るためのブレークビフォーメーク生成回路と、２つの駆動信号によって交互に駆
動される２つのスイッチを含むパワー段とを備えるスイッチングアンプにおける
ブレークビフォーメーク歪みを低減する方法を提供する。歪みパターンは、パワ
ー段の出力接続点において検出される。スイッチング信号は、検出された歪みパ
ターンに応じて、ブレークビフォーメーク生成回路の前段階で変動され、これに
より、ブレークビフォーメーク歪みの少なくとも一部が除去される。
【００１５】 本明細書の以下の部分と図面を参照することにより、本発明の本質と利点をさ
らに深く理解できる。
【００１６】
【発明の実施の形態】
本発明の具体的な実施形態によると、ＢＢＭ歪みを補償する方法は、ＢＢＭ歪
み自体の性質に従って決定される。すなわち、歪みのパターンは、適切な補償方
法を適用できるように決定される。図５は、そのような技術を組み込んだデジタ
ルスイッチングアンプ５００の具体的な実装を示す。図１のアンプ１００と異な
り、アンプ５００は、さらに、ＢＢＭ歪みパターン検出回路５０２と、ＢＢＭ歪
み補償回路５０４とを備える。検出回路５０２は、ＢＢＭ歪みの性質を決定し、
それに従って補償回路５０４を制御し、ＢＢＭジェネレータ５０６に信号が入力
される前に接続点Ｙにおける入力信号から接続点Ｙ‘における補償信号を生成さ
せる。以下で述べるように、これにより、接続点Ｙの信号に対応する接続点Ｃの
出力信号において、ＢＢＭ歪みが除去される。
【００１７】 図６ａは、接続点Ｙのスイッチングパターンが、図３ｂのサイン波の周期前半
を参照して上述したように比較的広いパルス幅を持つ場合を示す。この場合、イ
ンダクタ電流は、スピーカ５０８に流れ込むとともにキャパシタＣＡＰを充電す
る。これにより、本発明の歪み補償を備えないアンプ（例えば、アンプ１００）
においては、図４ｂを参照して上述したＢＢＭ歪みが引き起こされるだろう。こ
のＢＢＭ歪みは、接続点Ｙにおけるパルス幅に比べて接続点Ｃにおける出力パル
ス幅がＢＢＭ時間の分だけ狭くなることによって引き起こされるものである。こ
れを補償するために、歪み補償回路５０４は、パルスの立ち下がりエッジにＢＢ
Ｍ時間を付加することにより、ＢＢＭジェネレータ５０６への信号入力（すなわ
ち、接続点Ｙ´における信号）のパルス幅を広くする。ＢＢＭジェネレータ５０
６は、接続点Ｙ´の信号を受信し、図６ａに示すように接続点Ａ´およびＢ´に
おいて２つの信号を生成する。これらの信号は、パワートランジスタＭ１、Ｍ２
を制御するために、パワー段ドライバ５１０によって用いられる。
【００１８】 接続点Ｙにおける入力信号のパルスの立ち下がりエッジにＢＢＭ時間を付加し
た結果は、図６ａを参照すれば理解できる。ＢＢＭ時間（すなわち、トランジス
タ両方がオフである時間）は、ｔ２とｔ３の間およびｔ４とｔ５の間である。Ｙ
´およびＡ´両方における信号がハイからローになるｔ２では、Ｍ１がオフとな
り（Ｍ２はすでにオフ）、インダクタ電流が接続点Ｃの電圧をＶＳＳに引き下げ
、その電圧は、Ｍ１がｔ５において再びオンになるまで保持される。図６ａに示
すように、接続点Ｃにおける出力信号は、ＢＢＭ時間の分だけ遅延されているこ
とを除けば、接続点Ｙにおける入力信号に類似しており、すなわち、パルスの歪
みがない。このように、補償回路５０４によってＹ´で導入された「予め与えら
れた歪み」は、ＢＢＭジェネレータ５０６によって導入される歪みを打ち消す。
換言すれば、ＢＢＭ歪みは、効果的にループ遅延に変換されることになる。
【００１９】 図６ｂは、接続点Ｙのスイッチングパターンが、図３ｂのサイン波の周期後半
を参照して上述したように比較的狭いパルス幅を持つ場合を示す。この場合、イ
ンダクタ電流は、キャパシタＣＡＰを放電する。これにより、本発明の歪み補償
を備えないアンプ（例えば、アンプ１００）においては、図４ｃを参照して上述
したＢＢＭ歪みが引き起こされるだろう。このＢＢＭ歪みは、接続点Ｙにおける
パルス幅に比べて接続点Ｃにおける出力パルス幅がＢＢＭ時間の分だけ広くなる
ことによって引き起こされるものである。これを補償するために、歪み補償回路
５０４は、パルスの立ち上がりエッジからＢＢＭ時間を「除去」することにより
、ＢＢＭジェネレータ５０６への信号入力（すなわち、接続点Ｙ´における信号
）のパルス幅を狭くする。ＢＢＭジェネレータ５０６は、接続点Ｙ´の信号を受
信し、図６ｂに示すように接続点Ａ´およびＢ´において２つの信号を生成する
。これらの信号は、パワートランジスタＭ１、Ｍ２を制御するために、パワー段
ドライバ５１０によって用いられる。
【００２０】 接続点Ｙにおける入力信号のパルスの立ち上がりエッジにおいてＢＢＭ時間分
のパルス幅を削除した結果は、図６ｂを参照すれば理解できる。ＢＢＭ時間は、
ｔ２とｔ３の間およびｔ４とｔ５の間である。接続点Ｙ´における信号がローか
らハイになり、接続点Ｂ´における信号がハイからローになるｔ２では、Ｍ２が
オフとなり（Ｍ１はすでにオフ）、インダクタ電流が接続点Ｃの電圧をＶＣＣに
押し上げる。この電圧は、Ｍ２がｔ５において再びオンになるまで保持される。
図６ｂに示すように、接続点Ｃにおける出力信号は、ＢＢＭ時間の分だけ遅延さ
れていることを除けば、接続点Ｙにおける入力信号に類似しており、すなわち、
パルスの歪みがない。ここでも、補償回路５０４によってＹ´で導入された「事
前の歪み」は、ＢＢＭジェネレータ５０６によって導入される歪みを打ち消す。
【００２１】 図６ｃは、接続点Ｙのスイッチングパターンが、図３ｂのサイン波のゼロ交差
領域を参照して上述したように方形波である場合を示す。この場合、インダクタ
電流が、接続点Ｙにおける信号の遷移ごとに方向を変えるため、図４ａを参照し
て上述したように、アンプ１００の接続点ＣにおいてＢＢＭ歪みは発生しない。
しかしながら、アンプ４００の接続点Ｃにおける出力を図６ａおよび６ｂを参照
して上述した場合と一致させるために、歪み補償回路５０４は、接続点Ｙにおけ
る信号をＢＢＭ時間だけ遅延させ、接続点Ｙ´における信号を生成する。図６ｃ
に示すように、接続点Ｃにおける出力信号は、ＢＢＭ時間だけ遅延されているこ
とを除けば、接続点Ｙにおける入力信号に類似している。
【００２２】 図７を参照して、図５の歪みパターン検出回路５０２の具体的な実施形態を説
明する。図６ａ〜図６ｃを参照した上の説明から理解されるように、適切なＢＢ
Ｍ補償手段を適用するには、歪みパターンの決定が必要である。図４ａ〜図４ｃ
を参照して上述したように、インダクタ電流の方向に関する３つの関連した歪み
パターンがある。これらは以下の３つのパターンである。接続点Ｙにおける信号
の遷移ごとにインダクタ電流が方向を変える場合には、ＢＢＭ歪みは発生しない
（図４ａ）。インダクタ電流がＣＡＰを充電する場合には、接続点Ｃにおける信
号の立ち上がりエッジが、接続点Ｙにおける信号のそれぞれ対応するエッジより
も１ＢＢＭ時間だけ遅延される（図４ｂ）。インダクタ電流がＣＡＰを放電する
場合には、接続点Ｃにおける信号の立ち下がりエッジが、接続点Ｙにおける信号
のそれぞれ対応するエッジよりも１ＢＢＭ時間だけ遅延される（図４ｃ）。
【００２３】 本発明の具体的な実施形態によると、歪みパターンの決定は、アンプ５００の
接続点Ｙ´およびＣにおけるパルスの間の立ち上がりおよび立ち下がりエッジの
遅延を検出することにより実行される。パルスＹ´およびＣにおけるパルスの立
ち上がりおよび立ち下がりエッジの間の相対遅延を検出することにより、インダ
クタ電流ひいては歪みパターンを決定できる。次に、この情報は、歪み補償回路
５０４を制御するために用いられる。
【００２４】 図７および８によると、接続点Ｙ´における信号に対する接続点Ｃにおける信
号の立ち上がりおよび立ち下がりエッジに関する遅延の間の差を検出する歪みパ
ターン検出回路７００が示されている。回路７００は、チャージポンプ技術を用
いている。この技術では、１０ｕＡの定電流源Ｉ０が、積分器キャパシタＣＩ（
２ｐＦ）を充電もしくは放電するよう、スイッチＳ１、Ｓ２によって構成されて
いる。スイッチＳ１、Ｓ２は、それぞれ図８のタイミング図に示されている立ち
上がりエッジ遅延（ＤＲ）と立ち下がりエッジ遅延（ＤＦ）によって制御される
。積分器は、オペアンプＯＴＡ１とキャパシタＣＩとを備える。スイッチＳ３（
信号ＰＨ１によって制御される）は、キャパシタＣＩと並列に接続されており、
積分器の出力電圧ＶＯをコモンモード電圧ＶＣＭにリセットするために用いられ
る。
【００２５】 遅延の差を計測するために、積分器出力が初めにＶＣＭに設定され、立ち上が
りエッジ遅延時間の間に、スイッチＳ２が閉じられる。これにより、キャパシタ
ＣＩは放電され、積分器出力電圧は以下の値に充電される：
【００２６】
【数１】
【００２７】 立ち下がりエッジ遅延時間の間、Ｓ１は閉じられ、さらに、積分器出力電圧を以
下の値に変化させる：
【００２８】
【数２】
【００２９】 Ｉ０＝１０ｕＡ、ＣＩ＝２ｐＦ、最小ＢＢＭ時間が４０ｎｓ（表１参照）とする
と、積分器の出力電圧の初期値ＶＣＭからの変化は、以下の式によって与えられ
る：
【００３０】
【数３】
【００３１】 立ち上がりエッジ遅延が立ち下がりエッジ遅延よりもＢＢＭ時間だけ短い場合（
例えば、図４ｂ）、積分器出力電圧は、ＶＣＭよりも少なくとも２００ｍＶ高く
なるだろう。逆に、立ち上がりエッジ遅延が立ち下がりエッジ遅延よりもＢＢＭ
時間だけ長い場合（例えば、図４ｃ）、積分器出力電圧は、ＶＣＭよりも少なく
とも２００ｍＶ低くなるだろう。このように、遅延の差は、ΔＶを検出すること
によって決定できる。
【００３２】 再び図７によると、ΔＶを検出しＢＢＭ歪みパターンを決定するために、２つ
のコンパレータＣＯＭＰ１およびＣＯＭＰ２が用いられる。具体的な実施形態に
よると、これらのコンパレータはそれぞれ、立ち上がりエッジと立ち下がりエッ
ジ間の回路遅延のズレの影響を克服するための１００ｍＶの入力ＤＣオフセット
と、固有のコンパレータオフセット電圧を持つよう設計されている。すなわち、
パルス幅の変化の原因が、立ち上がりエッジと立ち下がりエッジの間の異なる回
路遅延以外にない場合には、２つのコンパレータの出力は、ズレの影響も固有の
オフセット電圧の影響も受けない。実際に、この設計では、５０ｎｓ程度の大き
さの回路遅延のズレと５０ｍＶ程度の固有オフセット電圧を許容できる。
【００３３】 立ち下がりエッジ遅延時間の後、スイッチＳ４が閉じられ（ＰＨ２がハイにな
り）、スイッチＳ５およびＳ６が開かれる（ＰＨ３がローになる）。この構成で
は、表２に示した出力ＲおよびＦの結果の１つを得るために、積分器出力電圧Ｖ
ＯがＶＣＭと比較される。
【００３４】
【表２】
【００３５】 ＰＨ３（ｔ５）の立ち上がりエッジにおいては、比較結果ＲおよびＦは、フリッ
プフロップＤＦＦ１およびＤＦＦ３にラッチされ、ＤＦＦ１およびＤＦＦ３の元
のデータは、それぞれＤＦＦ２およびＤＦＦ４にシフトされる。２つの連続した
比較結果ＲおよびＦが同じである場合には、Ｒ´およびＦ´が用いられ、以下の
ようにＢＢＭ歪み補償回路５０４が制御される。Ｒ´＝Ｆ´＝０の場合には、接
続点Ｙにおけるパルスは、図６ｃに示したように、補償回路５０４によってＢＢ
Ｍ時間だけ遅延され、Ｙ´が生成される。Ｒ´＝１であり、かつＦ´＝０の場合
には、接続点Ｙにおけるパルスは、図６ａに示したように、補償回路５０４によ
って立ち下がりエッジにおいてＢＢＭ時間だけ広げられ、Ｙ´が生成される。Ｒ
´＝０であり、かつＦ´＝１の場合には、接続点Ｙにおけるパルスは、図６ｂに
示したように、補償回路５０４によって立ち上がりエッジにおいてＢＢＭ時間だ
け狭められる。
【００３６】 本発明は、具体的な実施形態を参照して詳細に示され説明されたが、本発明の
意図と範囲から逸脱することなく、開示された実施形態の形態と詳細の変更が可
能であることは、当業者には明らかであろう。したがって、本発明の範囲は、添
付の請求項を参照して決定されるべきである。
【図面の簡単な説明】
【図１】 ＢＢＭ歪みの問題を示すためのデジタルスイッチングアンプの概略図である。
【図２ａ】 ＢＢＭ技術を用いたシュートスルー電流の除去を示すために図１のアンプの様
々な接続点における波形を表す図である。
【図２ｂ】 ＢＢＭ技術を用いたシュートスルー電流の除去を示すために図１のアンプの様
々な接続点における波形を表す図である。
【図３ａ】 図１のアンプに関して、入力パルスとインダクタ電流の間の関係を示す図であ
る。
【図３ｂ】 図１のアンプに関して、入力パルスとインダクタ電流の間の関係を示す図であ
る。
【図４ａ】 ＢＢＭ歪みのパターンを示す図である。
【図４ｂ】 ＢＢＭ歪みのパターンを示す図である。
【図４ｃ】 ＢＢＭ歪みのパターンを示す図である。
【図５】 本発明のＢＢＭ歪み補償技術の具体的な実施形態に従って設計されたデジタル
スイッチングアンプの概略図である。
【図６ａ】 本発明に従って、ＢＢＭ歪みのパターンに対するＢＢＭ歪みの低減を示す図で
ある。
【図６ｂ】 本発明に従って、ＢＢＭ歪みのパターンに対するＢＢＭ歪みの低減を示す図で
ある。
【図６ｃ】 本発明に従って、ＢＢＭ歪みのパターンに対するＢＢＭ歪みの低減を示す図で
ある。
【図７】 本発明の具体的な実施形態に従って設計されたＢＢＭ歪みパターン検出回路の
概略図である。
【図８】 図７のＢＢＭ歪みパターン検出回路の動作を制御する様々な波形を示すタイミ
ング図である。
【符号の説明】
１００ デジタルオーディオアンプ １０２ パワー段階部ドライバ １０４ ノイズシェーピングループフィルタ １０６ スピーカ １０８ ブレークビフォーメーク生成回路 １１０ コンパレータ ４００ アンプ ５００ デジタルスイッチングアンプ ５０２ ＢＢＭ歪みパターン検出回路 ５０４ ＢＢＭ歪み補正回路 ５０６ ＢＢＭジェネレータ ５０８ スピーカ ５１０ パワー段階部ドライバ ７００ 回路
【手続補正書】
【提出日】平成１４年２月１５日（２００２．２．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 デラノ・ケーリー・エル． アメリカ合衆国 カリフォルニア州95131 サン・ホセ，フェアウェイ・グリーン・ サークル，1531 Ｆターム(参考） 5J090 AA01 AA02 AA19 AA41 AA66 CA21 FA00 GN05 HA10 HA19 HA29 HA33 HA38 KA00 KA01 KA05 KA17 KA26 KA33 KA41 KA62 MA20 SA05 TA01 TA06 5J091 AA01 AA02 AA19 AA41 AA66 CA21 FA00 HA10 HA19 HA29 HA33 HA38 KA00 KA01 KA05 KA17 KA26 KA33 KA41 KA62 MA20 SA05 TA01 TA06 UW10

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 スイッチングアンプであって、 スイッチング信号を生成する入力段と、 前記スイッチング信号を変動させるブレークビフォーメーク歪み補償回路と、 前記変動されたスイッチング信号から２つの駆動信号を生成するブレークビフ
    ォーメーク生成回路と、 前記２つの駆動信号により交互に駆動される２つのスイッチと、出力接続点と
    を有するパワー段と、 前記パワー段出力接続点における歪みパターンを検出するブレークビフォーメ
    ーク歪み検出回路と、 を備え、 前記ブレークビフォーメーク歪み検出回路は、前記検出された歪みパターンに
    応じて前記スイッチング信号を変動させるように、前記ブレークビフォーメーク
    歪み補償回路を制御して、ブレークビフォーメーク歪みの少なくとも一部を除去
    する、アンプ。
  2. 【請求項２】 請求項１記載のスイッチングアンプであって、 前記入力段、前記ブレークビフォーメーク歪み補償回路、前記ブレークビフォ
    ーメーク生成回路、および前記パワー段は、前記パワー段の前記出力接続点から
    前記入力段への連続時間フィードバックが与えられるフィードバックループ内に
    構成されている、アンプ。
  3. 【請求項３】 請求項２記載のスイッチングアンプであって、 前記入力段は、ループフィルタとコンパレータとを備える、アンプ。
  4. 【請求項４】 請求項１記載のスイッチングアンプであって、 前記ブレークビフォーメーク歪み補償回路は、前記スイッチング信号のパルス
    幅を変動させて、前記変動されたスイッチング信号を生成するように構成されて
    いる、アンプ。
  5. 【請求項５】 請求項１記載のスイッチングアンプであって、 前記ブレークビフォーメーク歪みは、複数の歪みパターンのいずれかに該当し
    、 前記ブレークビフォーメーク歪み検出回路は、現時点の前記ブレークビフォーメ
    ーク歪みが前記複数のパターンのうちのいずれに該当するかを検出するように構
    成されている、アンプ。
  6. 【請求項６】 請求項５記載のスイッチングアンプであって、 前記ブレークビフォーメーク歪み補償回路は、 前記パワー段の前記出力接続点において、立ち上がりエッジと立ち下がりエッ
    ジのための、それぞれ第１と第２の遅延時間の間の関係を表す第１の電圧を生成
    する第１の回路と、 前記第１の電圧を基準電圧と比較して、現時点の前記ブレークビフォーメーク
    歪みが前記複数のパターンのうちのいずれに該当するかを決定する第２の回路と
    、 を備える、アンプ。
  7. 【請求項７】 請求項６記載のスイッチングアンプであって、 前記第１の回路は、前記第１の遅延時間で充電され、前記第２の遅延時間で放
    電される積分器を備え、 前記第２の回路は、前記第１と第２の遅延のうちのいずれか一方が他方よりも
    閾値以上に長いか否かを決定するコンパレータ回路を備える、アンプ。
  8. 【請求項８】 請求項７記載のスイッチングアンプであって、 前記第２の回路は、さらに、少なくとも一対の第１と第２の遅延時間のための
    前記コンパレータ回路からの出力データの格納要素を備える、アンプ。
  9. 【請求項９】 スイッチングアンプにおけるブレークビフォーメーク歪みを
    低減する方法であって、 前記スイッチングアンプは、 変動されたスイッチング信号から２つの駆動信号を生成するブレークビフォーメ
    ーク生成回路と、 前記２つの駆動信号により交互に駆動される２つのスイッチと、出力接続点とを
    有するパワー段と、 を備え、 前記歪み低減方法は、 前記パワー段の出力接続点における歪みパターンを検出する工程と、 前記ブレークビフォーメーク生成回路の前段階で、前記検出された歪みパター
    ンに応じてスイッチング信号を変動させて、前記ブレークビフォーメーク歪みの
    少なくとも一部を除去する工程と、 を備える、歪み低減方法。
  10. 【請求項１０】 請求項９記載の歪み低減方法であって、 前記歪みパターンを検出する工程は、 前記パワー段の前記出力接続点において、立ち上がりエッジと立ち下がりエッ
    ジのための、それぞれ第１と第２の遅延時間を決定する工程と、 前記第１と第２の遅延時間のうちのいずれか一方が他方よりも閾値以上に長い
    か否かを決定する工程と、 を含む、歪み低減方法。
  11. 【請求項１１】 請求項９記載の歪み低減方法であって、 前記スイッチング信号を変動させる工程は、前記スイッチング信号のパルス幅
    を変動させる工程を含む、歪み低減方法。
  12. 【請求項１２】 請求項９記載の歪み低減方法であって、 ブレークビフォーメーク時間は、前記ブレークビフォーメーク生成回路による
    ものであり、 前記スイッチング信号の第２のパルス幅よりも前記ブレークビフォーメーク時間
    だけ長い第１のパルス幅を有する前記パワー段の出力接続点における出力信号に
    前記歪みパターンが該当する、歪み低減方法。
  13. 【請求項１３】 請求項１２記載の歪み低減方法であって、 前記スイッチング信号を変動させる工程は、前記スイッチング信号の各立ち上
    がりエッジにおいて、ブレークビフォーメーク時間だけ前記第２のパルス幅を狭
    くする工程を含む、歪み低減方法。
  14. 【請求項１４】 請求項９記載の歪み低減方法であって、 ブレークビフォーメーク時間は、ブレークビフォーメーク生成回路によるもの
    であり、 前記スイッチング信号の第２のパルス幅よりも前記ブレークビフォーメーク時間
    だけ短い第１のパルス幅を有する前記パワー段の出力接続点における出力信号に
    前記歪みパターンが該当する、歪み低減方法。
  15. 【請求項１５】 請求項１４記載の歪み低減方法であって、 前記スイッチング信号を変動させる工程は、前記スイッチング信号の各立ち下
    がりエッジにおいて、ブレークビフォーメーク時間だけ前記第２のパルス幅を広
    くする工程を含む、歪み低減方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336765A (ja) * 2003-05-02 2004-11-25 Samsung Electronics Co Ltd ポップノイズ減少のための音声信号発生装置及び音声信号発生方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628166B2 (en) * 2000-03-03 2003-09-30 Tripath Technology, Inc. RF communication system using an RF digital amplifier
US6437718B1 (en) * 2000-06-28 2002-08-20 Trw Inc. Continuous time delta-sigma modulator
US7319763B2 (en) * 2001-07-11 2008-01-15 American Technology Corporation Power amplification for parametric loudspeakers
JP2002230905A (ja) * 2001-01-29 2002-08-16 Niigata Seimitsu Kk 音声再生装置および方法
JP2002299968A (ja) * 2001-03-30 2002-10-11 Pioneer Electronic Corp Ｄ級アンプ
US6504427B2 (en) * 2001-05-31 2003-01-07 Motorola, Inc. Switching amplifier having digital correction and method therefor
US6653878B2 (en) * 2001-09-24 2003-11-25 Microchip Technology Inc. Low-power output controlled circuit
US6621339B2 (en) 2001-11-30 2003-09-16 Tripath Technology, Inc. Methods and apparatus for facilitating negative feedback, providing loop stability, and improving amplifier efficiency
EP1351380A1 (en) * 2002-04-02 2003-10-08 Dialog Semiconductor GmbH Class D amplifier energy control
EP1376857B1 (en) * 2002-06-14 2005-03-30 Nokia Corporation Electronic circuit for a switching power amplifier and method for switching the output stage of a switching power amplifier
KR20040038174A (ko) * 2002-10-31 2004-05-08 주식회사 디엠비테크놀로지 자기 발진 주파수를 높일 수 있고 부품의 수를 감소시킨디지털 오디오 증폭기
DE60213614T2 (de) * 2002-11-07 2007-08-09 Texas Instruments Inc., Dallas Treiber mit geregelter Zeitverzögerung, für Klasse-D Verstärker
JP4113436B2 (ja) * 2003-01-24 2008-07-09 三菱電機株式会社 ゲートドライブ装置
US7038535B2 (en) * 2003-03-29 2006-05-02 Wai Laing Lee PWM digital amplifier with high-order loop filter
US7034609B2 (en) * 2003-11-12 2006-04-25 Texas Instruments Incorporated Switching circuits
US7190225B2 (en) * 2004-09-23 2007-03-13 Maxim Integrated Products, Inc. Efficient low EMI switching output stages and methods
JP4950223B2 (ja) * 2006-01-24 2012-06-13 ディー２オーディオ コーポレイション 入力音声信号に超音波信号を加えることによってデジタルアンプの性能を改善するためのシステム及び方法
US7482865B2 (en) * 2006-02-07 2009-01-27 D2Audio Corporation Systems and methods for correcting errors resulting from component mismatch in a feedback path
KR100746201B1 (ko) * 2006-05-13 2007-08-03 삼성전자주식회사 Ｐｗｍ변조기와 이를 구비하는 ｄ급 증폭기
US7782135B2 (en) * 2006-10-25 2010-08-24 Nxp B.V. Power amplifier
ATE513361T1 (de) * 2006-12-21 2011-07-15 Bang & Olufsen Icepower As Fehlerkorrektursystem für eine klasse-d- leistungsstufe
EP2074694B1 (en) * 2007-05-07 2011-11-02 Harman International Industries, Inc. Automatic zero voltage switching mode controller
US8022756B2 (en) 2007-05-15 2011-09-20 Qualcomm, Incorporated Output circuits with class D amplifier
US7579908B2 (en) * 2007-08-25 2009-08-25 Freescale Semiconductor, Inc. Digital audio amplifiers, electronic systems, and methods
US8046192B2 (en) * 2008-02-29 2011-10-25 Smurfit-Stone Container Enterprises, Inc. Baler machine monitoring and performance interfaces, systems and methods
KR20100008749A (ko) * 2008-07-16 2010-01-26 삼성전자주식회사 스위칭 파워 증폭 장치 및 그 제어 방법
KR101119054B1 (ko) * 2009-06-12 2012-03-19 (주) 쿨파워테크놀러지 펄스 폭 보정 기능을 가지는 스위칭 전력 증폭 회로
KR101100794B1 (ko) * 2010-06-30 2012-01-02 한국전력공사 현수애자련 연결장치
JP5511594B2 (ja) * 2010-08-31 2014-06-04 スパンション エルエルシー 出力スイッチング回路
WO2016198302A1 (en) * 2015-06-09 2016-12-15 Icepower A/S Dead time compensation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55163907A (en) * 1979-06-08 1980-12-20 Nippon Gakki Seizo Kk Electric power amplifier
JPS6178211A (ja) * 1984-08-21 1986-04-21 ピ−ビ−　エレクトロニクス　コ−ポレ−シヨン デジタル・オ−デイオ・アンプ
JPH039607A (ja) * 1989-06-06 1991-01-17 Masayoshi Mochimaru 低歪率ｄ級電力増幅器
WO1992010027A1 (en) * 1990-11-23 1992-06-11 Blade Technologies Inc. Composite bridge amplifier
US5126684A (en) * 1991-03-04 1992-06-30 Potter Electrical Signal Company Digital power amplifier
JPH0786846A (ja) * 1993-09-16 1995-03-31 Matsushita Electric Ind Co Ltd 電力増幅器
WO1998044626A2 (en) * 1997-04-02 1998-10-08 Karsten Nielsen Pulse referenced control method for enhanced power amplification of a pulse modulated signal

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4724396A (en) * 1984-08-21 1988-02-09 Peavey Electronics Corporation Digital audio amplifier
US5973368A (en) * 1996-06-05 1999-10-26 Pearce; Lawrence G. Monolithic class D amplifier
US5986498A (en) * 1998-04-14 1999-11-16 Harman International Industries, Incorporated Audio direct from power supply
US6064259A (en) 1998-07-24 2000-05-16 Nikon Corporation Of America High power, high performance pulse width modulation amplifier

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55163907A (en) * 1979-06-08 1980-12-20 Nippon Gakki Seizo Kk Electric power amplifier
JPS6178211A (ja) * 1984-08-21 1986-04-21 ピ−ビ−　エレクトロニクス　コ−ポレ−シヨン デジタル・オ−デイオ・アンプ
JPH039607A (ja) * 1989-06-06 1991-01-17 Masayoshi Mochimaru 低歪率ｄ級電力増幅器
WO1992010027A1 (en) * 1990-11-23 1992-06-11 Blade Technologies Inc. Composite bridge amplifier
US5126684A (en) * 1991-03-04 1992-06-30 Potter Electrical Signal Company Digital power amplifier
JPH0786846A (ja) * 1993-09-16 1995-03-31 Matsushita Electric Ind Co Ltd 電力増幅器
WO1998044626A2 (en) * 1997-04-02 1998-10-08 Karsten Nielsen Pulse referenced control method for enhanced power amplification of a pulse modulated signal

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336765A (ja) * 2003-05-02 2004-11-25 Samsung Electronics Co Ltd ポップノイズ減少のための音声信号発生装置及び音声信号発生方法

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Publication number Publication date
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