JP2004146868A - ディジタルアンプ - Google Patents

Abstract

【課題】パルス幅変調信号の歪み率の特性を高めることができる。しかし、パルス幅変調信号の歪み率の特性を高める必要性が低い無音時や、高い歪み率特性が要求されないシステムにおいてもデッドタイムの期間が変更されることがないので、多くの貫通電流が電力増幅器に流れて、多くの電力を消費してしまうなどの課題があった。
【解決手段】ＰＣＭコードが一定期間連続して零値であることを検出すると、Ｈ側トランジスタ２９及びＬ側トランジスタ３０の双方がオフになる期間が長くなるようにＰＷＭ信号のパルス幅を補正する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、ディジタルの音響信号をアナログ信号に変換することなく、電力増幅してスピーカに出力するディジタルアンプに関するものである。
【０００２】
【従来の技術】
従来のディジタルアンプは、変換器がコンパクトディスク再生装置によりパルス符号変調されたディジタル音響信号を入力すると、そのディジタル音響信号をパルス幅変調して、そのパルス幅変調信号を出力し、電力増幅器が当該変換器からパルス幅変調信号を受けると、そのパルス幅変調信号を増幅してスピーカに出力する。
この際、スピーカの性能等を考慮して、電力増幅器におけるデッドタイムの期間（電力増幅器を構成するＨ側トランジスタ及びＬ側トランジスタの双方がオフになる期間）が一意に設定されるが、多くの貫通電流を電力増幅器に流すことにより、歪み率の特性を向上させるため、できる限り短いデッドタイムの期間が設定される。
【０００３】
【特許文献１】
特開平７−１５２４８号公報（図１）
【０００４】
【発明が解決しようとする課題】
従来のディジタルアンプは以上のように構成されているので、パルス幅変調信号の歪み率の特性を高めることができる。しかし、パルス幅変調信号の歪み率の特性を高める必要性が低い無音時や、高い歪み率特性が要求されないシステムにおいてもデッドタイムの期間が変更されることがないので、多くの貫通電流が電力増幅器に流れて、多くの電力を消費してしまうなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、歪み率特性の高さを重視するモードと、無音時の貫通電流を抑制して、消費電力の低減を重視するモードとを適宜切り換えて使用することができるディジタルアンプを得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るディジタルアンプは、ディジタルの音響信号が一定期間連続して零値であることを検出すると、増幅手段を構成するＨ側トランジスタ及びＬ側トランジスタの双方がオフになる期間が長くなるようにパルス幅変調手段から出力されたパルス幅変調信号のパルス幅を補正するものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるディジタルアンプを示す構成図であり、図において、信号処理ＩＣ１は零値検出回路１１、ΔΣ変調器１２及びＰＷＭ生成器１３から構成され、ディジタルの音響信号であるＰＣＭコードをパルス幅変調して、ＰＷＭ信号（パルス幅変調信号）を電力増幅器２に出力するパルス幅変調手段を構成している。
電力増幅器２は信号処理ＩＣ１から出力されたＰＷＭ信号を増幅してＬＰＦ３に出力する増幅手段を構成している。
ＬＰＦ３はコイルとコンデンサから構成され、電力増幅器２の出力信号のうち、不要な帯域信号の通過を阻止して、所望の帯域信号のみをスピーカ４に出力する機能を備えている。
【０００８】
零値検出回路１１はＰＣＭコードが零値であるか否かを判定し、ＰＣＭコードが一定期間連続して零値であることを検出すると、切換スイッチ３１，３２を制御する制御回路を内蔵している。
ΔΣ変調器１２はＰＣＭコードをΔΣ変調する機能を備え、ＰＷＭ生成器１３はΔΣ変調後のＰＣＭコードをパルス幅変調して、その変調信号であるＰＷＭ信号を電力増幅器２に出力する機能を備えている。
【０００９】
レベルシフト回路２１は信号処理ＩＣ１から出力されたＰＷＭ信号の信号レベルを例えば５Ｖから１２Ｖに引き上げる機能を備え、インバータ２２はレベルシフト回路２１から出力されたＰＷＭ信号の論理を反転し、インバータ２３はインバータ２２から出力されたＰＷＭ信号の論理を反転する。
ＤＴ生成回路２４，２５はＰＷＭ信号のパルス幅を補正して、Ｈ側トランジスタ２９及びＬ側トランジスタ３０の双方がオフになる期間（以下、デッドタイムの期間という）を設ける機能を備え、レベルシフト回路２６はＰＷＭ信号の信号レベルを例えば１２ＶからＨＢＶ（１２Ｖ以上の電圧）に引き上げる機能を備えている。
【００１０】
バッファ２７はＰＷＭ信号の波形を整える機能を備え、そのＰＷＭ信号をパワーＭＯＳＦＥＴなどのＨ側トランジスタ２９のゲートに出力し、バッファ２８はＰＷＭ信号の波形を整える機能を備え、そのＰＷＭ信号をパワーＭＯＳＦＥＴなどのＬ側トランジスタ３０のゲートに出力する。
切換スイッチ３１は零値検出回路１１の指示の下、抵抗値Ｒ１を有する抵抗３３又は抵抗値Ｒ１より小さい抵抗値Ｒ２を有する抵抗３４をＤＴ生成回路２４に接続し、切換スイッチ３２は零値検出回路１１の指示の下、抵抗値Ｒ１を有する抵抗３５又は抵抗値Ｒ１より小さい抵抗値Ｒ２を有する抵抗３６をＤＴ生成回路２５に接続する。
なお、零値検出回路１１、ＤＴ生成回路２４，２５、切換スイッチ３１，３２及び抵抗３３〜３６から補正手段が構成されている。
【００１１】
図２はＤＴ生成回路２４の内部構成を示す構成図である。ただし、ＤＴ生成回路２５の内部構成はＤＴ生成回路２４の内部構成と同一である。
図において、コンデンサ４１は容量値Ｃを有し、抵抗３３又は抵抗３４と共にインバータ２３から出力されたＰＷＭ信号を遅延する遅延回路を構成している。電流制御回路４２は抵抗３３，３４及びコンデンサ４１の時定数を調整して、その遅延回路による充放電電流を制御する機能を備えている。ＡＮＤ回路４３は遅延回路により遅延されたＰＷＭ信号とインバータ２３から出力されたＰＷＭ信号の論理積を求め、その論理信号をレベルシフト回路２６に出力する機能を備えている。
【００１２】
次に動作について説明する。
まず、信号処理ＩＣ１の零値検出回路１１は、例えば、コンパクトディスク再生装置からＰＣＭコードを受けると、そのＰＣＭコードが零値であるか否かを判定する。
零値検出回路１１の制御回路は、そのＰＣＭコードが一定期間連続して零値となる場合、その期間中は音声が無い無声期間であって、ＰＷＭ信号の歪み率の特性を高める必要性が低いので、切換スイッチ３１，３２の接続先を抵抗３３，３５に設定してデッドタイムの期間を長くさせる。
一方、そのＰＣＭコードが一定期間連続して零値とならない場合、その期間中は音声が有る有声期間であって、ＰＷＭ信号の歪み率の特性を高める必要性が高いので、切換スイッチ３１，３２の接続先を抵抗３４，３６に設定してデッドタイムの期間を短くさせる。
【００１３】
ここで、図３はデッドタイムの期間と歪み率等との関係を示すグラフ図であり、図からも明らかなように、デッドタイムＤＴの期間が長くなる程、Ｈ側トランジスタ２９及びＬ側トランジスタ３０に流れる貫通電流Ｉｄが少なくなるとともに、ノイズレベルＶｎｏが小さくなる。ただし、デッドタイムＤＴの期間が長くなる程、ＰＷＭ信号の歪み率ＴＨＤは劣化する。
図３において、Ａは有声期間時のデッドタイムＤＴ、Ｂは無声期間時のデッドタイムＤＴである。
【００１４】
信号処理ＩＣ１のΔΣ変調器１２は、零値検出回路１１により受信されたＰＣＭコードを受けると、そのＰＣＭコードをΔΣ変調し、ΔΣ変調後のＰＣＭコードをＰＷＭ生成器１３に出力する。
信号処理ＩＣ１のＰＷＭ生成器１３は、ΔΣ変調器１２からΔΣ変調後のＰＣＭコードを受けると、そのＰＣＭコードをパルス幅変調して、その変調信号であるＰＷＭ信号を電力増幅器２に出力する。
【００１５】
電力増幅器２のレベルシフト回路２１は、信号処理ＩＣ１から出力されたＰＷＭ信号を受けると、そのＰＷＭ信号の信号レベルを例えば５Ｖから１２Ｖに引き上げてインバータ２２に出力する。
電力増幅器２のインバータ２２は、レベルシフト回路２１から出力されたＰＷＭ信号の論理を反転し、論理反転後のＰＷＭ信号をインバータ２３及びＤＴ生成回路２５に出力する。
電力増幅器２のインバータ２３は、インバータ２２から出力されたＰＷＭ信号の論理を反転し、論理反転後のＰＷＭ信号をＤＴ生成回路２４に出力する。
【００１６】
電力増幅器２のＤＴ生成回路２４，２５は、図４に示すように、インバータ２３，２２から出力されたＰＷＭ信号のパルス幅を補正して、デッドタイムの期間を設定するが、上述したように、無声期間では、零値検出回路１１の制御回路によって、切換スイッチ３１，３２の接続先が大きな抵抗値Ｒ１を有する抵抗３３，３５に設定されるので、抵抗３３（または抵抗３５）及びコンデンサ４１から構成される遅延回路の遅延時間が長くなる（図５を参照）。
【００１７】
ここで、ＤＴ生成回路２４，２５の出力信号は、ＡＮＤ回路４３の論理信号に相当し、ＡＮＤ回路４３は、遅延回路により遅延されたＰＷＭ信号とインバータ２３，２２から出力されたＰＷＭ信号の論理積を求めるものであるため、その遅延回路の遅延時間がデッドタイムの期間に相当する。したがって、遅延回路を構成する抵抗の抵抗値が大きくなって遅延時間が長くなれば、デッドタイムの期間が長くなる。
一方、有声期間では、零値検出回路１１の制御回路によって、切換スイッチ３１，３２の接続先が小さな抵抗値Ｒ２を有する抵抗３４，３６に設定されるので、抵抗３４（または抵抗３６）及びコンデンサ４１から構成される遅延回路の遅延時間が短くなり、デッドタイムの期間が短くなる（図５を参照）。
【００１８】
電力増幅器２のレベルシフト回路２６は、ＤＴ生成回路２４からＰＷＭ信号を受けると、そのＰＷＭ信号の信号レベルを例えば１２ＶからＨＢＶ（１２Ｖ以上の電圧）に引き上げてバッファ２７に出力する。
電力増幅器２のバッファ２７は、レベルシフト回路２６から出力されたＰＷＭ信号の波形を整えたのち、そのＰＷＭ信号をＨ側トランジスタ２９のゲートに出力して、そのＨ側トランジスタ２９を駆動する。
電力増幅器２のバッファ２８は、ＤＴ生成回路２５から出力されたＰＷＭ信号の波形を整えたのち、そのＰＷＭ信号をＬ側トランジスタ３０のゲートに出力して、そのＬ側トランジスタ３０を駆動する。
ＬＰＦ３は、スピーカ４からできる限り雑音が出力されるのを防止するため、電力増幅器２の出力信号のうち、不要な帯域信号の通過を阻止して、所望の帯域信号のみをスピーカ４に出力する。
【００１９】
以上で明らかなように、この実施の形態１によれば、ＰＣＭコードが一定期間連続して零値であることを検出すると、Ｈ側トランジスタ２９及びＬ側トランジスタ３０の双方がオフになる期間が長くなるようにＰＷＭ信号のパルス幅を補正する構成にしたので、無音時の貫通電流Ｉｄを抑制して、低消費電力化を図ることができる効果を奏する。
【００２０】
実施の形態２．
図６はこの発明の実施の形態２によるディジタルアンプを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。補正手段を構成するレベル検出回路５１はＰＣＭコードのゲインレベルを監視し、ＰＣＭコードのゲインレベルが基準レベルを下回ったことを検出すると、切換スイッチ３１，３２を制御する制御回路を内蔵している。
【００２１】
上記実施の形態１では、ＰＣＭコードが一定期間連続して零値であるか否かを判定し、その判定結果に応じて切換スイッチ３１，３２を制御するものについて示したが、レベル検出回路５１がＰＣＭコードのゲインレベルを監視して、ＰＣＭコードのゲインレベルと基準レベルを比較し、その比較結果に応じて切換スイッチ３１，３２を制御するようにしてもよい。
具体的には、ＰＣＭコードのゲインレベルが基準レベルを下回ると、図７に示すように、切換スイッチ３１，３２の接続先を抵抗３３，３５に設定してデッドタイムの期間を長くさせる。一方、ＰＣＭコードのゲインレベルが基準レベルを上回ると、切換スイッチ３１，３２の接続先を抵抗３４，３６に設定してデッドタイムの期間を短くさせる。
これにより、ＰＷＭ信号の歪み率の特性を高める必要性が低い場合には、貫通電流Ｉｄを抑制して、低消費電力化を図ることができる効果を奏する。
【００２２】
実施の形態３．
上記実施の形態１，２では、零値検出回路１１又はレベル検出回路５１の制御回路が切換スイッチ３１，３２を制御して、遅延回路を構成する抵抗の抵抗値を切り換えるものについて示したが、当該制御に伴ってデッドタイムの期間が急激に変化して（図１０を参照）、貫通電流Ｉｄが急激に増減し、スピーカ４から異音が漏れることが起り得る。
【００２３】
そこで、この実施の形態３では、図８及び図９に示すように、抵抗３３，３４及び抵抗３５，３６の代わりに可変抵抗５２，５３を用意し、零値検出回路１１又はレベル検出回路５１の制御回路が遅延回路の遅延時間を制御する際、図示せぬ基準クロックに同期して、可変抵抗５２，５３の抵抗値を段階的に切り換えるようにしてもよい（図１１を参照）。
これにより、デッドタイムの期間の変化が緩やかになるため貫通電流の変動が小さくなり、スピーカ４から漏れる異音を抑制することができる効果を奏する。
【００２４】
実施の形態４．
上記実施の形態１〜３では、零値検出回路１１又はレベル検出回路５１の制御回路が遅延回路の遅延時間を制御する際、遅延回路を構成する抵抗の抵抗値を切り換えるものについて示したが、遅延回路を構成するコンデンサ４１の容量値を切り換えるようにしてもよい。
【００２５】
具体的には、遅延回路を構成するコンデンサ４１を図１２のように構成し、零値検出回路１１又はレベル検出回路５１の制御回路がスイッチ６１〜７２をオン・オフすることにより、コンデンサ４１の容量値を切り換えるようにする。
例えば、デッドタイムの期間を長くする場合は、スイッチ６１〜７２のすべてをオンし、デッドタイムの期間を短くする場合は、スイッチ６１，６２のみをオンして、スイッチ６３〜７２をオフするようにする。
なお、デッドタイムの期間を変更する際、スイッチ６１〜７２を順番にオン（容量値を段階的に増加）又はオフ（容量値を段階的に減少）するようにすれば、上記実施の形態３と同様に、貫通電流Ｉｄの変動が小さくなり、スピーカ４から漏れる異音を抑制することができる効果を奏する。
【００２６】
【発明の効果】
以上のように、この発明によれば、ディジタルの音響信号が一定期間連続して零値であることを検出すると、増幅手段を構成するＨ側トランジスタ及びＬ側トランジスタの双方がオフになる期間が長くなるようにパルス幅変調手段から出力されたパルス幅変調信号のパルス幅を補正する構成にしたので、無音時の貫通電流を抑制して、低消費電力化を図ることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるディジタルアンプを示す構成図である。
【図２】ＤＴ生成回路の内部構成を示す構成図である。
【図３】デッドタイムの期間と歪み率等との関係を示すグラフ図である。
【図４】ＰＷＭ信号の波形を示す説明図である。
【図５】各種の状態を示す説明図である。
【図６】この発明の実施の形態２によるディジタルアンプを示す構成図である。
【図７】各種の状態を示す説明図である。
【図８】この発明の実施の形態３によるディジタルアンプを示す構成図である。
【図９】この発明の実施の形態３によるディジタルアンプを示す構成図である。
【図１０】デッドタイムの期間を示す説明図である。
【図１１】デッドタイムの期間を示す説明図である。
【図１２】遅延回路を構成するコンデンサの内部構成を示す構成図である。
【符号の説明】
１　信号処理ＩＣ（パルス幅変調手段）、２　電力増幅器（増幅手段）、３　ＬＰＦ、４　スピーカ、１１　零値検出回路（補正手段）、１２　ΔΣ変調器、１３　ＰＷＭ生成器、２１　レベルシフト回路、２２，２３　インバータ、２４，２５　ＤＴ生成回路（補正手段）、２６　レベルシフト回路、２７，２８　バッファ、２９　Ｈ側トランジスタ、３０　Ｌ側トランジスタ、３１，３２　切換スイッチ（補正手段）、３３〜３６　抵抗（補正手段）、４１　コンデンサ（補正手段）、４２　電流制御回路、４３　ＡＮＤ回路、５１　レベル検出回路（補正手段）、５２，５３　可変抵抗（補正手段）、６１〜７２　スイッチ（補正手段）。

Claims (7)

1. ディジタルの音響信号をパルス幅変調して、そのパルス幅変調信号を出力するパルス幅変調手段と、上記パルス幅変調手段から出力されたパルス幅変調信号を増幅してスピーカに出力する増幅手段とを備えたディジタルアンプにおいて、その音響信号が一定期間連続して零値であることを検出すると、上記増幅手段を構成するＨ側トランジスタ及びＬ側トランジスタの双方がオフになる期間が長くなるように上記パルス幅変調手段から出力されたパルス幅変調信号のパルス幅を補正する補正手段を設けたことを特徴とするディジタルアンプ。
2. パルス幅変調手段から出力されたパルス幅変調信号を遅延する遅延回路と、上記遅延回路により遅延されたパルス幅変調信号と上記パルス幅変調手段から出力されたパルス幅変調信号の論理積を求め、その論理信号を増幅手段に出力する論理回路と、音響信号が一定期間連続して零値であることを検出する零値検出回路と、上記零値検出回路により音響信号が一定期間連続して零値であることが検出されると、上記遅延回路の遅延時間を長くする制御回路とから補正手段を構成したことを特徴とする請求項１記載のディジタルアンプ。
3. ディジタルの音響信号をパルス幅変調して、そのパルス幅変調信号を出力するパルス幅変調手段と、上記パルス幅変調手段から出力されたパルス幅変調信号を増幅してスピーカに出力する増幅手段とを備えたディジタルアンプにおいて、その音響信号のゲインレベルが基準レベルを下回ると、上記増幅手段を構成するＨ側トランジスタ及びＬ側トランジスタの双方がオフになる期間が長くなるように上記パルス幅変調手段から出力されたパルス幅変調信号のパルス幅を補正する補正手段を設けたことを特徴とするディジタルアンプ。
4. パルス幅変調手段から出力されたパルス幅変調信号を遅延する遅延回路と、上記遅延回路により遅延されたパルス幅変調信号と上記パルス幅変調手段から出力されたパルス幅変調信号の論理積を求め、その論理信号を増幅手段に出力する論理回路と、音響信号のゲインレベルが基準レベルを下回ったことを検出するレベル検出回路と、上記レベル検出回路によりゲインレベルが基準レベルを下回ったことが検出されると、上記遅延回路の遅延時間を長くする制御回路とから補正手段を構成したことを特徴とする請求項３記載のディジタルアンプ。
5. 制御回路は、遅延回路が抵抗とコンデンサから構成される場合、上記抵抗の抵抗値又は上記コンデンサの容量値を切り換えることを特徴とする請求項２または請求項４記載のディジタルアンプ。
6. 制御回路は、遅延回路の遅延時間を変更する際、抵抗の抵抗値を段階的に切り換えることを特徴とする請求項５記載のディジタルアンプ。
7. 制御回路は、遅延回路の遅延時間を変更する際、コンデンサの容量値を段階的に切り換えることを特徴とする請求項５記載のディジタルアンプ。

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