JP2004072707A - パワーアンプ装置 - Google Patents
パワーアンプ装置 Download PDFInfo
- Publication number
- JP2004072707A JP2004072707A JP2002342047A JP2002342047A JP2004072707A JP 2004072707 A JP2004072707 A JP 2004072707A JP 2002342047 A JP2002342047 A JP 2002342047A JP 2002342047 A JP2002342047 A JP 2002342047A JP 2004072707 A JP2004072707 A JP 2004072707A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- power amplifier
- amplifier device
- frequency
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
【課題】無信号時における貫通電流を低減させ、省電力化を実現したデジタルアンプの構成とされたパワーアンプ装置を提供する。
【解決手段】入力検出部２０により入力信号が無いことが検出された場合に、ＰＷＭ変調部１１からのパルス変調信号ＰＡ、ＰＢに基づいてドライブ回路１３、１４において形成されて、プッシュプル回路１５、１６に供給されるドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢの周波数が低くなるように、クロック生成部１２によって制御する。これにより、無信号時において、プッシュプル回路１５、１６のスイッチング回数を減らし、プッシュプル回路に流れる貫通電流の発生回数を低減させて消費電力の省力化を実現する。
【選択図】 図１
【解決手段】入力検出部２０により入力信号が無いことが検出された場合に、ＰＷＭ変調部１１からのパルス変調信号ＰＡ、ＰＢに基づいてドライブ回路１３、１４において形成されて、プッシュプル回路１５、１６に供給されるドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢの周波数が低くなるように、クロック生成部１２によって制御する。これにより、無信号時において、プッシュプル回路１５、１６のスイッチング回数を減らし、プッシュプル回路に流れる貫通電流の発生回数を低減させて消費電力の省力化を実現する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、電力増幅器（この明細書においては、パワーアンプ装置という。）に関する。
【０００２】
【従来の技術】
オーディオ用のパワーアンプ装置として、いわゆるＤ級アンプと呼ばれるデジタルアンプがある。このＤ級アンプは、スイッチングにより電力増幅を行うものであるが、例えば図１４に示すように構成される。
【０００３】
すなわち、デジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変調回路１１に供給されると共に、クロック生成部１２から所定の周波数のクロック信号がＰＷＭ変調回路１１に供給され、デジタルオーディオ信号Ｐｉｎは、１対のＰＷＭ信号ＰＡ、ＰＢに変換される。
【０００４】
この場合、図１６に示すように、ＰＷＭ信号ＰＡ、ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベル（信号ＰｉｎをＤ／Ａ変換したときの瞬時レベル。以下同様）に対応して変化するものであるが、一方のＰＷＭ信号のＰＡのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの大きさとされ、他方のＰＷＭ信号ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされる。
【０００５】
なお、図１６に示した例の場合には、ＰＷＭ信号ＰＡ、ＰＢは、その立ち上がり時点が、ＰＷＭ信号ＰＡ、ＰＢの１サイクル期間ＴＣの開始時点に固定され、その立ち下がり時点がデジタルオーディオ信号Ｐｉｎの示すレベルに対応して変化するものとされる。
【０００６】
さらに、ＰＷＭ信号ＰＡ、ＰＢのキャリア周波数ｆｃ（＝１／ＴＣ）は、例えば図１５Ｆに示すように、デジタルオーディオ信号Ｐｉｎのサンプリング周波数ｆｓの例えば１６倍とされ、ｆｓ＝４８ｋＨｚとすれば、
ｆｃ＝１６ｆｓ＝１６×４８ｋＨｚ＝７６８ｋＨｚ
とされる。
【０００７】
そして、このＰＷＭ変調回路１１からの一方のＰＷＭ信号ＰＡがドライブ回路１３に供給されて図１５Ａに示すように、信号ＰＡと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＡ、−ＰＡが形成され、これらパルス電圧＋ＰＡ、−ＰＡが、１対のスイッチング素子、例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（Ｑ１１、Ｑ１２）のゲートにそれぞれ供給される。
【０００８】
この場合、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（Ｑ１１、Ｑ１２）は、プッシュプル回路１５を構成するものであり、ＦＥＴ（Ｑ１１）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１２）のドレインに接続され、このＦＥＴ（Ｑ１２）のソースが接地に接続される。また、電源端子ＴＰＷＲには、安定した直流電圧＋ＶＤＤが電源電圧として供給される。なお、電圧＋ＶＤＤは、例えば２０Ｖ〜５０Ｖである。
【０００９】
そして、ＦＥＴ（Ｑ１１）のソースおよびＦＥＴ（Ｑ１２）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカ１９の一端に接続される。
【００１０】
また、ＰＷＭ変調回路１１から他方のＰＷＭ信号ＰＢに対しても、ＰＷＭ信号ＰＡに対してと同様に構成される。すなわち、ＰＷＭ信号ＰＢがドライブ回路１４に供給されて図１５Ｂに示すように、信号ＰＢと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＢ、−ＰＢが形成され、これらパルス電圧＋ＰＢ、−ＰＢが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１３、Ｑ１４）のゲートにそれぞれ供給される。
【００１１】
そして、ＦＥＴ（Ｑ１３）のソースおよびＦＥＴ（Ｑ１４）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続される。
【００１２】
したがって、＋ＰＡ＝“Ｈ”のときには、−ＰＡ＝“Ｌ”であり、ＦＥＴ（Ｑ１１）がオンになるとともに、ＦＥＴ（Ｑ１２）がオフになるので、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点の電圧ＶＡは、図１５Ｃに示すように、電圧＋ＶＤＤとなる。また、逆に、＋ＰＡ＝“Ｌ”のときには、−ＰＡ＝“Ｈ”であり、ＦＥＴ（Ｑ１１）がオフになると共に、ＦＥＴ（Ｑ１２）がオンになるので、ＶＡ＝０となる。
【００１３】
同様に、＋ＰＢ＝“Ｈ”のときには、−ＰＢ＝“Ｌ”であり、ＦＥＴ（Ｑ１３）がオンになるとともに、ＦＥＴ（Ｑ１４）がオフになるので、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点の電圧ＶＢは、図１５Ｄに示すように、電圧＋ＶＤＤとなる。また、逆に、＋ＰＢ＝“Ｌ”のときには、−ＰＢ＝“Ｈ”であり、ＦＥＴ（Ｑ１３）がオフになるとともに、ＦＥＴ（１４）がオンになるので、ＶＢ＝０となる。
【００１４】
そして、ＶＡ＝＋ＶＤＤ、かつ、ＶＢ＝０の期間には、図１４および図１５Ｅに示すように、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点へと、電流ｉが流れる。
【００１５】
また、ＶＡ＝０、かつ、ＶＢ＝＋ＶＤＤの期間には、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶＡ＝ＶＢ＝＋ＶＤＤの期間、およびＶＡ＝ＶＢ＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ（Ｂｒｉｄｇｅ
Ｔｉｅｄ Ｌｏａｄ）回路を構成している。
【００１６】
そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＰＡ、ＰＢが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【００１７】
こうして、図１４の回路は、パワーアンプとして動作するが、このとき、ＦＥＴ（Ｑ１１〜Ｑ１４）は、入力されたデジタルオーディオ信号Ｐｉｎに対応して電源電圧＋ＶＤＤをスイッチングして、電力増幅をするので、効率が高く、また、大出力を得ることができる。
【００１８】
なお、例えば、図１４に示したように構成されるいわゆるＤ級アンプの場合、入力信号レベルが０（ゼロ）の場合においても、これに対応したパルス幅のＰＷＭ信号が形成される。例えば、入力信号レベルが０であるとき、１サイクル期間においてデューティ比が５０％であるＰＷＭ信号となる。このため、入力信号レベルが０の場合であっても、Ｄ級アンプのスイッチング素子は切り換えられることになり、無駄に電力を消費してしまう原因になっている。
【００１９】
この問題を解決する方式の一つとして、例えば、以下に示す特許文献１に記載されているように、入力信号レベルが０の場合には、ＰＷＭ変調部において、パルス幅が０となるＰＷＭ信号を形成することにより、スイッチング素子の切り換え動作を抑制し、無入力信号時の無駄な電力消費を無くすようにする方式が提案されている。
【００２０】
【特許文献１】
特開平１０−３０３６５７号公報
【００２１】
【発明が解決しようとする課題】
ここで、いわゆるＤ級アンプにおける消費電力の問題について検討を加える。例えば図１４に示したように構成されるいわゆるＤ級アンプの場合、再生停止や再生一時停止などによりデジタルオーディオ信号が入力されなくなった場合や、入力されるデジタルオーディオ信号がヌルストリームである場合においても、上述したように、入力信号レベルが０（ゼロ）の場合に対応するＰＷＭ信号がＰＷＭ変調部１１において形成され、これがドライブ回路１３、１４に供給されるので、ドライブ回路１３、１４からのドライブパルスによって、ＦＥＴ（Ｑ１１、Ｑ１２）、ＦＥＴ（Ｑ１３、Ｑ１４）は切り換えられる。
【００２２】
つまり、当該Ｄ級アンプに電源が供給されている間においては、入力信号が無い状態にあるときにも、プッシュプル回路１５、１６は切り換えられる。各プッシュプル回路は、ＰＷＭ信号の立ち上がり時点および立下り時点における過渡状態が存在し、所謂立ち上がり時間、立下り時間と称される時間を要してスイッチングする。このため、この極わずかな時間でも、頻繁に、ＦＥＴ（Ｑ１１、Ｑ１２）を介して電源端子ＴＰＷＲと接地間にいわゆる貫通電流が流れ、無駄に電力が消費されてしまうことが考えられる。
【００２３】
シミュレーションによると、入力信号が無い無信号時における貫通電流は、実際の回路構成などにもよるが、平均すると数十ミリアンペア程度であることが確認された。このような無駄な電力の消費はできれば無いほうが望ましい。特に、携帯型のオーディオ機器など、電池を駆動電源として用いている電子機器の場合には、電池の寿命を短くし、駆動時間の長時間化を阻害する原因となることが考えられる。
【００２４】
このため、上述の特許文献１において示されている方式、つまり、無入力信号時においては、ＰＷＭ変調部において形成するＰＷＭ信号のパルス幅を０にする方式を用いることによって、Ｄ級アンプにおける消費電力の低減を図ることが可能である。
【００２５】
しかしながら、ＰＷＭ変調部の構成については変更することなく、できるだけ簡単に、かつ、確実に消費電力の低減を実現したいとする要求がある。さらに、無入力信号時、すなわち、入力信号レベルが０である場合はもちろん、入力信号レベルが０でない場合においても消費電力の低減を推し進め、より電力の省力化を実現するようにすることが求められている。
【００２６】
以上のことにかんがみ、この発明は、貫通電流を低減させ、省電力化を実現したデジタルアンプの構成のパワーアンプ装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明のパワーアンプ装置は、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記スイッチング手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の有無を検出する検出手段と、
前記検出手段により、前記入力信号が無いことが検出された場合に、前記スイッチング手段の前段において、前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を低くするようにする周波数制限手段と
を備えることを特徴とする。
【００２８】
この請求項１に記載の発明のパワーアンプ装置によれば、検出手段により入力信号が無いことが検出された場合に、周波数制限手段によって、パルス変調手段からのパルス変調信号に基づいてドライブ手段において形成されてスイッチング手段に供給されるドライブパルスの周波数が低くなるように制限される。
【００２９】
これにより、入力信号が無い無信号時において、スイッチング手段の１対のスイッチング素子が頻繁にスイッチングされることが防止される。したがって、無信号時におけるスイッチング手段のスイッチングの回数が減少し、結果としてスイッチング手段に流れる貫通電流が低減することなり、消費電力の省力化が実現される。
【００３０】
また、請求項５に記載の発明のパワーアンプ装置は、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記増幅手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の有無を検出する検出手段と、
前記検出手段により、前記入力信号が無いことが検出された場合に、前記１対のスイッチ素子への前記ドライブパルスの供給を停止させるようにする供給制限手段と
を備えることを特徴とする。
【００３１】
この請求項５に記載の発明のパワーアンプ装置によれば、検出手段により入力信号が無いことが検出された場合に、供給制限手段によって、パルス変調手段からのパルス変調信号に基づいてドライブ手段において形成されてスイッチング手段に供給されるドライブパルスの供給が停止するように制限される。
【００３２】
これにより、入力信号が無い無信号時において、スイッチング手段の１対のスイッチング素子がスイッチングされないようにされる。つまり、無信号時において、スイッチング手段のスイッチング動作を停止させて、スイッチング手段に流れる貫通電流を低減させ、消費電力の省力化が実現される。
【００３３】
請求項９に記載の発明のパワーアンプ装置は、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記スイッチング手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の平均的なレベルを検出するレベル検出手段と、
前記レベル検出手段の検出結果に応じて、前記スイッチング手段の前段において、前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を制御する周波数制御手段と
を備えることを特徴とする。
【００３４】
この請求項９に記載の発明のパワーアンプ装置によれば、レベル検出手段により入力信号の平均的なレベルが検出され、このレベル検出手段における結果に応じて、周波数制御手段によりドライブパルスの周波数が制御するようにされる。
【００３５】
これにより、例えば、いわゆるＢＧＭ（Ｂａｃｋ Ｇｒｏｕｎｄ Ｍｕｓｉｃ）のように、会話や思考の邪魔にならない程度の低音量レベルの入力信号である場合には、ドライブパルスの周波数を低くすることにより、ＢＧＭ再生としては十分な音質を確保しつつ、スイッチング手段の１対のスイッチング素子が頻繁にスイッチングされることが防止され、入力信号レベルが０でない場合においても、消費電力の低減を実現することができるようにされる。
【００３６】
もちろん、音楽を鑑賞する場合など、入力信号レベルが所定値以上である場合などのおいては、ドライブパルスの周波数を低くするようにする制御は行われないようにされ、高品位の音声再生が行うようにされる。
【００３７】
【発明の実施の形態】
以下、図を参照しながら、この発明によるパワーアンプ装置の一実施の形態について説明する。以下に説明する実施の形態のパワーアンプ装置は、いずれもいわゆるＤ級アンプと呼ばれるデジタルアンプ装置を用いて構成するようにしたものである。
【００３８】
［第１の実施の形態］
［パワーアンプ部分がフルブリッジ構成の場合の例］
図１は、この発明によるパワーアンプ装置の第１の実施の形態を説明するための図である。図１において、１０番台の参照符号（参照符号１１〜１９まで）が付された部分がデジタルオーディオ信号を増幅するパワーアンプ部分であり、クロック生成部１２を除く各部分は、図１４を用いて前述したいわゆるＤ級アンプと同様に構成したものである。
【００３９】
クロック生成部１２は、発振回路１２１とクロック生成回路１２２とからなり、後述する入力検出部２０からの制御に応じて、種々の周波数のクロック信号ＣＬＫが生成可能なものである。
【００４０】
この第１の実施の形態において、発振回路１２１は、例えば、水晶発振子を備え、所定の周波数の基準クロック信号Ｒｅｆを生成して、これをクロック生成回路１２２に供給するものである。クロック生成回路１２２は、いわゆるＰＬＬ回路の構成とされたものであり、発振回路１２１からの基準クロック信号Ｒｅｆと、後述する入力検出部２０からの制御信号ＣＣＴの供給を受けて、制御信号ＣＣＴにより指示された周波数のクロック信号ＣＬＫを生成するものである。
【００４１】
図２は、クロック生成回路１２２の構成例を説明するためのブロック図である。図２に示すように、クロック生成回路１２２は、位相比較器２２１と、ループフィルタ２２２と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２２３と、分周器２２４とを備えるものである。
【００４２】
そして、上述の発振回路１２１からの基準クロック信号Ｒｅｆが、クロック生成回路１２２の位相比較回路２２１に供給される。位相比較回路２２１には、図２に示すように、ＶＣＯ２２３からの出力信号も供給される。
【００４３】
位相比較回路２２１は、これに供給された２つの信号の位相を比較し、その差分に応じて、ＶＣＯ２２３からの発振信号の位相が、基準クロック信号Ｒｅｆと一致するように制御するための信号（制御電圧）を形成する。位相比較回路２２１からの出力信号は、ループフィルタ２２２を通じてＶＣＯ２２３に供給される。
【００４４】
ＶＣＯ２２３は、ループフィルタ２２２を通じて供給される制御電圧に応じて、周波数が調整するようにされた信号を発振する。ＶＣＯ２２３において発振された信号は、上述したように、位相比較回路２２１に供給されるとともに、分周器２２４にも供給される。
【００４５】
分周器２２４は、後述する入力検出部２０からの周波数制御信号ＣＣＴである分周比データの供給を受け、ＶＣＯ２２３からの信号を分周して、入力検出部２０から指示するようにされた周波数のクロック信号ＣＬＫを形成し、これをＰＷＭ変調回路１１に供給する。ＰＷＭ変調回路１１では、クロック生成回路１２２からのクロック信号ＣＬＫに応じて、デジタルオーディオ信号ＰｉｎをＰＷＭ変調することなる。
【００４６】
そして、この第１の実施の形態において、入力検出部２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを備えたマイクロコンピュータであり、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号を監視し、デジタルオーディオ信号が有る期間である有信号期間と、デジタルオーディオ信号が無い、あるいは、ヌルストリームである期間である無信号期間とを検出する。
【００４７】
具体的には、入力端子Ｔｉｎを通じて供給される入力信号Ｐｉｎのレベルが、予め決められる閾値以下となる期間が、連続して所定時間（例えば、数十秒から数分程度の時間）経過した場合に、処理すべきデジタルオーディオ信号が無い無信号期間であることを検出する。逆に、入力端子Ｔｉｎを通じて供給される信号のレベルが、予め決められる閾値より大きい場合には、処理すべきデジタルオーディオ信号が有る有信号期間であることを検出する。
【００４８】
そして、入力検出部２０は、デジタルオーディオ信号が有ることを検出した場合には、ＰＷＭ変調部１１においてデジタルオーディオ信号をＰＷＭ変調する際に用いられる予め決められた周波数のクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、上述したようにクロック生成回路１２２の分周器２２４に供給する。
【００４９】
この第１の実施の形態においては、ＰＷＭ変調部１１においてデジタルオーディオ信号をＰＷＭ変調する際に用いるクロック信号ＣＬＫの通常の周波数は、デジタルオーディオ信号のサンプリング周波数ｆｓの例えば１６倍のキャリア周波数とするようにしている。
【００５０】
したがって、所定レベル以上のデジタルオーディオ信号が供給されており、通常通りデジタルオーディオ信号をＰＷＭ変調する場合には、供給されているデジタルオーディオ信号のサンプリング周波数ｆｓを例えば４８ｋＨｚとすると、キャリア周波数ｆｃ＝１６×４８ｋＨｚ＝７６８ｋＨｚとなり、この７６８ｋＨｚの周波数のクロック信号ＣＬＫを生成するようにするための分周比データが、クロック生成回路１２２の分周器２２４に供給されることになる。
【００５１】
これにより、クロック生成回路１２２からＰＷＭ変調回路１１にキャリア周波数ｆｃのクロック信号ＣＬＫが供給され、このクロック信号ＣＬＫに応じてデジタルオーディオ信号のＰＷＭ変調処理が行われ、デジタルオーディオ信号である入力信号Ｐｉｎに応じた電流をスピーカに流して、入力信号Ｐｉｎに応じて音声をスピーカから放音することができるようにされる。
【００５２】
また、入力検出部２０は、デジタルオーディオ信号が無い無信号期間を検出した場合には、上述のように予め決められる通常のキャリア周波数ｆｃよりも周波数の低いクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、上述したようにクロック生成回路１２２の分周器２２４に供給する。
【００５３】
この第１の実施の形態において、デジタルオーディオ信号が無い無信号期間を検出した場合にクロック生成回路１２２の分周器２２４に供給するクロック信号ＣＬＫの周波数は、例えば、キャリア周波数ｆｃと同じ、あるいは、キャリア周波数ｆｃの数分の１から数十分の１程度、あるいは、それ以下となるようにされる。例えば、キャリア周波数ｆｃが７６８ｋＨｚである場合、クロック信号ＣＬＫの周波数としては、７６８ｋＨｚ、３８４ｋＨｚ、１９２ｋＨｚ、９６ｋＨｚ、…などの周波数が用いられるようにされる。
【００５４】
これにより、処理すべきデジタルオーディオ信号の供給が無い無信号期間においては、キャリア周波数ｆｃよりも低い周波数のクロック信号ＣＬＫがＰＷＭ変調回路１１に供給されて、通常よりも長い間隔を空けたタイミングで、信号レベルがゼロに対応したパルス幅のＰＷＭ信号（デューティ比５０％のパルス幅のＰＷＭ信号）が形成されることになる。
【００５５】
この通常よりも長い間隔を空けたタイミングで形成するようにされた信号レベルがゼロに対応したパルス幅のＰＷＭ信号に応じたドライブパルスがドライブ回路１３、１４において形成され、これがプッシュプル回路１５の１対のＦＥＴ（Ｑ１１、Ｑ１２）、プッシュプル回路１６の１対のＦＥＴ（Ｑ１３、Ｑ１４）に供給される。
【００５６】
この場合、ドライブ回路１３、１４から出力されるドライブパルスは、その周期が通常よりも長くなるようにされているので、ＦＥＴ（Ｑ１１、Ｑ１２）、ＦＥＴ（Ｑ１３、Ｑ１４）のスイッチング回数を減少させ、単位時間当たりの貫通電流の発生回数を大幅に削減することを可能にしている。
【００５７】
また、以下に説明するように、この第１の実施の形態においては、例えば、ＰＷＭ変調時の誤動作によるノイズを発生させないようにするため、クロック信号ＣＬＫの周波数を急激に変化させるのではなく、ＰＬＬ回路を用いることによって、徐々に（段階的に）変化させるようにしたものである。
【００５８】
［第１の実施の形態のパワーアンプ装置の動作について］
上述のように、ＰＷＭ変調部１１に供給するクロック信号ＣＬＫの周波数を可変に制御することが可能なこの第１の実施の形態のパワーアンプ装置の動作について詳細に説明する。なお、ここでは、デジタルオーディオ信号である入力信号Ｐｉｎと、クロック信号ＣＬＫと、ＰＷＭ信号ＰＡ、ＰＢと、電流ｉとの関係を示す波形図である図３をも参照しながら説明する。
【００５９】
この第１の実施の形態のパワーアンプ装置に電源が投入されると、各部に電源が供給され動作を開始する。まず、入力検出部２０は、クロック生成回路１２２の分周器２２４に予め決められた分周比データを周波数制御信号ＣＣＴとして供給するとともに、入力端子Ｔｉｎを通じて入力される信号を監視し、入力信号の有無の検出を開始する。
【００６０】
ここで、入力検出部２０からクロック生成回路１２２の分周器２２４に供給される分周比データは、デジタルオーディオ信号の入力があるとした場合において、ＰＷＭ変調に用いられる通常のキャリア周波数ｆｃのクロック信号ＣＬＫを形成するためのものである。前述した例に従えば、キャリア周波数ｆｃ＝７６８ｋＨｚのクロック信号ＣＬＫを形成するためのものである。
【００６１】
クロック生成部１２は、入力検出部２０からの周波数制御信号ＣＣＴに基づいて、予め決められたキャリア周波数ｆｃのクロック信号ＣＬＫ（図３（Ｂ））を形成し、これをＰＷＭ変調部１１に供給する。なお、図３（Ａ）は、入力信号Ｐｉｎの有信号期間と無信号期間の説明を簡単にするため、入力信号Ｐｉｎのレベルを模式的にアナログ波形を用いて表した例を示している。
【００６２】
ＰＷＭ変調部１１は、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎ（図３（Ａ））と、クロック生成部１２からのクロック信号ＣＬＫ（図３（Ｂ））との供給を受け、デジタルオーディオ信号Ｐｉｎを１対のＰＷＭ信号ＰＡ、ＰＢ（図３（Ｃ）、（Ｅ））に変換する。
【００６３】
図３において有信号期間に示すように、デジタルオーディオ信号である入力信号Ｐｉｎが供給されている期間においては、ＰＷＭ信号ＰＡ、ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルに対応して変化するものであるが、一方のＰＷＭ信号のＰＡのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの大きさとされ、他方のＰＷＭ信号ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされる。
【００６４】
そして、このＰＷＭ変調回路１１からの一方のＰＷＭ信号ＰＡがドライブ回路１３に供給されて、信号ＰＡと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＡ（図３（Ｃ））、−ＰＡ（図３（Ｄ））が形成され、これらパルス電圧＋ＰＡ、−ＰＡが、プッシュプル回路を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１１、Ｑ１２）のゲートにそれぞれ供給される。
【００６５】
そして、図１に示したように、ＦＥＴ（Ｑ１１）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１２）のドレインに接続され、このＦＥＴ（Ｑ１２）のソースが接地に接続されている。そして、ＦＥＴ（Ｑ１１）のソースおよびＦＥＴ（Ｑ１２）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカ１９の一端に接続されている。
【００６６】
また、ＰＷＭ変調回路１１から他方のＰＷＭ信号ＰＢに対しても、ＰＷＭ信号ＰＡに対してと同様に構成される。すなわち、ＰＷＭ信号ＰＢがドライブ回路１４に供給されて、信号ＰＢと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＢ（図３（Ｅ））、−ＰＢ（図３（Ｆ））が形成され、これらパルス電圧＋ＰＢ、−ＰＢが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１３、Ｑ１４）のゲートにそれぞれ供給される。
【００６７】
そして、図１に示したように、ＦＥＴ（Ｑ１３）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１４）のドレインに接続され、このＦＥＴ（Ｑ１４）のソースが接地に接続されている。そして、ＦＥＴ（Ｑ１３）のソースおよびＦＥＴ（Ｑ１４）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続されている。
【００６８】
図１に示したように、プッシュプル回路１５、１６の電源端子ＴＰＷＲには、安定した直流電圧＋ＶＤＤが電源電圧として供給される。直流電圧＋ＶＤＤは、例えば２０Ｖ〜５０Ｖである。
【００６９】
したがって、＋ＰＡ＝“Ｈ”のときには、−ＰＡ＝“Ｌ”であり、ＦＥＴ（Ｑ１１）がオンになるとともに、ＦＥＴ（Ｑ１２）がオフになるので、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点の電圧ＶＡは、電圧＋ＶＤＤとなる。また、逆に、＋ＰＡ＝“Ｌ”のときには、−ＰＡ＝“Ｈ”であり、ＦＥＴ（Ｑ１１）がオフになると共に、ＦＥＴ（Ｑ１２）がオンになるので、ＶＡ＝０となる。
【００７０】
同様に、＋ＰＢ＝“Ｈ”のときには、−ＰＢ＝“Ｌ”であり、ＦＥＴ（Ｑ１３）がオンになるとともに、ＦＥＴ（Ｑ１４）がオフになるので、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点の電圧ＶＢは、電圧＋ＶＤＤとなる。また、逆に、＋ＰＢ＝“Ｌ”のときには、−ＰＢ＝“Ｈ”であり、ＦＥＴ（Ｑ１３）がオフになるとともに、ＦＥＴ（１４）がオンになるので、ＶＢ＝０となる。
【００７１】
そして、ＶＡ＝＋ＶＤＤ、かつ、ＶＢ＝０の期間には、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点へと、電流ｉが流れる。
【００７２】
また、ＶＡ＝０、かつ、ＶＢ＝＋ＶＤＤの期間には、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶＡ＝ＶＢ＝＋ＶＤＤの期間、およびＶＡ＝ＶＢ＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ回路を構成している。
【００７３】
そして、図３（Ｇ）に示すように、電流ｉの流れる期間は、もとのＰＷＭ信号ＰＡ、ＰＢが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【００７４】
このようにして、処理すべきデジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じて供給されているときには、入力されたデジタルオーディオ信号Ｐｉｎに応じた音声をスピーカ１９から放音することができるようにされる。
【００７５】
そして、図３に示した例の場合には、時点ｔ１以降においては、再生停止、あるいは、再生一時停止の機能が用いられるなどしたために、処理すべきデジタルオーディオ信号である入力信号Ｐｉｎの入力がなくなっている場合を示している。前述もしたように、音声信号の有無は、入力検出部２０において検出される。
【００７６】
つまり、入力検出部２０は、図３において、無信号検出期間ＮＳが示すように、入力信号のレベルが予め決められた閾値以下の期間が、予め決められた時間（例えば、数十秒から数分程度）継続した場合に、処理すべき入力信号がなく、無信号期間に入ったことを検出する。
【００７７】
入力検出部２０は、上述のように、入力信号が無く、無信号期間に入ったことを検出すると、クロック信号ＣＬＫの周波数を低くするようにするための分周比データを形成し、これを周波数制御信号ＣＣＴとして、クロック生成回路１２２の分周器２２４に供給する。
【００７８】
これにより、図３（Ｂ）に示すように、無信号検出期間ＮＳ終了した時点ｔ２以降においては、クロック信号ＣＬＫの周波数は、通常の周波数ｆｃよりも低い周波数となるように制御される。
【００７９】
つまり、所定レベル以上のデジタルオーディオ信号Ｐｉｎが存在しない期間が、所定時間以上継続した後の無信号期間においては、クロック信号の周波数は、通常の周波数よりも低くなるように制御され、例えば、サンプリング周波数ｆｓと同じか、サンプリング周波数ｆｓの数分の１から数十分の１程度となるようにされる。この周波数が低く制御される期間が、図３に示したクロック低減期間ＤＷである。
【００８０】
そして、この第１の実施の形態においては、図２を用いて上述したように、クロック生成回路１２２は、ＰＬＬ回路の構成とされたものであるので、クロック信号ＣＬＫの周波数は、徐々に（段階的に）低くなるようにされる。このようにクロック信号ＣＬＫの周波数を徐々に低くする構成とすることにより、周波数変化の各回路部分への影響を抑制し、クロック信号ＣＬＫの周波数の急激な変化が生じた場合に発生する可能性のあるノイズや異音の発生などの誤動作を防止することができるようにしている。
【００８１】
このように、クロック低減期間ＤＷにおいては、クロック信号ＣＬＫの周波数が低くなるように制御され、そのクロック信号ＣＬＫの周期に応じた、信号レベルがゼロである場合のパルス幅を持つＰＷＭ信号ＰＡ、ＰＢが形成される。これにより、プッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）、プッシュプル回路１６のＦＥＴ（Ｑ１３、Ｑ１４）のスイッチング回数が減少し、貫通電流の発生回数が抑制されて、消費電力の低減が実現できる。
【００８２】
そして、再生開始や再生一時停止解除などの操作がされることにより、デジタルオーディオ信号の供給が開始されると、所定の信号レベル以上の入力信号が供給されるので、入力検出部２０はこれを検出し、クロック信号ＣＬＫの周波数を元の周波数（例えば７６８ｋＨｚ）のクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、クロック生成回路１２２の分周器２２４に供給する。
【００８３】
これにより、クロック生成部１２からＰＷＭ変調部１１に供給されるクロック信号ＣＬＫの周波数が、元の通常時の周波数に戻すようにされ、前述したように、入力信号Ｐｉｎは、ＰＷＭ変調され、スピーカ１９の駆動に用いるようにされる。
【００８４】
このように、図１に示した第１の実施の形態のパワーアンプ装置は、有信号期間に比べて、無信号検出期間を除く無信号期間（周波数低減期間ＤＷ）においては、クロック信号の周波数を低くするようにしているので、貫通電流の発生回数を低減させ、消費電力の省力化を実現することができる。
【００８５】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図１に示したパワーアンプ装置において、パワーアンプ部分は、プッシュプル回路１５、１６によりＢＴＬ回路を構成し、いわゆるフルブリッジの構成となるように形成した。しかし、パワーアンプ部分は、フルブリッジの構成に限るものではなく、その出力段をいわゆるハーフブリッジの構成とすることもできる。
【００８６】
図４は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたパワーアンプ装置を説明するための図である。なお、図４において、図１に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【００８７】
図４に示すように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。
【００８８】
この図４に示したパワーアンプ装置において、ＰＷＭ変調部１１は、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎと、クロック生成部１２からのクロック信号ＣＬＫの供給を受けて、デジタルオーディオ信号ＰｉｎをＰＷＭ信号ＰＡに変換する。
【００８９】
ＰＷＭ変調部１１において形成されたＰＷＭ信号ＰＡは、ドライブ回路１３に供給され、ここで１対のドライブパルス＋ＰＡ、−ＰＡが形成され、これらドライブパルス＋ＰＡ、−ＰＡがプッシュプル回路１５に供給される。
【００９０】
このプッシュプル回路１５の出力端が、コンデンサ３１を通じ、さらにローパスフィルタ１７を通じてスピーカ１９の一端に接続されるとともに、その他端は接地される。したがって、この図４に示すパワーアンプ装置においても、スピーカ１９にはデジタルオーディオ信号Ｐｉｎに対応した極性および大きさの電流ｉが流れ、電力増幅が行われる。
【００９１】
そして、この図４に示したパワーアンプ装置においても、入力検出部２０は、入力端子Ｔｉｎを通じて供給される入力信号を監視し、入力信号の有無を検出する。そして、入力信号が有る期間においては、デジタルオーディオ信号ＰｉｎをＰＷＭ変調するために用いる通常の周波数（例えば、７６８ｋＨｚ）のクロック信号を形成するための分周比データを周波数制御信号ＣＣＴとして、ＰＬＬ回路の構成とされたクロック生成回路１２２の分周器に供給する。
【００９２】
これにより、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎは、上述したように、ＰＷＭ変調されるとともに、ドライブパルスに変換され、プッシュプル回路１５に供給されて増幅された後、スピーカ１９に供給されることにより、入力されたデジタルオーディオ信号に応じた音声が、スピーカ１９から放音するようにされる。
【００９３】
また、入力端子Ｔｉｎを通じて入力信号Ｐｉｎが所定時間ないと判断した場合には、入力検出部２０は、クロック信号ＣＬＫの周波数を低くするようにするための分周比データを形成し、これを周波数制御信号ＣＣＴとして、クロック生成回路１２２の分周器に供給する。
【００９４】
これにより、ＰＭＷ変調部１１に供給するクロック信号の周波数が低くなるように制御され、図１〜図３を用いて説明したフルブリッジの構成のパワーアンプ装置の場合と同様に、信号レベルがゼロの場合のパルス幅のＰＷＭ信号が形成される周期が長くなり、プッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）のスイッチング回数を減少させて、結果として、消費電力を低減させることができる。
【００９５】
このように、この第１の実施の形態のパワーアンプ装置は、フルブリッジの構成と、ハーフブリッジの両方の構成とのいずれの構成をとることも可能なものである。
【００９６】
なお、この第１の実施の形態において、クロック生成部１２の発振回路１２１は、水晶発振子を用いたものとして説明したが、これに限るものではない。例えば、ＬＣ発振回路、ＲＣ発振回路、セラミック発振回路など、各種の発振回路を用いることが可能である。
【００９７】
また、クロック生成部１２のクロック生成回路１２２は、ＰＬＬ回路の構成を有するものとして説明したが、クロック生成回路１２２は、デジタル回路、アナログ回路のいずれのものであってもよいし、また、ＰＬＬ回路の構成を有するものに限らず、単に分周器としての機能を有するものであってもよい。
【００９８】
なお、この第１の実施の形態、および後述される実施の形態において、入力検出部２０は入力信号Ｐｉｎのレベルを監視して信号の有無を検出しているが、本発明はこれに限らず、図１に示されるように、入力端子Ｔｓｔを通じて供給されるステータス信号ＳＴによりクロック信号ＣＬＫの周波数を制御するようにしてもよい。このステータス信号ＳＴは、このパワーアンプ装置に接続される例えばＣＤ再生装置がポーズ（一時停止）状態、または停止状態であるときに、そのＣＤ再生装置から出力される信号であって、このステータス信号ＳＴが供給される場合にはこのパワーアンプ装置に供給されるオーディオ信号は無い状態であると判別される。
【００９９】
［第２の実施の形態］
以下に説明するこの第２の実施の形態のパワーアンプ装置は、上述した第１の実施の形態のパワーアンプ装置と同様に、いわゆるＤ級アンプの構成を有するものである。しかし、無信号時における貫通電流の発生回数を低減するために、ＰＷＭ変調部１１に供給するクロック信号の周波数を低くするのではなく、クロック信号の供給を停止させることによって、プッシュプル回路のスイッチチング動作を停止させるようにしたものである。
【０１００】
これは、同じように構成するいわゆるＤ級アンプであっても、用いる回路素子の違いなどにより、クロック信号ＣＬＫの周波数の変化がノイズの原因にならないものや、逆にクロック信号ＣＬＫの周波数の僅かな変化でもノイズの原因になるものを構成することが可能であり、このようなＤ級アンプを用いた場合には、できるだけ素早くクロック信号ＣＬＫの周波数の変更を完了させることが望ましいという点を考慮したものである。
【０１０１】
［パワーアンプ部分がフルブリッジ構成の場合の例］
図５は、この第２の実施の形態のパワーアンプ装置を説明するための図である。図５に示すこの第２の実施の形態のパワーアンプ装置において、図１に示した第１の実施の形態のパワーアンプ装置と同様に構成される部分には同じ参照符号を付している。
【０１０２】
すなわち、図５に示すこの第２の実施の形態のパワーアンプ装置は、ＰＷＭ変調部１１、ドライブ回路１３、１４、プッシュプル回路１５、１６、ローパスフィルタ１７、１８からなるパワーアンプ部分は、図１に示した第１の実施の形態のパワーアンプ装置と同様に構成された部分であり、プッシュプル回路１５、１６がＢＴＬ回路を構成するいわゆるフルブリッジのパワーアンプ装置である。
【０１０３】
そして、この第２の実施の形態のパワーアンプ装置において、クロック生成部１２もまた、第１の実施の形態のパワーアンプ装置のクロック生成部１２と同様に構成されたものである。しかし、この第２の実施の形態のパワーアンプ装置の場合には、クロック生成部１２において生成するクロック信号ＣＬＫの周波数を変えることはない。
【０１０４】
このため、クロック生成部１２は、ＰＬＬ回路の構成に限るものではない。クロック生成部１２は、所定の周波数のクロック信号ＣＬＫを発振させる水晶発振回路、ＬＣ発振回路、ＲＣ発振回路、セラミック発振回路などの各種の発振回路のみによって構成することも可能である。
【０１０５】
また、この第２の実施の形態のパワーアンプ装置において入力検出部４０もまた、第１の実施の形態のパワーアンプ装置の入力検出部２０と同様に、ＣＰＵ、ＲＯＭ、ＲＡＭなどを備えたマイクロコンピュータであり、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号を監視し、デジタルオーディオ信号が有る有信号期間と、デジタルオーディオ信号が無い、あるいは、ヌルストリームである期間である無信号期間とを検出する。
【０１０６】
この第２の実施の形態においても、入力検出部４０は、入力端子Ｔｉｎを通じて供給される信号のレベルが、予め決められる閾値以下となる期間が、連続して所定時間継続した場合に、処理すべきデジタルオーディオ信号が無い無信号期間であることを検出する。また、入力端子Ｔｉｎを通じて供給される信号のレベルが、予め決められる閾値より大きい場合には、処理すべきデジタルオーディオ信号が有る有信号期間であることを検出する。
【０１０７】
そして、この第２の実施の形態において、入力検出部４０は、有信号期間を検出している場合には、“Ｈ”（ハイレベル）となり、無信号期間を検出している場合には、“Ｌ”（ローレベル）となる制御信号ＣＴＬを形成し、これを出力することができるようにしたものである。
【０１０８】
この入力検出部４０からの制御信号ＣＴＬと、クロック生成部１２からのクロック信号ＣＴＬとがＡＮＤ（論理積）回路５０に供給され、このＡＮＤ回路５０からの出力をクロック信号としてＰＷＭ変調部１１に供給するようにしている。
【０１０９】
すなわち、ＡＮＤ回路５０は、一種のスイッチ回路として機能し、入力検出部４０からの制御信号ＣＴＬが“Ｈ”である期間においてのみ、クロック生成部１２からのクロック信号ＣＬＫをＰＷＭ変調部１１に供給し、入力検出部４０からの制御信号ＣＴＬが“Ｌ”である期間においては、クロック生成部１２からのクロック信号ＣＬＫのＰＷＭ変調部１１への供給を停止するようにしている。
【０１１０】
これにより、有信号期間においては、クロック生成部１２からの通常の周波数のクロック信号ＣＬＫをＰＷＭ変調部１１に供給してＰＷＭ変調を行って、入力されたデジタルオーディオ信号に応じた音声をスピーカ１９から放音するようにする。
【０１１１】
そして、無信号期間においては、クロック信号ＣＬＫをＰＷＭ変調部１１に供給しないことにより、結果としてＰＷＭ信号の生成を停止させ、ドライブパルスをプッシュプル回路１５に供給しないようにすることにより、プッシュプル回路１５において貫通電流を流れないようにして、無信号期間における消費電力の低減を図っている。
【０１１２】
［第２の実施の形態のパワーアンプ装置の動作について］
上述のように、ＰＷＭ変調部１１へのクロック信号ＣＬＫの供給を制御することが可能なこの第２の実施の形態のパワーアンプ装置の動作について詳細に説明する。なお、ここでは、デジタルオーディオ信号である入力信号Ｐｉｎと、制御信号ＣＴＬと、クロック信号ＣＬＫと、ＰＷＭ信号ＰＡ、ＰＢと、電流ｉとの関係を示す波形図である図６をも参照しながら説明する。
【０１１３】
この第２の実施の形態のパワーアンプ装置に電源が投入されると、各部に電源が供給され動作を開始する。クロック生成部１２は、例えば、上述した第１の実施の形態のパワーアンプ装置の場合と同様に、入力されるデジタルオーディオ信号Ｐｉｎのサンプリング周波数ｆｓの１６倍のキャリア周波数ｆｃであるクロック信号ＣＬＫを形成し、これをＡＮＤ回路５０に供給する。
【０１１４】
また、入力検出部４０は、まず、“Ｈ”となる制御信号ＣＴＬを形成し、これをＡＮＤ回路５０に供給するとともに、入力端子Ｔｉｎを通じて入力される信号を監視し、入力信号の有無の検出を開始する。
【０１１５】
そして、図６において、有信号期間に示すように、所定レベル以上のデジタルオーディオ信号Ｐｉｎ（図６（Ａ））が供給されている期間においては、入力検出部４０からの制御信号ＣＴＬ（図６（Ｂ））は“Ｈ”の状態が維持されるので、クロック生成部１２からのクロック信号ＣＬＫ（図６（Ｃ））がそのままＡＮＤ回路５０を通じてＰＷＭ変調部１１に供給される。
【０１１６】
したがって、ＰＷＭ変調部１１において、ＰＷＭ信号ＰＡ、ＰＢが形成され、これらＰＷＭ信号ＰＡ、ＰＢがドライブ回路１３、１４に供給される。なお、図６（Ｃ）においては、簡単のため、前述の図３（Ａ）と同様に、入力信号Ｐｉｎのレベルを模式的に表した例を示している。
【０１１７】
ドライブ回路１３は、供給されたＰＷＭ信号ＰＡから、ドライブパルス＋ＰＡ（図６（Ｄ））、−ＰＡ（図６（Ｅ））を形成し、これらをプッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）のゲートに供給する。また、ドライブ回路１４は、供給されたＰＷＭ信号ＰＢから、ドライブパルス＋ＰＢ（図６（Ｆ））、−ＰＢ（図６（Ｇ））を形成し、これらをプッシュプル回路１６のＦＥＴ（Ｑ１３、Ｑ１４）のゲートに供給する。
【０１１８】
これにより、プッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）、プッシュプル回路１６のＦＥＴ（Ｑ１３、Ｑ１４）がスイッチングされ、プッシュプル回路１５、１６の出力段には電圧ＶＡ、ＶＢが発生し、スピーカ１９に電流ｉ（図６（Ｈ））が流れるようにされる。
【０１１９】
電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【０１２０】
このようにして、処理すべきデジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じて供給されているときには、入力されたデジタルオーディオ信号Ｐｉｎに応じた音声をスピーカ１９から放音することができるようにされる。
【０１２１】
そして、図６に示した例の場合にも、時点ｔ１以降においては、再生停止、あるいは、再生一時停止の機能が用いられるなどしたために、処理すべきオーディオ信号の入力がなくなっている。上述もしたように、音声信号の入力の有無は、入力検出部４０において検出される。
【０１２２】
入力検出部４０は、図６において、無信号検出期間ＮＳが示すように、入力信号のレベルが予め決められた閾値以下の期間が、予め決められた時間（例えば、数十秒から数分程度）以上継続した場合に、入力信号の供給がなく、無信号期間に入ったことを検出する。
【０１２３】
入力検出部４０は、無信号期間を検出すると、制御信号ＣＴＬを“Ｌ”にする。具体的には、図６（Ｂ）に示すように、入力検出部４０は、デジタルオーディオ信号である入力信号Ｐｉｎが、無信号あるいはヌルストリームの期間が所定時間経過した後の時点ｔ２以降においては、“Ｌ”の制御信号ＣＴＬを形成し、これをＡＮＤ回路５０に供給する。
【０１２４】
これにより、図６において時点ｔ２以降に示すように、制御信号ＣＴＬが“Ｌ”となった場合には、ＡＮＤ回路５０からは、クロック信号ＣＬＫは出力されないので、ＰＷＭ信号ＰＡ、ＰＢの形成が停止され、ドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢは生成されなくなる。
【０１２５】
したがって、プッシュプル回路１５、１６のゲートには、ドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢが供給されなくなるので、プッシュプル回路１５、１６におけるスイッチング動作が停止するようにされ、プッシュプル回路１５、１６において貫通電流が流れないようにされる。
【０１２６】
このように、図６に示した例の場合には、クロック停止期間ＳＰにおいては、プッシュプル回路１５、１６のスイッチング自体が停止されるので、このクロック信号停止期間ＳＰにおいては貫通電流が流れないようにされ、無信号期間における消費電力を低減させることができる。
【０１２７】
そして、再生開始や再生一時停止解除などの操作がされることにより、デジタルオーディオ信号の供給が開始されると、所定の信号レベル以上の入力信号が供給されるので、入力検出部４０はこれを検出し、“Ｈ”となる制御信号ＣＴＬを形成し、これをＡＮＤ回路５０に供給する。
【０１２８】
これにより、クロック生成部１２からのクロック信号ＣＬＫは、ＡＮＤ回路５０を通じてＰＷＭ変調部１１に供給され、前述したように、入力されたデジタルオーディオ信号がＰＷＭ変調されて、スピーカ１９の駆動に用いるようにされる。
【０１２９】
なお、この第２の実施の形態の場合には、ＰＷＭ変調部１１へのクロック信号の供給と停止とを制御するようにしているので、急峻にクロック信号の周波数を変化させるようにすることができるので、クロック信号の周波数が変化することにより各回路部分に与える影響を抑えることができるようにされる。
【０１３０】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図５に示したパワーアンプ装置は、上述もしたようにいわゆるフルブリッジの構成としたものである。しかし、これに限るものではなく、出力段をいわゆるハーフブリッジの構成とすることもできる。
【０１３１】
図７は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたこの例のパワーアンプ装置を説明するための図である。なお、図７において、図４に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【０１３２】
図７に示すように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。
【０１３３】
この図７に示したパワーアンプ装置において、ＰＷＭ変調部１１は、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎと、クロック生成部１２からのクロック信号ＣＬＫの供給を受けて、デジタルオーディオ信号ＰｉｎをＰＷＭ信号ＰＡに変換する。
【０１３４】
ＰＷＭ変調部１１において形成されたＰＷＭ信号ＰＡは、ドライブ回路１３に供給され、ここで１対のドライブパルス＋ＰＡ、−ＰＡが形成され、これらドライブパルス＋ＰＡ、−ＰＡがプッシュプル回路１５に供給される。
【０１３５】
このプッシュプル回路１５の出力端が、コンデンサ３１を通じ、さらにローパスフィルタ１７を通じてスピーカ１９の一端に接続されるとともに、その他端は設置される。したがって、この図４に示すパワーアンプ装置においても、スピーカ１９にはデジタルオーディオ信号Ｐｉｎに対応した極性および大きさの電流ｉが流れ、電力増幅が行われる。
【０１３６】
そして、この図７に示したパワーアンプ装置においても、入力検出部４０は、入力端子Ｔｉｎを通じて供給される入力信号を監視し、入力信号の有無を検出する。そして、入力信号が有る有信号期間においては、制御信号ＣＴＬを“Ｈ”にし、デジタルオーディオ信号ＰｉｎをＰＷＭ変調するために用いる通常の周波数（例えば、７６８ｋＨｚ）のクロック信号をＡＮＤ回路５０を通じてＰＷＭ変調部１１に供給する。
【０１３７】
これにより、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎは、上述したように、ＰＷＭ変調されるとともに、ドライブパルスに変換され、プッシュプル回路１５に供給されて増幅された後、スピーカ１９に供給されることにより、入力されたデジタルオーディオ信号Ｐｉｎに応じた音声が、スピーカ１９から放音するようにされる。
【０１３８】
また、入力端子Ｔｉｎを通じて入力信号の入力を所定時間継続して受けておらず、無信号期間であると判断した場合には、入力検出部４０は、制御信号ＣＴＬを“Ｌ”にし、クロック信号ＣＬＫをＰＷＭ変調部１１に供給しないようにする。
【０１３９】
これにより、ＰＭＷ変調部１１にクロック信号ＣＬＫが供給されなくなり、ＰＷＭ変調されなくなるので、プッシュプル回路１５のスイッチング動作が停止され、プッシュプル回路において貫通電流が流れないようにされ、結果として、消費電力を低減することができる。
【０１４０】
このように、この第２の実施の形態のパワーアンプ装置もまた、フルブリッジの構成と、ハーフブリッジの構成とのいずれの構成をとることも可能なものである。
【０１４１】
なお、この第２の実施の形態において、クロック停止期間ＳＰでは、図６（Ｄ）〜（Ｇ）に示すようにドライブ信号＋ＰＡ、＋ＰＢが“Ｈ”、−ＰＡ、−ＰＢが“Ｌ”の状態で保持されることが望ましい。これらのドライブ信号が反転した状態でもスピーカ１９には電流ｉが流れないが、特に図５に示すフルブリッジ構成では、スピーカ接続端に電源電圧＋ＶＤＤが現れるので上述のような状態で保持することが好ましい。
【０１４２】
［第２の実施の形態の変形例］
図５、図７に示した第２の実施の形態のパワーアンプ装置の場合には、ＰＷＭ変調部１１へのクロック信号ＣＬＫの供給をＡＮＤ回路５０を用いて制御するようにした。しかし、これに限るものではない。ＡＮＤ回路５０に換えて、各種のスイッチング素子を用いるようにすることもできる。
【０１４３】
図８、図９は、上述した第２の実施の形態のパワーアンプ装置の変形例を説明するための図である。図８は、図５に示したいわゆるフルブリッジ構成のパワーアンプ装置に対応するものである。また、図９は、図７に示したいわゆるハーフブリッジ構成のパワーアンプ装置に対応するものである。
【０１４４】
そして、図８、図９に示すように、この例のパワーアンプ装置は、ＡＮＤ回路５０に代えて、スイッチング素子７０を用いるようにしたものである。なお、説明を簡単にするため、図８においては、プッシュプル回路１５、１６の後段の回路部分を、また、図９においては、プッシュプル回路１５の後段の回路部分を省略しているが、いずれの場合にも、省略した部分は、図５、図７に示したパワーアンプ装置の対応部分と同様に構成される。
【０１４５】
図８、図９に示すこの例のパワーアンプ装置の場合には、ＰＷＭ変調部１１と、クロック生成部１２との間にスイッチング素子７０を設け、クロック生成部１２からのクロック信号ＣＬＫをスイッチング素子７０を通じて供給するようにしている。
【０１４６】
そして、スイッチング素子のオン／オフ制御を入力検出部６０が行うようにしている。入力検出部６０は、図５、図６に示した入力検出部４０と同様の機能を有するものであり、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号Ｐｉｎを監視し、処理すべきデジタルオーディオ信号が有る有信号期間と、処理すべきデジタルオーディオ信号の無い無信号期間とを検出する。
【０１４７】
そして、図６に示した制御信号ＣＴＬの場合と同様に、有信号期間および無信号検出期間ＮＳでは、“Ｈ”となり、無信号検出期間ＮＳを除く無信号期間であるクロック停止期間ＳＰにおいては、“Ｌ”となる切り換え信号を形成し、これをスイッチング素子７０の切り換え制御信号として用いるようにしている。
【０１４８】
したがって、図８、図９に示したパワーアンプ装置の場合、有信号期間、無信号検出期間ＮＳにおいては、入力検出部６０からの切り換え制御信号は“Ｈ”となり、スイッチング素子７０がオンとなるように制御されて、クロック生成部１２からのクロック信号ＣＬＫがスイッチング素子７０を通じてＰＷＭ変換部１１に供給される。この場合には、デジタルオーディオ信号である入力信号Ｐｉｎは、ＰＷＭ変調され、入力信号Ｐｉｎに応じた音声がスピーカから放音するようにされる。
【０１４９】
また、無信号検出期間ＮＳを除く無信号期間は、クロック停止期間ＳＰにおいては、入力検出部６０からの切り換え信号は“Ｌ”となり、スイッチング素子７０がオフとなるように制御されて、クロック生成部１２からのクロック信号がＰＷＭ変換部１１に供給されないようにされる。
【０１５０】
この場合には、デジタルオーディオ信号である入力信号Ｐｉｎは、ＰＷＭ変調されることは無く、後段のプッシュプル回路１５、１６にドライブパルスが供給されなくなり、プッシュプル回路１５、１６において貫通電流が流れないようにされ、消費電力を低減させることができる。
【０１５１】
すなわち、図８、図９に示したこの例のパワーアンプ装置は、図５、図６、図７を用いて説明したこの第２の実施の形態のパワーアンプ装置と同様に動作し、貫通電流が流れないようにさせて、消費電力の省力化を実現することができるものである。
【０１５２】
［第３の実施の形態］
以下に説明するこの第３の実施の形態のパワーアンプ装置は、図１〜図４を用いて上述した第１の実施の形態のパワーアンプ装置と同様に、いわゆるＤ級アンプの構成を有するものである。しかし、この第３の実施の形態のパワーアンプ装置は、上述の第１の実施の形態のパワーアンプ装置のように、貫通電流を低減するために、ＰＷＭ変調部に供給するクロック信号の周波数を低くするものではない。
【０１５３】
以下に説明する第３の実施の形態のパワーアンプ装置においては、ＰＷＭ変調部の後段において、プッシュプル回路に供給するドライブパルスの周波数を低くするようにして、無信号時におけるプッシュプル回路の貫通電流を低減させるようにしたものである。
【０１５４】
［パワーアンプ部分がフルブリッジ構成の場合の例］
図１０は、この第３の実施の形態のパワーアンプ装置を説明するための図である。図１０に示すこの第３の実施の形態のパワーアンプ装置において、図１に示した第１の実施の形態のパワーアンプ装置と同様に構成される部分には同じ参照符号を付し、それらの詳細な説明については省略する。
【０１５５】
図１０に示すように、この第３の実施の形態のパワーアンプ装置は、ＰＷＭ変調部１１とドライブ回路１３との間に分周器８１、信号切り換え回路８３を設けるとともに、ＰＷＭ変調部１１とドライブ回路１４との間に分周器８２、信号切り換え回路８４を設けるようにしたものである。そして、クロック生成部１２は、上述の第１の実施の形態のクロック生成部１２と同様に構成されたものである。
【０１５６】
しかし、この第３の実施の形態において、パワーアンプ装置に電源が供給され、動作するようにされているときには、ＰＷＭ変調部１１に供給されるクロック信号は、常に一定の周波数となるようにしている。例えば、上述した第１の実施の形態の場合と同様に、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号のサンプリング周波数ｆｓが４８ｋＨｚの場合は、その１６倍の７６８ｋＨｚのキャリア周波数ｆｃのクロック信号がＰＷＭ変調部１１に供給される。
【０１５７】
そして、ＰＷＭ変調部１１の後段に設けた分周器８１、８２において、有信号期間および無信号検出期間と、無信号検出期間を除く無信号期間とでドライブ回路１３、１４に供給するＰＷＭ信号ＰＡ、ＰＢの周波数を変更するようにしている。この第３の実施の形態において、入力検出部８０は、上述した第１の実施の形態の入力検出部２０と同様にして、有信号期間と、無信号検出期間以外の無信号期間を検出する。
【０１５８】
そして、入力検出部８０は、ＰＷＭ変調部１１に常に周波数が一定のクロック信号を供給するようにクロック生成部１２を制御するとともに、分周器８１、８２および信号切り換え回路８３、８４を制御する。分周器８１、８２および信号切り換え回路８３、８４の制御は、有信号期間および無信号検出期間と、無信号検出期間を除く無信号期間とでは異なるようにする。
【０１５９】
この第３の実施の形態においては、有信号期間とその後に続く無信号検出期間においては、信号切り換え回路８３、８４を図１０の接続状態として、ＰＷＭ変調部１１からのＰＷＭ信号をそのままドライブ回路１３、１４に供給するようにする。しかし、無信号検出期間以外の無信号期間においては、信号切り換え回路８３、８４を図１０の接続状態とは逆の接続状態とするとともに、分周器８１、８２において、ＰＷＭ変調部１１からのＰＷＭ信号の周波数を、通常の周波数よりも低くなるように分周して出力する。この場合、分周器８１、８２は、例えば、通常の周波数の数十分の１程度、あるいはそれ以下に分周する。
【０１６０】
これにより、無信号検出期間を除く無信号期間においては、通常よりも低い周波数のＰＷＭ信号ＰＡがドライブ回路１３に供給され、通常よりも低い周波数のＰＷＭ信号ＰＢがドライブ回路１４に供給されるので、そのそれぞれにおいて、通常よりも低い周波数のドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢが形成される。
【０１６１】
そして、通常時よりも低い周波数のドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢが、後段のプッシュプル回路１５、１６のＦＥＴのゲートに供給された場合には、上述の第１の実施の形態のパワーアンプ装置の場合と同様に、プッシュプル回路１５、１６のスイッチング動作は減少し、貫通電流の発生回数が低減するので、結果として無信号期間における消費電力を低減させることができる。
【０１６２】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図１０は、パワーアンプ部分をフルブリッジの構成としたものであるが、図１１に示すようにハーフブリッジの構成とすることももちろんできる。
【０１６３】
図１１は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたパワーアンプ装置を説明するための図である。なお、図１１において、図１０に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【０１６４】
図１１に示すように、この例のパワーアンプ装置は、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。つまり、図１１に示したように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、ＰＷＭ変調部１１とドライブ回路１３との間に分周器８１および信号切り換え回路８３を設けたものである。
【０１６５】
そして、この図１１に示したハーフブリッジのパワーアンプ装置の場合にも、図１０に示したフルブリッジのパワーアンプ装置の場合と同様に、有信号期間および無信号検出期間より、無信号検出期間を除く無信号期間におけるＰＷＭ信号ＰＡの周波数が低くなるように入力検出部８０が分周器８１および信号切り換え回路８３を制御することにより、無信号検出期間を除く無信号期間におけるプッシュプル回路１５のスイッチング動作を少なくし、貫通電流の発生回数を低減させ、消費電力の省力化を実現することができるようにしている。
【０１６６】
このように、図１０、図１１に示した、この第３の実施の形態のパワーアンプ装置は、ＰＷＭ変調部とドライブ回路との間に設ける分周器によりＰＷＭ信号の周波数を制御することによって、図３を用いて説明した第１の実施の形態のパワーアンプ装置の場合と同様に、無信号検出期間を除く無信号期間である周波数低減期間ＤＷにおけるプッシュプル回路１５、１６のスイッチング動作を少なくし、貫通電流の発生回数を低減させるようにしたものである。
【０１６７】
そして、分周器および信号切り換え回路を制御して、ドライブ回路に供給するＰＷＭ信号の周波数を低くするようにした後に、入力端子Ｔｉｎを通じて、所定のレベル以上の処理すべきデジタルオーディオ信号Ｐｉｎが供給されたことが検出された場合には、入力検出部８０は、少なくとも信号切り換え回路を制御し、これに供給されるＰＷＭ信号をそのまま出力するようにする。このとき、分周器の分周比を元の値に戻すようにしてもよい。
【０１６８】
これによって、ＰＷＭ信号の周波数が低く制限された後に、通常通りデジタルオーディオ信号Ｐｉｎの供給が再開された場合には、クロック信号に基づいたＰＷＭ信号がそのままドライブ回路に供給され、適正にデジタルオーディオ信号の処理を行うことができるようにされる。
【０１６９】
なお、この第３の実施の形態において、図１１に示したフルブリッジの場合には、分周器８１、８２により、また、図１１に示したハーフブリッジの場合には、分周器８１により、ＰＷＭ信号ＰＡ、ＰＢの周波数を制御するようにしているので、ＰＷＭ信号の周波数を徐々に（段階的に）変えるようにすることができる。
【０１７０】
したがって、周波数を変えることにより、各回路部分に与える影響を低減させ、周波数を急激に変化させた場合に発生することとなるノイズや異音の発生を防止することができる。
【０１７１】
また、この第３の実施の形態の場合にも、図１０、図１１に示したように、パワーアンプ装置は、フルブリッジの構成と、ハーフブリッジの両方の構成とのいずれの構成をとることも可能なものである。
【０１７２】
［第４の実施の形態］
以下に説明するこの第４の実施の形態のパワーアンプ装置は、図５〜図７を用いて上述した第２の実施の形態のパワーアンプ装置と同様に、いわゆるＤ級アンプの構成を有するものである。しかし、この第４の実施の形態のパワーアンプ装置は、上述の第２の実施の形態のパワーアンプ装置のように、貫通電流が流れないようにするために、ＰＷＭ変調部へのクロック信号の供給を制御するのではない。
【０１７３】
以下に説明する第４の実施の形態のパワーアンプ装置においては、ＰＷＭ変調部の後段において、プッシュプル回路へのドライブパルスの供給を制御することによって、プッシュプル回路のスイッチング動作を制御し、貫通電流が流れないようにしたものである。
【０１７４】
［パワーアンプ部分がフルブリッジ構成の場合の例］
図１２は、この第４の実施の形態のパワーアンプ装置を説明するための図である。図１２に示すこの第４の実施の形態のパワーアンプ装置において、図４に示した第２の実施の形態のパワーアンプ装置と同様に構成される部分には同じ参照符号を付し、それらの詳細な説明については省略する。
【０１７５】
図１２に示すように、この第４の実施の形態のパワーアンプ装置は、ＰＷＭ変調部１１とドライブ回路１３との間にスイッチング素子１１１を設けるとともに、ＰＷＭ変調部１１とドライブ回路１４との間にスイッチング素子１１２を設けるようにしたものである。そして、クロック生成部１２は、上述の第２の実施の形態のクロック生成部１２と同様に構成されたものである。
【０１７６】
しかし、この第４の実施の形態において、パワーアンプ装置に電源が供給され、動作するようにされているときには、ＰＷＭ変調部１１に供給されるクロック信号は、常に一定の周波数となるようにしている。例えば、上述した第２の実施の形態の場合と同様に、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号のサンプリング周波数ｆｓが４８ｋＨｚの場合には、その１６倍の７６８ｋＨｚのキャリア周波数ｆｃのクロック信号がＰＷＭ変調部１１に供給される。
【０１７７】
そして、ＰＷＭ変調部１１の後段に設けたスイッチング素子１１１、１１２により、有信号期間および無信号検出期間においては、ＰＷＭ信号ＰＡ、ＰＢを後段のドライブ回路１３、１４に供給するが、信号検出期間を除く無信号期間においては、ＰＷＭ信号ＰＡ、ＰＢを後段のドライブ回路１３、１４に供給しないようにする。
【０１７８】
つまり、この第３の実施の形態において、入力検出部１００は、上述した第２の実施の形態の入力検出部４０と同様にして、有信号期間と、無信号検出期間以外の無信号期間を検出する。
【０１７９】
そして、入力検出部１００は、ＰＷＭ変調部１１に常に周波数が一定のクロック信号を供給するようにクロック生成部１２を制御するとともに、スイッチング素子１１１、１１２を切り換え制御する。スイッチング素子１１１、１１２の切り換え制御は、有信号期間および無信号検出期間と、無信号検出期間を除く無信号期間とで異なる。
【０１８０】
つまり、有信号期間とその後に続く無信号検出期間においては、スイッチング素子１１１、１１２をオンにし、これに供給されたＰＷＭ信号をそのまま出力するようにする。無信号検出期間以外の無信号期間においては、スイッチング素子１１１、１１２をオフにし、これに供給されたＰＷＭ信号を出力しないようにする。
【０１８１】
これにより、無信号検出期間を除く無信号期間においては、ドライブ回路１３、１４にはＰＷＭ信号ＰＡ、ＰＢが供給されなくなり、ドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢは形成されないので、その期間、すなわち、無信号検出期間を除く無信号期間においては、プッシュプル回路１５、１６のスイッチング動作を停止させることができる。これにより、貫通電流が流れなくなるので、結果として消費電力を低減させることができる。
【０１８２】
なお、スイッチング素子１１１、１１２をオフとしたときに、入力検出部１００はドライブ回路１３、１４を制御して、その出力＋ＰＡ、＋ＰＢを“Ｈ”、−ＰＡ、−ＰＢを“Ｌ”とするようにしてもよい。
【０１８３】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図１２は、パワーアンプ部分をフルブリッジの構成としたものであるが、図１３に示すようにハーフブリッジの構成とすることももちろんできる。
【０１８４】
図１３は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたパワーアンプ装置を説明するための図である。なお、図１３において、図１２に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【０１８５】
図１３に示すように、この例のパワーアンプ装置は、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。つまり、図１３に示したように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、ＰＷＭ変調部１１とドライブ回路１３との間にスイッチング素子１１１を設けたものである。
【０１８６】
そして、スイッチング素子１１１は、入力検出部１００により切り換え制御され、有信号期間および無信号検出期間においては、オンにされて、ＰＷＭ変調部１１からのＰＷＭ信号ＰＡがそのままドライブ回路１３に供給される。しかし、スイッチング素子１１１は、入力検出部１００により切り換え制御され、無信号検出期間を除く無信号期間においては、オフにされて、ＰＷＭ変調部１１からのＰＷＭ信号ＰＡはドライブ回路１３に供給しないようにされる。
【０１８７】
これにより、無信号検出期間を除く無信号期間においては、プッシュプル回路１５にはドライブパルス＋ＰＡ、−ＰＡは供給されないので、プッシュプル回路のスイッチング動作を停止させ、プッシュプル回路において貫通電流が流れなくなるようにすることにより、消費電力を低減させることができるのである。
【０１８８】
なお、スイッチング素子１１１をオフとしたときに、入力検出部１００はドライブ回路１３を制御して、その出力＋ＰＡを“Ｈ”、−ＰＡを“Ｌ”とするようにしてもよい。
【０１８９】
このように、図１２、図１３に示した、この第４の実施の形態のパワーアンプ装置は、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子をオン／オフ制御することによって、図６を用いて説明した第２の実施の形態のパワーアンプ装置の場合と同様に、無信号期間におけるプッシュプル回路のスイッチング動作を停止させ、貫通電流が流れないようにしたものである。
【０１９０】
そして、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子をオフにするように制御して、ドライブ回路にＰＷＭ信号を供給しないようにした後に、入力端子Ｔｉｎを通じて、所定のレベル以上の処理すべきデジタルオーディオ信号Ｐｉｎが供給されたことが検出された場合には、入力検出部１００は、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子をオンにするように制御し、これに供給されるＰＷＭ信号をそのまま出力するようにする。
【０１９１】
これによって、ＰＷＭ信号のドライブ回路への供給を停止させた後に、通常通りデジタルオーディオ信号Ｐｉｎの供給が再開された場合には、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子を迅速に切り換えることにより、ＰＷＭ信号のドライブ回路への供給を再開し、適正にデジタルオーディオ信号の処理を行うことができるようにされる。
【０１９２】
なお、この第４の実施の形態の場合には、図１２のフルブリッジの場合には、スイッチング素子１１１、１１２を用い、図１３のハーフブリッジの場合には、スイッチング素子１１１を用いているので、ＰＷＭ信号のドライブ回路への供給／供給停止を素早く切り換えることができ、前述した第２の実施の形態のパワーアンプ装置の場合と同様に、ノイズの発生しにくいパワーアンプ装置や、少しの周波数変化であってもその変化時間が長い場合に大きな影響を受けてしまうようなパワーアンプ装置に適用して好適である。
【０１９３】
また、この第４の実施の形態の場合にも、図１２、図１３に示したように、パワーアンプ装置は、フルブリッジの構成と、ハーフブリッジの構成とのいずれの構成をとることも可能なものである。
【０１９４】
そして、上述した第３、第４の実施の形態のパワーアンプ装置の場合には、ＰＷＭ変調部１１に供給するクロック信号の周波数は、不変であるので、プッシュプル回路１５、１６に供給するドライブパルスの周波数を元に戻す場合にも、迅速に戻すようにすることができる。
【０１９５】
また、上述の第３、第４の実施の形態においては、分周器、あるいは、スイッチング素子をＰＷＭ変調部１１とドライブ回路１３、１４との間に設けるようにしたが、これに限るものではない。分周器やスイッチング素子をドライブ回路とプッシュプル回路との間に設けるようにすることもできる。また、分周器の機能やスイッチング素子の機能をＰＷＭ変調機１１や、ドライブ回路１３、１４に持たせるようにすることもできる。
【０１９６】
なお、上述した実施の形態のパワーアンプ装置において、信号無しと判断する場合において、低信号レベルの期間が所定時間以上連続した後に信号無しであると判断するようにしているのは、例えば、１つの楽曲のデジタルオーディオ信号と、これに続く他の楽曲のデジタルオーディオ信号との間の期間など、入力信号の供給が停止された後において、入力信号の供給が再開される可能性が高い期間を無信号期間として検出しないようにするためである。
【０１９７】
しかし、信号有りと判断する場合には、信号レベルが所定の閾値より大きくなった期間が所定時間継続したことを確認する必要性は乏しく、むしろ、所定レベル以上のデジタルオーディオ信号の供給が再開された場合には、できるだけ迅速に通常の周波数のクロック信号ＣＬＫを用いた処理に戻れるようにすることが望ましい。
【０１９８】
そこで、所定レベル以上の入力信号Ｐｉｎを検出した場合には、即座にＰＷＭ変調部に供給するクロック信号ＣＬＫの周波数を元に戻すようにする。この場合、上述した第１の実施の形態、および、第３の実施の形態においては、ＰＬＬ回路の構成とされたクロック生成回路１２２や分周器８１、８２を備えているので、周波数を変化させることにより各回路部分への影響を考慮し、徐々に周波数を上げるようにすることができる。
【０１９９】
また、入力信号Ｐｉｎの信号レベルを監視するのではなく、入力機器から入力信号とともに供給される制御信号や情報信号に基づいて入力信号の有無を判断するようにしてもよい。例えば、再生音源機器に対して再生動作をさせるように指示する制御信号を本発明のパワーアンプ装置が受信し、以降の期間を有信号期間と判断し、停止あるいは一時停止させる制御信号を受信した場合は、以降の期間を無信号期間と判断する。制御信号はリモートコマンダから送信されてもよい。
【０２００】
また、このパワーアンプ装置が再生音源部を含んでいる場合には、ユーザが操作するリモートコマンダあるいは操作するようにされた操作キーに関する情報を入力検出部であるマイコンに供給するようにし、再生キーを操作したことが通知されたときには、以降の期間を有信号期間とし、また、停止キーや一時停止キーを操作したことが通知されたときには、以降の期間を無信号期間とし、前述の無信号検出期間ＮＳに想到する所定期間以降を、図３に示した周波数低減期間ＤＷ、あるいは、図６に示したクロック停止期間ＳＰとするようにしてもよい。
【０２０１】
さらに、入力信号のレベル表示を行う表示データが供給されるような場合には、この表示用データの有無あるいは表示レベルに応じて、入力信号の有無を判断することもできる。また、ＤＶＤプレーやＢＳデジタルチューナーなどのＡＶ機器からは、オーディオ信号とビデオ信号とは対になって供給されるので、ビデオ信号の無い期間においては、オーディオ信号も供給されていないとみなして、その期間を無信号期間と判断するようにすることもできる。
【０２０２】
［第５の実施の形態］
前述した第１から第４の実施の形態のパワーアンプ装置は、入力信号が無い場合、すなわち無信号時においてはプッシュプル回路１５、１６に供給するドライブパルス信号の周波数を低くするようにしたり、また、ドライブパルス信号のプッシュプル回路１５、１６への供給を停止させたりして、プッシュプル回路１５、１６に流れる貫通電流を低減するようにした。
【０２０３】
しかし、ドライブパルス信号の周波数を低減させる期間は、無信号時に限るものではない。例えば、再生音声をいわゆるＢＧＭとして用いる場合には、再生音声が会話や思考の邪魔になることが無いように、音量レベルは比較的に低く抑えられる。このように、音量レベルが低く抑えられている場合においては、高品位な音声再生処理が要求されない場合が多い。
【０２０４】
そこで、この第５の実施の形態のパワーアンプ装置においては、入力信号であるデジタルオーディオ信号のいわば平均的な信号レベルを検出するようにし、その検出した信号レベルに応じて、ＰＷＭ変調部において変調のために用いるクロック信号の周波数を変えることにより、消費電力の低減を図ろうとするものである。
【０２０５】
この第５の実施の形態のパワーアンプ装置は、図１、図４に示した第１の実施の形態のいわゆるＤ級アンプの構成とされたパワーアンプ装置と同様に構成されるものである。このため、この第５の実施の形態のパワーンプ装置は、図１、図４に示す構成を有するものとして、図１、図５を参照しながら説明する。
【０２０６】
そして、この第５の実施の形態のパワーアンプ装置の場合、入力検出部２０は、第１の実施の形態の場合のように、有信号期間と無信号期間とを検出するものではない。この第５の実施の形態のパワーアンプ装置における入力検出部２０は、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号の信号レベルを監視する。
【０２０７】
入力検出部２０は、入力されたデジタルオーディオ信号の入力信号レベルに応じて、ＰＷＭ変調部１１においてデジタルオーディオ信号をＰＷＭ変調する際に用いられる予め決められた周波数のクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、上述したようにクロック生成回路１２２の分周器２２４に供給する。
【０２０８】
入力検出部２０は、入力信号レベルの変化に対応して、クロック生成回路１２２の分周器に供給する分周比データを変化させる。これによって、クロック生成回路１２２において生成されて、ＰＷＭ変調部１１に供給されＰＷＭ変調に用いられるクロック信号ＣＬＫの周波数を変化させる。
【０２０９】
そして、この場合、入力信号レベルが低くなるにしたがって、クロック生成回路１２２において生成され、ＰＷＭ変調部１１に供給されるクロック信号ＣＬＫの周波数は低くなるようにされる。換言すれば、入力信号レベルが低くなるにしたがって、図３、あるいは、図１５、図１６に示したＰＷＭ信号の１サイクル期間ＴＣが長くなるようにされ、入力信号レベルの低下に対応して、ＰＷＭ信号の周期が長くなるようにされる。
【０２１０】
これにより、結果として、プッシュプル回路１５、１６に供給されるドライバ信号の周波数（スイッチング周波数）が低くなるようにされ、図１、図４に示した構成のパワーアンプ装置における消費電力の省力化が図られることになる。
【０２１１】
なお、この第５の実施の形態のパワーアンプ装置においては、入力信号の各サンプリング時点における信号レベルのそれぞれに応じて、クロック信号ＣＬＫを頻繁に変化させるのではなく、入力信号のいわば平均的なレベルに応じてクロック信号ＣＬＫの周波数を変化させるようにしている。
【０２１２】
したがって、入力検出部２０において入力信号レベルは、所定範囲内にあるか否かが判断され、入力信号レベルが例えばＡレベル範囲にあるときには、クロック生成回路１２２に供給する分周比は「ａ」、入力信号レベルが例えばＢレベル範囲にあるときには、クロック生成回路１２２に供給する分周比は「ｂ」というように決められ、入力信号レベルに応じて、クロック信号ＣＬＫの周波数を線形的に変化させることができる。
【０２１３】
これにより、入力信号であるデジタルオーディオ信号の入力信号レベルが低い場合には、ＰＷＭ変調部１１において用いられるクロック信号ＣＬＫが低くなるようにされ、ＰＷＭ信号の１サイクル期間ＴＣが長くなり、上述もしたように、プッシュプル回路１５、１６のスイッチング回数を減少させ、貫通電流の発生回数を大幅に削減することができるようにしている。
【０２１４】
また、入力信号レベルが低い状態から高くなるようにされた場合には、クロック信号生成回路１２２からＰＷＭ変調部１１に供給されるクロック信号ＣＬＫの周波数も高くなるように戻され、デジタルオーディオ信号の高品位再生ができるようにされる。したがって、ＢＧＭとして聞いていた音楽が気に入り、ちゃんと聞きたい場合には、音量を上げるという簡単な操作で、デジタルオーディオ信号を高品位に再生して、その高品位再生音声を聴取するようにすることができる。
【０２１５】
なお、最新に供給されたデジタルオーディオ信号から過去に所定期間分のデジタルオーディオ信号のレベルの平均値を求めるようにし、この求めたレベルの平均値が予め設けられる１つ以上の閾値以下か否かに応じて、入力検出部２０からクロック生成回路１２２に供給する分周比を変えるようにしてもよい。この場合、デジタルオーディオ信号のレベルの平均値は、入力検出部２０において求めるようにすればよい。
【０２１６】
［第５の実施の形態の変形例］
なお、図１、図４に示したように構成されるこの第５の実施の形態のパワーアンプ装置の場合には、入力信号レベルに応じて、ＰＷＭ変調処理に用いられるクロック信号ＣＬＫを線形的に変化させることができるが、入力信号レベルに応じてＰＷＭ変調処理に用いるクロック信号ＣＬＫをステップ的に変化させるようにすることもできる。
【０２１７】
例えば、図１０、図１１に示した第３の実施の形態のＤ級アンプの構成とされたパワーアンプ装置とほぼ同様に構成することにより、入力信号レベルに応じてＰＷＭ変調処理に用いるクロック信号ＣＬＫをステップ的に変化させるパワーアンプ装置を構成することができる。
【０２１８】
しかし、この場合、図１０、図１１に示した分周器８１、８２は単なる分周器ではなく、１サイクル期間ＴＣを単位として、ＰＷＭ変調部１１からのＰＷＭ信号の信号成分のみを必要な分だけ間引くようにする信号間引き回路としての機能を有するように構成する。このため、ここでは、図１０、図１１において分周器として示した回路８１、８２を、信号間引き回路８１、８２ということにする。
【０２１９】
そして、ＰＷＭ変調部１１においては、常時一定の周波数のクロック信号ＣＬＫを用いてＰＷＭ変調を行うようにする。一方、入力検出部８０は、入力信号レベルを監視し、入力信号レベルに応じて、１サイクル期間単位にオン／オフが制御するようにされた間引き信号を信号間引き回路８１、８２に供給するようにする。
【０２２０】
例えば、通常のＰＷＭ信号の２分の１のＰＷＭ信号しか用いないようにＰＷＭ信号を間引きたい場合には、例えば入力検出部８０は、１サイクル期間ＴＣ毎にオン状態とオフ状態とが切り換わる間引き信号を形成するようにし、これを信号間引き回路８１、８２に供給する。
【０２２１】
そして、信号間引き回路８１、８２においては、ＰＷＭ変調部１１からのＰＷＭ信号と、例えば、入力検出部８０からの１サイクル期間ＴＣ毎にオン状態とオフ状態が切り換わる間引き信号とのＡＮＤ演算を行うことにより、間引き信号がオン状態にある１サイクル期間のＰＷＭ信号が後段の回路に出力するようにされ、間引き信号がオフ状態にある１サイクル期間においては、その期間はそのまま残るが、ＰＷＭ信号自体は０レベルとされるので、ＰＷＭ信号の２分の１間引きが行われることになる。
【０２２２】
また、通常のＰＷＭ信号の３分の１のＰＷＭ信号しか用いないようにＰＷＭ信号を間引きたい場合には、例えば入力検出部８０は、１サイクル期間ＴＣがオン状態になったら、次に２サイクル期間２ＴＣはオフ状態となるというように、連続する３サイクル期間３ＴＣの内の最初の１サイクル期間ＴＣだけオン状態、次の２サイクル期間２ＴＣはオフ状態となる間引き信号を形成し、これとＰＷＭ信号とのＡＮＤ演算を行うことにより、ＰＷＭ信号の通常のＰＷＭ信号の３分の１に間引くことができる。
【０２２３】
このようにすることにより、入力信号のレベルが低くなるにしたがって、プッシュプル回路１５、１６に供給されることになるドライブ信号の周波数をステップ的に低くするようにして、パワーアンプ装置の消費電力を低減させることができる。もちろん、入力信号のレベルが高くなってきたときには、これに応じて、間引きの割合を減らして行くことにより、プッシュプル回路１５、１６に供給するドライバ信号の周波数を高くしていき、高品位の音声再生を行うように戻すことができることはいうまでも無い。
【０２２４】
このように、入力信号レベルが低く、高品位再生を行う必要の無い期間においては、プッシュプル回路１５、１６に要求するドライブ信号の周波数を低くすることにより、パワーアンプの消費電力を効率よく低減させることができる。しかも、デジタルオーディオ信号の再生は、高品位度は低下するものの続行され、ＢＧＭとして利用されるなど、その利用ができなくなるなどの不都合を生じさせることもない。
【０２２５】
また、この他にも、入力信号レベルに応じて、プッシュプル回路１５、１６に供給するドライブ信号の周波数を調整する種々の対応のパワーアンプ装置を構成することも可能である。
【０２２６】
さらに、この実施の形態においても、前述のように入力端子Ｔｓｔを通じて供給されるステータス信号ＳＴによりクロック信号ＣＬＫの周波数や信号間引き回路の間引き周期を制御するようにしてもよい。このステータス信号ＳＴとして、入力信号レベルを間接的に表すものとして複数段階の音質モードに対応させるようにしてもよい。例えば、高音質モードではクロック信号ＣＬＫの周波数を７６８ｋＨｚといった通常使用時の周波数とし、低音質モードではクロック信号ＣＬＫの周波数を十分に低くすることが考えられる。
【０２２７】
また、上記の実施の形態では、信号間引き回路によりＰＷＭ信号の１サイクル期間を実質的に長くするようにしたが、これに限らず、連続する複数のサイクル期間にわたってＰＷＭ変調部１１で形成されたＰＷＭ信号のオン状態のパルス幅を累積して、この複数サイクル期間に１度累積された時間幅のオン区間を生成するようにしてもよい。
【０２２８】
なお、上述した各実施の形態において、フルブリッジの構成のパワーアンプ装置は、例えば、家庭などの屋内において用いられるオーディオ機器やＡＶ機器などのいわゆる据え置き型のパワーアンプ装置、あるいは、据え置き型の電子機器に内蔵されるパワーアンプ装置であって、高性能が要求されるパワーアンプ装置に用いて好適なものである。
【０２２９】
また、ハーフブリッジの構成のパワーアンプ装置の場合には、構成が簡単であるので、低価格のオーディオ機器やＡＶ機器、あるいは、携帯用のオーディオ機器などに用いて好適なものである。
【０２３０】
なお、左右２チャンネルのデジタルオーディオ信号を処理する場合には、上述した各パワーアンプ装置が、左右２チャンネル分必要になる。しかし、左右のチャンネルでその構成が変わることはない。
【０２３１】
また、上述の実施の形態において用いたデジタルオーディオ信号のサンプリング周波数やサンプリング周波数に基づくキャリア周波数の値は一例であり、各種の値に対応することができる。
【０２３２】
例えば、家庭内において用いられるＡＶ機器のパワーアンプ装置の場合、これに供給されるオーディオ信号は、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）プレーヤ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ハードディスク装置、ＤＡＴ（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｔａｐｅ）プレーヤ、半導体メモリプレーヤなど種々のものから供給されることが考えられ、供給元によって、そのオーディオ信号のサンプリング周波数も異なる場合もある。
【０２３３】
そこで、上述した各実施の形態のパワーアンプ装置において、例えば、使用者により選択された入力元の電子機器の種別の情報を得て、入力されるデジタルオーディオ信号に応じたサンプリング周波数を選択して用いるようにしてもよい。
【０２３４】
また、上述の実施の形態においては、いずれの場合にも、電源電圧は、いわゆる片側電源であるものとしたが、これに限るものではなく、正負電源を用いるようにしてもよい。
【０２３５】
また、上述の実施の形態においては、デジタルオーディオ信号である入力信号をＰＷＭ変調する場合を例に説明したが、これに限るものではない。入力信号をＰＮＭ（Ｐｕｌｓｅ Ｎｕｍｂｅｒ Ｍｏｄｕｌａｔｉｏｎ）変調するパワーアンプ装置にもこの発明を適用することが可能である。
【０２３６】
【発明の効果】
以上説明したように、この発明によれば、入力信号が無い、あるいは、入力信号がヌルストリームである場合に、プッシュプル回路に流れるいわゆる貫通電流の発生回数を低減させ、消費電力の省力化を実現したデジタルアンプであるパワーアンプ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明によるパワーアンプ装置の第１の実施の形態を説明するための図である。
【図２】図１に示したパワーアンプ装置のクロック生成回路の一例を説明するためのブロック図である。
【図３】図１に示したパワーアンプ装置の動作を説明するための波形図である。
【図４】この発明によるパワーアンプ装置の第１の実施の形態の他の構成例を説明するための図である。
【図５】この発明によるパワーアンプ装置の第２の実施の形態を説明するための図である。
【図６】図５に示したパワーアンプ装置の動作を説明するための波形図である。
【図７】この発明によるパワーアンプ装置の第２の実施の形態の他の構成例を説明するための図である。
【図８】図５に示したパワーアンプ装置の変形例を説明するための図である。
【図９】図７に示したパワーアンプ装置の変形例を説明するための図である。
【図１０】この発明によるパワーアンプ装置の第３の実施の形態を説明するための図である。
【図１１】この発明によるパワーアンプ装置の第３の実施の形態の他の構成例を説明するための図である。
【図１２】この発明によるパワーアンプ装置の第４の実施の形態を説明するための図である。
【図１３】この発明によるパワーアンプ装置の第４の実施の形態の他の構成例を説明するための図である。
【図１４】いわゆるＤ級アンプと呼ばれる従来のパワーアンプ装置の構成例を説明するための図である。
【図１５】図１４に示した従来のパワーアンプ装置の動作を説明するための波形図である。
【図１６】図１４に示した従来のパワーアンプ装置の動作を説明するための波形図である。
【符号の説明】
１１…ＰＷＭ変調部、１２…クロック生成部、１３、１４…ＤＲＶ（ドライブ回路）、１５、１６…プッシュプル回路、１７、１８…ローパスフィルタ、１９…スピーカ、２０…入力検出部（マイコン）、１２１…発振回路、１２２…クロック生成回路、Ｔｉｎ…入力端子、ＴＰＷＲ…電源端子、３１…コンデンサ、４０…入力検出部（マイコン）、５０…ＡＮＤ回路、６０…入力検出部、７０…スイッチ素子、８０…入力検出部…８０、８１、８２…分周器、１００…入力検出部（マイコン）、１１１、１１２…スイッチ素子、Ｑ１１、Ｑ１２…ＦＥＴ（電界効果トランジスタ）、Ｑ１３、Ｑ１４…ＦＥＴ（電界効果トランジスタ）
【発明の属する技術分野】
この発明は、電力増幅器（この明細書においては、パワーアンプ装置という。）に関する。
【０００２】
【従来の技術】
オーディオ用のパワーアンプ装置として、いわゆるＤ級アンプと呼ばれるデジタルアンプがある。このＤ級アンプは、スイッチングにより電力増幅を行うものであるが、例えば図１４に示すように構成される。
【０００３】
すなわち、デジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変調回路１１に供給されると共に、クロック生成部１２から所定の周波数のクロック信号がＰＷＭ変調回路１１に供給され、デジタルオーディオ信号Ｐｉｎは、１対のＰＷＭ信号ＰＡ、ＰＢに変換される。
【０００４】
この場合、図１６に示すように、ＰＷＭ信号ＰＡ、ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベル（信号ＰｉｎをＤ／Ａ変換したときの瞬時レベル。以下同様）に対応して変化するものであるが、一方のＰＷＭ信号のＰＡのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの大きさとされ、他方のＰＷＭ信号ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされる。
【０００５】
なお、図１６に示した例の場合には、ＰＷＭ信号ＰＡ、ＰＢは、その立ち上がり時点が、ＰＷＭ信号ＰＡ、ＰＢの１サイクル期間ＴＣの開始時点に固定され、その立ち下がり時点がデジタルオーディオ信号Ｐｉｎの示すレベルに対応して変化するものとされる。
【０００６】
さらに、ＰＷＭ信号ＰＡ、ＰＢのキャリア周波数ｆｃ（＝１／ＴＣ）は、例えば図１５Ｆに示すように、デジタルオーディオ信号Ｐｉｎのサンプリング周波数ｆｓの例えば１６倍とされ、ｆｓ＝４８ｋＨｚとすれば、
ｆｃ＝１６ｆｓ＝１６×４８ｋＨｚ＝７６８ｋＨｚ
とされる。
【０００７】
そして、このＰＷＭ変調回路１１からの一方のＰＷＭ信号ＰＡがドライブ回路１３に供給されて図１５Ａに示すように、信号ＰＡと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＡ、−ＰＡが形成され、これらパルス電圧＋ＰＡ、−ＰＡが、１対のスイッチング素子、例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（Ｑ１１、Ｑ１２）のゲートにそれぞれ供給される。
【０００８】
この場合、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（Ｑ１１、Ｑ１２）は、プッシュプル回路１５を構成するものであり、ＦＥＴ（Ｑ１１）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１２）のドレインに接続され、このＦＥＴ（Ｑ１２）のソースが接地に接続される。また、電源端子ＴＰＷＲには、安定した直流電圧＋ＶＤＤが電源電圧として供給される。なお、電圧＋ＶＤＤは、例えば２０Ｖ〜５０Ｖである。
【０００９】
そして、ＦＥＴ（Ｑ１１）のソースおよびＦＥＴ（Ｑ１２）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカ１９の一端に接続される。
【００１０】
また、ＰＷＭ変調回路１１から他方のＰＷＭ信号ＰＢに対しても、ＰＷＭ信号ＰＡに対してと同様に構成される。すなわち、ＰＷＭ信号ＰＢがドライブ回路１４に供給されて図１５Ｂに示すように、信号ＰＢと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＢ、−ＰＢが形成され、これらパルス電圧＋ＰＢ、−ＰＢが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１３、Ｑ１４）のゲートにそれぞれ供給される。
【００１１】
そして、ＦＥＴ（Ｑ１３）のソースおよびＦＥＴ（Ｑ１４）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続される。
【００１２】
したがって、＋ＰＡ＝“Ｈ”のときには、−ＰＡ＝“Ｌ”であり、ＦＥＴ（Ｑ１１）がオンになるとともに、ＦＥＴ（Ｑ１２）がオフになるので、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点の電圧ＶＡは、図１５Ｃに示すように、電圧＋ＶＤＤとなる。また、逆に、＋ＰＡ＝“Ｌ”のときには、−ＰＡ＝“Ｈ”であり、ＦＥＴ（Ｑ１１）がオフになると共に、ＦＥＴ（Ｑ１２）がオンになるので、ＶＡ＝０となる。
【００１３】
同様に、＋ＰＢ＝“Ｈ”のときには、−ＰＢ＝“Ｌ”であり、ＦＥＴ（Ｑ１３）がオンになるとともに、ＦＥＴ（Ｑ１４）がオフになるので、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点の電圧ＶＢは、図１５Ｄに示すように、電圧＋ＶＤＤとなる。また、逆に、＋ＰＢ＝“Ｌ”のときには、−ＰＢ＝“Ｈ”であり、ＦＥＴ（Ｑ１３）がオフになるとともに、ＦＥＴ（１４）がオンになるので、ＶＢ＝０となる。
【００１４】
そして、ＶＡ＝＋ＶＤＤ、かつ、ＶＢ＝０の期間には、図１４および図１５Ｅに示すように、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点へと、電流ｉが流れる。
【００１５】
また、ＶＡ＝０、かつ、ＶＢ＝＋ＶＤＤの期間には、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶＡ＝ＶＢ＝＋ＶＤＤの期間、およびＶＡ＝ＶＢ＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ（Ｂｒｉｄｇｅ
Ｔｉｅｄ Ｌｏａｄ）回路を構成している。
【００１６】
そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＰＡ、ＰＢが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【００１７】
こうして、図１４の回路は、パワーアンプとして動作するが、このとき、ＦＥＴ（Ｑ１１〜Ｑ１４）は、入力されたデジタルオーディオ信号Ｐｉｎに対応して電源電圧＋ＶＤＤをスイッチングして、電力増幅をするので、効率が高く、また、大出力を得ることができる。
【００１８】
なお、例えば、図１４に示したように構成されるいわゆるＤ級アンプの場合、入力信号レベルが０（ゼロ）の場合においても、これに対応したパルス幅のＰＷＭ信号が形成される。例えば、入力信号レベルが０であるとき、１サイクル期間においてデューティ比が５０％であるＰＷＭ信号となる。このため、入力信号レベルが０の場合であっても、Ｄ級アンプのスイッチング素子は切り換えられることになり、無駄に電力を消費してしまう原因になっている。
【００１９】
この問題を解決する方式の一つとして、例えば、以下に示す特許文献１に記載されているように、入力信号レベルが０の場合には、ＰＷＭ変調部において、パルス幅が０となるＰＷＭ信号を形成することにより、スイッチング素子の切り換え動作を抑制し、無入力信号時の無駄な電力消費を無くすようにする方式が提案されている。
【００２０】
【特許文献１】
特開平１０−３０３６５７号公報
【００２１】
【発明が解決しようとする課題】
ここで、いわゆるＤ級アンプにおける消費電力の問題について検討を加える。例えば図１４に示したように構成されるいわゆるＤ級アンプの場合、再生停止や再生一時停止などによりデジタルオーディオ信号が入力されなくなった場合や、入力されるデジタルオーディオ信号がヌルストリームである場合においても、上述したように、入力信号レベルが０（ゼロ）の場合に対応するＰＷＭ信号がＰＷＭ変調部１１において形成され、これがドライブ回路１３、１４に供給されるので、ドライブ回路１３、１４からのドライブパルスによって、ＦＥＴ（Ｑ１１、Ｑ１２）、ＦＥＴ（Ｑ１３、Ｑ１４）は切り換えられる。
【００２２】
つまり、当該Ｄ級アンプに電源が供給されている間においては、入力信号が無い状態にあるときにも、プッシュプル回路１５、１６は切り換えられる。各プッシュプル回路は、ＰＷＭ信号の立ち上がり時点および立下り時点における過渡状態が存在し、所謂立ち上がり時間、立下り時間と称される時間を要してスイッチングする。このため、この極わずかな時間でも、頻繁に、ＦＥＴ（Ｑ１１、Ｑ１２）を介して電源端子ＴＰＷＲと接地間にいわゆる貫通電流が流れ、無駄に電力が消費されてしまうことが考えられる。
【００２３】
シミュレーションによると、入力信号が無い無信号時における貫通電流は、実際の回路構成などにもよるが、平均すると数十ミリアンペア程度であることが確認された。このような無駄な電力の消費はできれば無いほうが望ましい。特に、携帯型のオーディオ機器など、電池を駆動電源として用いている電子機器の場合には、電池の寿命を短くし、駆動時間の長時間化を阻害する原因となることが考えられる。
【００２４】
このため、上述の特許文献１において示されている方式、つまり、無入力信号時においては、ＰＷＭ変調部において形成するＰＷＭ信号のパルス幅を０にする方式を用いることによって、Ｄ級アンプにおける消費電力の低減を図ることが可能である。
【００２５】
しかしながら、ＰＷＭ変調部の構成については変更することなく、できるだけ簡単に、かつ、確実に消費電力の低減を実現したいとする要求がある。さらに、無入力信号時、すなわち、入力信号レベルが０である場合はもちろん、入力信号レベルが０でない場合においても消費電力の低減を推し進め、より電力の省力化を実現するようにすることが求められている。
【００２６】
以上のことにかんがみ、この発明は、貫通電流を低減させ、省電力化を実現したデジタルアンプの構成のパワーアンプ装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明のパワーアンプ装置は、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記スイッチング手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の有無を検出する検出手段と、
前記検出手段により、前記入力信号が無いことが検出された場合に、前記スイッチング手段の前段において、前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を低くするようにする周波数制限手段と
を備えることを特徴とする。
【００２８】
この請求項１に記載の発明のパワーアンプ装置によれば、検出手段により入力信号が無いことが検出された場合に、周波数制限手段によって、パルス変調手段からのパルス変調信号に基づいてドライブ手段において形成されてスイッチング手段に供給されるドライブパルスの周波数が低くなるように制限される。
【００２９】
これにより、入力信号が無い無信号時において、スイッチング手段の１対のスイッチング素子が頻繁にスイッチングされることが防止される。したがって、無信号時におけるスイッチング手段のスイッチングの回数が減少し、結果としてスイッチング手段に流れる貫通電流が低減することなり、消費電力の省力化が実現される。
【００３０】
また、請求項５に記載の発明のパワーアンプ装置は、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記増幅手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の有無を検出する検出手段と、
前記検出手段により、前記入力信号が無いことが検出された場合に、前記１対のスイッチ素子への前記ドライブパルスの供給を停止させるようにする供給制限手段と
を備えることを特徴とする。
【００３１】
この請求項５に記載の発明のパワーアンプ装置によれば、検出手段により入力信号が無いことが検出された場合に、供給制限手段によって、パルス変調手段からのパルス変調信号に基づいてドライブ手段において形成されてスイッチング手段に供給されるドライブパルスの供給が停止するように制限される。
【００３２】
これにより、入力信号が無い無信号時において、スイッチング手段の１対のスイッチング素子がスイッチングされないようにされる。つまり、無信号時において、スイッチング手段のスイッチング動作を停止させて、スイッチング手段に流れる貫通電流を低減させ、消費電力の省力化が実現される。
【００３３】
請求項９に記載の発明のパワーアンプ装置は、
入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記スイッチング手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の平均的なレベルを検出するレベル検出手段と、
前記レベル検出手段の検出結果に応じて、前記スイッチング手段の前段において、前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を制御する周波数制御手段と
を備えることを特徴とする。
【００３４】
この請求項９に記載の発明のパワーアンプ装置によれば、レベル検出手段により入力信号の平均的なレベルが検出され、このレベル検出手段における結果に応じて、周波数制御手段によりドライブパルスの周波数が制御するようにされる。
【００３５】
これにより、例えば、いわゆるＢＧＭ（Ｂａｃｋ Ｇｒｏｕｎｄ Ｍｕｓｉｃ）のように、会話や思考の邪魔にならない程度の低音量レベルの入力信号である場合には、ドライブパルスの周波数を低くすることにより、ＢＧＭ再生としては十分な音質を確保しつつ、スイッチング手段の１対のスイッチング素子が頻繁にスイッチングされることが防止され、入力信号レベルが０でない場合においても、消費電力の低減を実現することができるようにされる。
【００３６】
もちろん、音楽を鑑賞する場合など、入力信号レベルが所定値以上である場合などのおいては、ドライブパルスの周波数を低くするようにする制御は行われないようにされ、高品位の音声再生が行うようにされる。
【００３７】
【発明の実施の形態】
以下、図を参照しながら、この発明によるパワーアンプ装置の一実施の形態について説明する。以下に説明する実施の形態のパワーアンプ装置は、いずれもいわゆるＤ級アンプと呼ばれるデジタルアンプ装置を用いて構成するようにしたものである。
【００３８】
［第１の実施の形態］
［パワーアンプ部分がフルブリッジ構成の場合の例］
図１は、この発明によるパワーアンプ装置の第１の実施の形態を説明するための図である。図１において、１０番台の参照符号（参照符号１１〜１９まで）が付された部分がデジタルオーディオ信号を増幅するパワーアンプ部分であり、クロック生成部１２を除く各部分は、図１４を用いて前述したいわゆるＤ級アンプと同様に構成したものである。
【００３９】
クロック生成部１２は、発振回路１２１とクロック生成回路１２２とからなり、後述する入力検出部２０からの制御に応じて、種々の周波数のクロック信号ＣＬＫが生成可能なものである。
【００４０】
この第１の実施の形態において、発振回路１２１は、例えば、水晶発振子を備え、所定の周波数の基準クロック信号Ｒｅｆを生成して、これをクロック生成回路１２２に供給するものである。クロック生成回路１２２は、いわゆるＰＬＬ回路の構成とされたものであり、発振回路１２１からの基準クロック信号Ｒｅｆと、後述する入力検出部２０からの制御信号ＣＣＴの供給を受けて、制御信号ＣＣＴにより指示された周波数のクロック信号ＣＬＫを生成するものである。
【００４１】
図２は、クロック生成回路１２２の構成例を説明するためのブロック図である。図２に示すように、クロック生成回路１２２は、位相比較器２２１と、ループフィルタ２２２と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２２３と、分周器２２４とを備えるものである。
【００４２】
そして、上述の発振回路１２１からの基準クロック信号Ｒｅｆが、クロック生成回路１２２の位相比較回路２２１に供給される。位相比較回路２２１には、図２に示すように、ＶＣＯ２２３からの出力信号も供給される。
【００４３】
位相比較回路２２１は、これに供給された２つの信号の位相を比較し、その差分に応じて、ＶＣＯ２２３からの発振信号の位相が、基準クロック信号Ｒｅｆと一致するように制御するための信号（制御電圧）を形成する。位相比較回路２２１からの出力信号は、ループフィルタ２２２を通じてＶＣＯ２２３に供給される。
【００４４】
ＶＣＯ２２３は、ループフィルタ２２２を通じて供給される制御電圧に応じて、周波数が調整するようにされた信号を発振する。ＶＣＯ２２３において発振された信号は、上述したように、位相比較回路２２１に供給されるとともに、分周器２２４にも供給される。
【００４５】
分周器２２４は、後述する入力検出部２０からの周波数制御信号ＣＣＴである分周比データの供給を受け、ＶＣＯ２２３からの信号を分周して、入力検出部２０から指示するようにされた周波数のクロック信号ＣＬＫを形成し、これをＰＷＭ変調回路１１に供給する。ＰＷＭ変調回路１１では、クロック生成回路１２２からのクロック信号ＣＬＫに応じて、デジタルオーディオ信号ＰｉｎをＰＷＭ変調することなる。
【００４６】
そして、この第１の実施の形態において、入力検出部２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを備えたマイクロコンピュータであり、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号を監視し、デジタルオーディオ信号が有る期間である有信号期間と、デジタルオーディオ信号が無い、あるいは、ヌルストリームである期間である無信号期間とを検出する。
【００４７】
具体的には、入力端子Ｔｉｎを通じて供給される入力信号Ｐｉｎのレベルが、予め決められる閾値以下となる期間が、連続して所定時間（例えば、数十秒から数分程度の時間）経過した場合に、処理すべきデジタルオーディオ信号が無い無信号期間であることを検出する。逆に、入力端子Ｔｉｎを通じて供給される信号のレベルが、予め決められる閾値より大きい場合には、処理すべきデジタルオーディオ信号が有る有信号期間であることを検出する。
【００４８】
そして、入力検出部２０は、デジタルオーディオ信号が有ることを検出した場合には、ＰＷＭ変調部１１においてデジタルオーディオ信号をＰＷＭ変調する際に用いられる予め決められた周波数のクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、上述したようにクロック生成回路１２２の分周器２２４に供給する。
【００４９】
この第１の実施の形態においては、ＰＷＭ変調部１１においてデジタルオーディオ信号をＰＷＭ変調する際に用いるクロック信号ＣＬＫの通常の周波数は、デジタルオーディオ信号のサンプリング周波数ｆｓの例えば１６倍のキャリア周波数とするようにしている。
【００５０】
したがって、所定レベル以上のデジタルオーディオ信号が供給されており、通常通りデジタルオーディオ信号をＰＷＭ変調する場合には、供給されているデジタルオーディオ信号のサンプリング周波数ｆｓを例えば４８ｋＨｚとすると、キャリア周波数ｆｃ＝１６×４８ｋＨｚ＝７６８ｋＨｚとなり、この７６８ｋＨｚの周波数のクロック信号ＣＬＫを生成するようにするための分周比データが、クロック生成回路１２２の分周器２２４に供給されることになる。
【００５１】
これにより、クロック生成回路１２２からＰＷＭ変調回路１１にキャリア周波数ｆｃのクロック信号ＣＬＫが供給され、このクロック信号ＣＬＫに応じてデジタルオーディオ信号のＰＷＭ変調処理が行われ、デジタルオーディオ信号である入力信号Ｐｉｎに応じた電流をスピーカに流して、入力信号Ｐｉｎに応じて音声をスピーカから放音することができるようにされる。
【００５２】
また、入力検出部２０は、デジタルオーディオ信号が無い無信号期間を検出した場合には、上述のように予め決められる通常のキャリア周波数ｆｃよりも周波数の低いクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、上述したようにクロック生成回路１２２の分周器２２４に供給する。
【００５３】
この第１の実施の形態において、デジタルオーディオ信号が無い無信号期間を検出した場合にクロック生成回路１２２の分周器２２４に供給するクロック信号ＣＬＫの周波数は、例えば、キャリア周波数ｆｃと同じ、あるいは、キャリア周波数ｆｃの数分の１から数十分の１程度、あるいは、それ以下となるようにされる。例えば、キャリア周波数ｆｃが７６８ｋＨｚである場合、クロック信号ＣＬＫの周波数としては、７６８ｋＨｚ、３８４ｋＨｚ、１９２ｋＨｚ、９６ｋＨｚ、…などの周波数が用いられるようにされる。
【００５４】
これにより、処理すべきデジタルオーディオ信号の供給が無い無信号期間においては、キャリア周波数ｆｃよりも低い周波数のクロック信号ＣＬＫがＰＷＭ変調回路１１に供給されて、通常よりも長い間隔を空けたタイミングで、信号レベルがゼロに対応したパルス幅のＰＷＭ信号（デューティ比５０％のパルス幅のＰＷＭ信号）が形成されることになる。
【００５５】
この通常よりも長い間隔を空けたタイミングで形成するようにされた信号レベルがゼロに対応したパルス幅のＰＷＭ信号に応じたドライブパルスがドライブ回路１３、１４において形成され、これがプッシュプル回路１５の１対のＦＥＴ（Ｑ１１、Ｑ１２）、プッシュプル回路１６の１対のＦＥＴ（Ｑ１３、Ｑ１４）に供給される。
【００５６】
この場合、ドライブ回路１３、１４から出力されるドライブパルスは、その周期が通常よりも長くなるようにされているので、ＦＥＴ（Ｑ１１、Ｑ１２）、ＦＥＴ（Ｑ１３、Ｑ１４）のスイッチング回数を減少させ、単位時間当たりの貫通電流の発生回数を大幅に削減することを可能にしている。
【００５７】
また、以下に説明するように、この第１の実施の形態においては、例えば、ＰＷＭ変調時の誤動作によるノイズを発生させないようにするため、クロック信号ＣＬＫの周波数を急激に変化させるのではなく、ＰＬＬ回路を用いることによって、徐々に（段階的に）変化させるようにしたものである。
【００５８】
［第１の実施の形態のパワーアンプ装置の動作について］
上述のように、ＰＷＭ変調部１１に供給するクロック信号ＣＬＫの周波数を可変に制御することが可能なこの第１の実施の形態のパワーアンプ装置の動作について詳細に説明する。なお、ここでは、デジタルオーディオ信号である入力信号Ｐｉｎと、クロック信号ＣＬＫと、ＰＷＭ信号ＰＡ、ＰＢと、電流ｉとの関係を示す波形図である図３をも参照しながら説明する。
【００５９】
この第１の実施の形態のパワーアンプ装置に電源が投入されると、各部に電源が供給され動作を開始する。まず、入力検出部２０は、クロック生成回路１２２の分周器２２４に予め決められた分周比データを周波数制御信号ＣＣＴとして供給するとともに、入力端子Ｔｉｎを通じて入力される信号を監視し、入力信号の有無の検出を開始する。
【００６０】
ここで、入力検出部２０からクロック生成回路１２２の分周器２２４に供給される分周比データは、デジタルオーディオ信号の入力があるとした場合において、ＰＷＭ変調に用いられる通常のキャリア周波数ｆｃのクロック信号ＣＬＫを形成するためのものである。前述した例に従えば、キャリア周波数ｆｃ＝７６８ｋＨｚのクロック信号ＣＬＫを形成するためのものである。
【００６１】
クロック生成部１２は、入力検出部２０からの周波数制御信号ＣＣＴに基づいて、予め決められたキャリア周波数ｆｃのクロック信号ＣＬＫ（図３（Ｂ））を形成し、これをＰＷＭ変調部１１に供給する。なお、図３（Ａ）は、入力信号Ｐｉｎの有信号期間と無信号期間の説明を簡単にするため、入力信号Ｐｉｎのレベルを模式的にアナログ波形を用いて表した例を示している。
【００６２】
ＰＷＭ変調部１１は、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎ（図３（Ａ））と、クロック生成部１２からのクロック信号ＣＬＫ（図３（Ｂ））との供給を受け、デジタルオーディオ信号Ｐｉｎを１対のＰＷＭ信号ＰＡ、ＰＢ（図３（Ｃ）、（Ｅ））に変換する。
【００６３】
図３において有信号期間に示すように、デジタルオーディオ信号である入力信号Ｐｉｎが供給されている期間においては、ＰＷＭ信号ＰＡ、ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルに対応して変化するものであるが、一方のＰＷＭ信号のＰＡのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの大きさとされ、他方のＰＷＭ信号ＰＢのパルス幅は、デジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされる。
【００６４】
そして、このＰＷＭ変調回路１１からの一方のＰＷＭ信号ＰＡがドライブ回路１３に供給されて、信号ＰＡと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＡ（図３（Ｃ））、−ＰＡ（図３（Ｄ））が形成され、これらパルス電圧＋ＰＡ、−ＰＡが、プッシュプル回路を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１１、Ｑ１２）のゲートにそれぞれ供給される。
【００６５】
そして、図１に示したように、ＦＥＴ（Ｑ１１）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１２）のドレインに接続され、このＦＥＴ（Ｑ１２）のソースが接地に接続されている。そして、ＦＥＴ（Ｑ１１）のソースおよびＦＥＴ（Ｑ１２）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカ１９の一端に接続されている。
【００６６】
また、ＰＷＭ変調回路１１から他方のＰＷＭ信号ＰＢに対しても、ＰＷＭ信号ＰＡに対してと同様に構成される。すなわち、ＰＷＭ信号ＰＢがドライブ回路１４に供給されて、信号ＰＢと同レベルおよびレベル反転した１対のドライブ用のパルス電圧（ドライブパルス）＋ＰＢ（図３（Ｅ））、−ＰＢ（図３（Ｆ））が形成され、これらパルス電圧＋ＰＢ、−ＰＢが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ１３、Ｑ１４）のゲートにそれぞれ供給される。
【００６７】
そして、図１に示したように、ＦＥＴ（Ｑ１３）のドレインが電源端子ＴＰＷＲに接続され、そのソースがＦＥＴ（Ｑ１４）のドレインに接続され、このＦＥＴ（Ｑ１４）のソースが接地に接続されている。そして、ＦＥＴ（Ｑ１３）のソースおよびＦＥＴ（Ｑ１４）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続されている。
【００６８】
図１に示したように、プッシュプル回路１５、１６の電源端子ＴＰＷＲには、安定した直流電圧＋ＶＤＤが電源電圧として供給される。直流電圧＋ＶＤＤは、例えば２０Ｖ〜５０Ｖである。
【００６９】
したがって、＋ＰＡ＝“Ｈ”のときには、−ＰＡ＝“Ｌ”であり、ＦＥＴ（Ｑ１１）がオンになるとともに、ＦＥＴ（Ｑ１２）がオフになるので、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点の電圧ＶＡは、電圧＋ＶＤＤとなる。また、逆に、＋ＰＡ＝“Ｌ”のときには、−ＰＡ＝“Ｈ”であり、ＦＥＴ（Ｑ１１）がオフになると共に、ＦＥＴ（Ｑ１２）がオンになるので、ＶＡ＝０となる。
【００７０】
同様に、＋ＰＢ＝“Ｈ”のときには、−ＰＢ＝“Ｌ”であり、ＦＥＴ（Ｑ１３）がオンになるとともに、ＦＥＴ（Ｑ１４）がオフになるので、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点の電圧ＶＢは、電圧＋ＶＤＤとなる。また、逆に、＋ＰＢ＝“Ｌ”のときには、−ＰＢ＝“Ｈ”であり、ＦＥＴ（Ｑ１３）がオフになるとともに、ＦＥＴ（１４）がオンになるので、ＶＢ＝０となる。
【００７１】
そして、ＶＡ＝＋ＶＤＤ、かつ、ＶＢ＝０の期間には、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点へと、電流ｉが流れる。
【００７２】
また、ＶＡ＝０、かつ、ＶＢ＝＋ＶＤＤの期間には、ＦＥＴ（Ｑ１３、Ｑ１４）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ１１、Ｑ１２）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶＡ＝ＶＢ＝＋ＶＤＤの期間、およびＶＡ＝ＶＢ＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ回路を構成している。
【００７３】
そして、図３（Ｇ）に示すように、電流ｉの流れる期間は、もとのＰＷＭ信号ＰＡ、ＰＢが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【００７４】
このようにして、処理すべきデジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じて供給されているときには、入力されたデジタルオーディオ信号Ｐｉｎに応じた音声をスピーカ１９から放音することができるようにされる。
【００７５】
そして、図３に示した例の場合には、時点ｔ１以降においては、再生停止、あるいは、再生一時停止の機能が用いられるなどしたために、処理すべきデジタルオーディオ信号である入力信号Ｐｉｎの入力がなくなっている場合を示している。前述もしたように、音声信号の有無は、入力検出部２０において検出される。
【００７６】
つまり、入力検出部２０は、図３において、無信号検出期間ＮＳが示すように、入力信号のレベルが予め決められた閾値以下の期間が、予め決められた時間（例えば、数十秒から数分程度）継続した場合に、処理すべき入力信号がなく、無信号期間に入ったことを検出する。
【００７７】
入力検出部２０は、上述のように、入力信号が無く、無信号期間に入ったことを検出すると、クロック信号ＣＬＫの周波数を低くするようにするための分周比データを形成し、これを周波数制御信号ＣＣＴとして、クロック生成回路１２２の分周器２２４に供給する。
【００７８】
これにより、図３（Ｂ）に示すように、無信号検出期間ＮＳ終了した時点ｔ２以降においては、クロック信号ＣＬＫの周波数は、通常の周波数ｆｃよりも低い周波数となるように制御される。
【００７９】
つまり、所定レベル以上のデジタルオーディオ信号Ｐｉｎが存在しない期間が、所定時間以上継続した後の無信号期間においては、クロック信号の周波数は、通常の周波数よりも低くなるように制御され、例えば、サンプリング周波数ｆｓと同じか、サンプリング周波数ｆｓの数分の１から数十分の１程度となるようにされる。この周波数が低く制御される期間が、図３に示したクロック低減期間ＤＷである。
【００８０】
そして、この第１の実施の形態においては、図２を用いて上述したように、クロック生成回路１２２は、ＰＬＬ回路の構成とされたものであるので、クロック信号ＣＬＫの周波数は、徐々に（段階的に）低くなるようにされる。このようにクロック信号ＣＬＫの周波数を徐々に低くする構成とすることにより、周波数変化の各回路部分への影響を抑制し、クロック信号ＣＬＫの周波数の急激な変化が生じた場合に発生する可能性のあるノイズや異音の発生などの誤動作を防止することができるようにしている。
【００８１】
このように、クロック低減期間ＤＷにおいては、クロック信号ＣＬＫの周波数が低くなるように制御され、そのクロック信号ＣＬＫの周期に応じた、信号レベルがゼロである場合のパルス幅を持つＰＷＭ信号ＰＡ、ＰＢが形成される。これにより、プッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）、プッシュプル回路１６のＦＥＴ（Ｑ１３、Ｑ１４）のスイッチング回数が減少し、貫通電流の発生回数が抑制されて、消費電力の低減が実現できる。
【００８２】
そして、再生開始や再生一時停止解除などの操作がされることにより、デジタルオーディオ信号の供給が開始されると、所定の信号レベル以上の入力信号が供給されるので、入力検出部２０はこれを検出し、クロック信号ＣＬＫの周波数を元の周波数（例えば７６８ｋＨｚ）のクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、クロック生成回路１２２の分周器２２４に供給する。
【００８３】
これにより、クロック生成部１２からＰＷＭ変調部１１に供給されるクロック信号ＣＬＫの周波数が、元の通常時の周波数に戻すようにされ、前述したように、入力信号Ｐｉｎは、ＰＷＭ変調され、スピーカ１９の駆動に用いるようにされる。
【００８４】
このように、図１に示した第１の実施の形態のパワーアンプ装置は、有信号期間に比べて、無信号検出期間を除く無信号期間（周波数低減期間ＤＷ）においては、クロック信号の周波数を低くするようにしているので、貫通電流の発生回数を低減させ、消費電力の省力化を実現することができる。
【００８５】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図１に示したパワーアンプ装置において、パワーアンプ部分は、プッシュプル回路１５、１６によりＢＴＬ回路を構成し、いわゆるフルブリッジの構成となるように形成した。しかし、パワーアンプ部分は、フルブリッジの構成に限るものではなく、その出力段をいわゆるハーフブリッジの構成とすることもできる。
【００８６】
図４は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたパワーアンプ装置を説明するための図である。なお、図４において、図１に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【００８７】
図４に示すように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。
【００８８】
この図４に示したパワーアンプ装置において、ＰＷＭ変調部１１は、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎと、クロック生成部１２からのクロック信号ＣＬＫの供給を受けて、デジタルオーディオ信号ＰｉｎをＰＷＭ信号ＰＡに変換する。
【００８９】
ＰＷＭ変調部１１において形成されたＰＷＭ信号ＰＡは、ドライブ回路１３に供給され、ここで１対のドライブパルス＋ＰＡ、−ＰＡが形成され、これらドライブパルス＋ＰＡ、−ＰＡがプッシュプル回路１５に供給される。
【００９０】
このプッシュプル回路１５の出力端が、コンデンサ３１を通じ、さらにローパスフィルタ１７を通じてスピーカ１９の一端に接続されるとともに、その他端は接地される。したがって、この図４に示すパワーアンプ装置においても、スピーカ１９にはデジタルオーディオ信号Ｐｉｎに対応した極性および大きさの電流ｉが流れ、電力増幅が行われる。
【００９１】
そして、この図４に示したパワーアンプ装置においても、入力検出部２０は、入力端子Ｔｉｎを通じて供給される入力信号を監視し、入力信号の有無を検出する。そして、入力信号が有る期間においては、デジタルオーディオ信号ＰｉｎをＰＷＭ変調するために用いる通常の周波数（例えば、７６８ｋＨｚ）のクロック信号を形成するための分周比データを周波数制御信号ＣＣＴとして、ＰＬＬ回路の構成とされたクロック生成回路１２２の分周器に供給する。
【００９２】
これにより、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎは、上述したように、ＰＷＭ変調されるとともに、ドライブパルスに変換され、プッシュプル回路１５に供給されて増幅された後、スピーカ１９に供給されることにより、入力されたデジタルオーディオ信号に応じた音声が、スピーカ１９から放音するようにされる。
【００９３】
また、入力端子Ｔｉｎを通じて入力信号Ｐｉｎが所定時間ないと判断した場合には、入力検出部２０は、クロック信号ＣＬＫの周波数を低くするようにするための分周比データを形成し、これを周波数制御信号ＣＣＴとして、クロック生成回路１２２の分周器に供給する。
【００９４】
これにより、ＰＭＷ変調部１１に供給するクロック信号の周波数が低くなるように制御され、図１〜図３を用いて説明したフルブリッジの構成のパワーアンプ装置の場合と同様に、信号レベルがゼロの場合のパルス幅のＰＷＭ信号が形成される周期が長くなり、プッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）のスイッチング回数を減少させて、結果として、消費電力を低減させることができる。
【００９５】
このように、この第１の実施の形態のパワーアンプ装置は、フルブリッジの構成と、ハーフブリッジの両方の構成とのいずれの構成をとることも可能なものである。
【００９６】
なお、この第１の実施の形態において、クロック生成部１２の発振回路１２１は、水晶発振子を用いたものとして説明したが、これに限るものではない。例えば、ＬＣ発振回路、ＲＣ発振回路、セラミック発振回路など、各種の発振回路を用いることが可能である。
【００９７】
また、クロック生成部１２のクロック生成回路１２２は、ＰＬＬ回路の構成を有するものとして説明したが、クロック生成回路１２２は、デジタル回路、アナログ回路のいずれのものであってもよいし、また、ＰＬＬ回路の構成を有するものに限らず、単に分周器としての機能を有するものであってもよい。
【００９８】
なお、この第１の実施の形態、および後述される実施の形態において、入力検出部２０は入力信号Ｐｉｎのレベルを監視して信号の有無を検出しているが、本発明はこれに限らず、図１に示されるように、入力端子Ｔｓｔを通じて供給されるステータス信号ＳＴによりクロック信号ＣＬＫの周波数を制御するようにしてもよい。このステータス信号ＳＴは、このパワーアンプ装置に接続される例えばＣＤ再生装置がポーズ（一時停止）状態、または停止状態であるときに、そのＣＤ再生装置から出力される信号であって、このステータス信号ＳＴが供給される場合にはこのパワーアンプ装置に供給されるオーディオ信号は無い状態であると判別される。
【００９９】
［第２の実施の形態］
以下に説明するこの第２の実施の形態のパワーアンプ装置は、上述した第１の実施の形態のパワーアンプ装置と同様に、いわゆるＤ級アンプの構成を有するものである。しかし、無信号時における貫通電流の発生回数を低減するために、ＰＷＭ変調部１１に供給するクロック信号の周波数を低くするのではなく、クロック信号の供給を停止させることによって、プッシュプル回路のスイッチチング動作を停止させるようにしたものである。
【０１００】
これは、同じように構成するいわゆるＤ級アンプであっても、用いる回路素子の違いなどにより、クロック信号ＣＬＫの周波数の変化がノイズの原因にならないものや、逆にクロック信号ＣＬＫの周波数の僅かな変化でもノイズの原因になるものを構成することが可能であり、このようなＤ級アンプを用いた場合には、できるだけ素早くクロック信号ＣＬＫの周波数の変更を完了させることが望ましいという点を考慮したものである。
【０１０１】
［パワーアンプ部分がフルブリッジ構成の場合の例］
図５は、この第２の実施の形態のパワーアンプ装置を説明するための図である。図５に示すこの第２の実施の形態のパワーアンプ装置において、図１に示した第１の実施の形態のパワーアンプ装置と同様に構成される部分には同じ参照符号を付している。
【０１０２】
すなわち、図５に示すこの第２の実施の形態のパワーアンプ装置は、ＰＷＭ変調部１１、ドライブ回路１３、１４、プッシュプル回路１５、１６、ローパスフィルタ１７、１８からなるパワーアンプ部分は、図１に示した第１の実施の形態のパワーアンプ装置と同様に構成された部分であり、プッシュプル回路１５、１６がＢＴＬ回路を構成するいわゆるフルブリッジのパワーアンプ装置である。
【０１０３】
そして、この第２の実施の形態のパワーアンプ装置において、クロック生成部１２もまた、第１の実施の形態のパワーアンプ装置のクロック生成部１２と同様に構成されたものである。しかし、この第２の実施の形態のパワーアンプ装置の場合には、クロック生成部１２において生成するクロック信号ＣＬＫの周波数を変えることはない。
【０１０４】
このため、クロック生成部１２は、ＰＬＬ回路の構成に限るものではない。クロック生成部１２は、所定の周波数のクロック信号ＣＬＫを発振させる水晶発振回路、ＬＣ発振回路、ＲＣ発振回路、セラミック発振回路などの各種の発振回路のみによって構成することも可能である。
【０１０５】
また、この第２の実施の形態のパワーアンプ装置において入力検出部４０もまた、第１の実施の形態のパワーアンプ装置の入力検出部２０と同様に、ＣＰＵ、ＲＯＭ、ＲＡＭなどを備えたマイクロコンピュータであり、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号を監視し、デジタルオーディオ信号が有る有信号期間と、デジタルオーディオ信号が無い、あるいは、ヌルストリームである期間である無信号期間とを検出する。
【０１０６】
この第２の実施の形態においても、入力検出部４０は、入力端子Ｔｉｎを通じて供給される信号のレベルが、予め決められる閾値以下となる期間が、連続して所定時間継続した場合に、処理すべきデジタルオーディオ信号が無い無信号期間であることを検出する。また、入力端子Ｔｉｎを通じて供給される信号のレベルが、予め決められる閾値より大きい場合には、処理すべきデジタルオーディオ信号が有る有信号期間であることを検出する。
【０１０７】
そして、この第２の実施の形態において、入力検出部４０は、有信号期間を検出している場合には、“Ｈ”（ハイレベル）となり、無信号期間を検出している場合には、“Ｌ”（ローレベル）となる制御信号ＣＴＬを形成し、これを出力することができるようにしたものである。
【０１０８】
この入力検出部４０からの制御信号ＣＴＬと、クロック生成部１２からのクロック信号ＣＴＬとがＡＮＤ（論理積）回路５０に供給され、このＡＮＤ回路５０からの出力をクロック信号としてＰＷＭ変調部１１に供給するようにしている。
【０１０９】
すなわち、ＡＮＤ回路５０は、一種のスイッチ回路として機能し、入力検出部４０からの制御信号ＣＴＬが“Ｈ”である期間においてのみ、クロック生成部１２からのクロック信号ＣＬＫをＰＷＭ変調部１１に供給し、入力検出部４０からの制御信号ＣＴＬが“Ｌ”である期間においては、クロック生成部１２からのクロック信号ＣＬＫのＰＷＭ変調部１１への供給を停止するようにしている。
【０１１０】
これにより、有信号期間においては、クロック生成部１２からの通常の周波数のクロック信号ＣＬＫをＰＷＭ変調部１１に供給してＰＷＭ変調を行って、入力されたデジタルオーディオ信号に応じた音声をスピーカ１９から放音するようにする。
【０１１１】
そして、無信号期間においては、クロック信号ＣＬＫをＰＷＭ変調部１１に供給しないことにより、結果としてＰＷＭ信号の生成を停止させ、ドライブパルスをプッシュプル回路１５に供給しないようにすることにより、プッシュプル回路１５において貫通電流を流れないようにして、無信号期間における消費電力の低減を図っている。
【０１１２】
［第２の実施の形態のパワーアンプ装置の動作について］
上述のように、ＰＷＭ変調部１１へのクロック信号ＣＬＫの供給を制御することが可能なこの第２の実施の形態のパワーアンプ装置の動作について詳細に説明する。なお、ここでは、デジタルオーディオ信号である入力信号Ｐｉｎと、制御信号ＣＴＬと、クロック信号ＣＬＫと、ＰＷＭ信号ＰＡ、ＰＢと、電流ｉとの関係を示す波形図である図６をも参照しながら説明する。
【０１１３】
この第２の実施の形態のパワーアンプ装置に電源が投入されると、各部に電源が供給され動作を開始する。クロック生成部１２は、例えば、上述した第１の実施の形態のパワーアンプ装置の場合と同様に、入力されるデジタルオーディオ信号Ｐｉｎのサンプリング周波数ｆｓの１６倍のキャリア周波数ｆｃであるクロック信号ＣＬＫを形成し、これをＡＮＤ回路５０に供給する。
【０１１４】
また、入力検出部４０は、まず、“Ｈ”となる制御信号ＣＴＬを形成し、これをＡＮＤ回路５０に供給するとともに、入力端子Ｔｉｎを通じて入力される信号を監視し、入力信号の有無の検出を開始する。
【０１１５】
そして、図６において、有信号期間に示すように、所定レベル以上のデジタルオーディオ信号Ｐｉｎ（図６（Ａ））が供給されている期間においては、入力検出部４０からの制御信号ＣＴＬ（図６（Ｂ））は“Ｈ”の状態が維持されるので、クロック生成部１２からのクロック信号ＣＬＫ（図６（Ｃ））がそのままＡＮＤ回路５０を通じてＰＷＭ変調部１１に供給される。
【０１１６】
したがって、ＰＷＭ変調部１１において、ＰＷＭ信号ＰＡ、ＰＢが形成され、これらＰＷＭ信号ＰＡ、ＰＢがドライブ回路１３、１４に供給される。なお、図６（Ｃ）においては、簡単のため、前述の図３（Ａ）と同様に、入力信号Ｐｉｎのレベルを模式的に表した例を示している。
【０１１７】
ドライブ回路１３は、供給されたＰＷＭ信号ＰＡから、ドライブパルス＋ＰＡ（図６（Ｄ））、−ＰＡ（図６（Ｅ））を形成し、これらをプッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）のゲートに供給する。また、ドライブ回路１４は、供給されたＰＷＭ信号ＰＢから、ドライブパルス＋ＰＢ（図６（Ｆ））、−ＰＢ（図６（Ｇ））を形成し、これらをプッシュプル回路１６のＦＥＴ（Ｑ１３、Ｑ１４）のゲートに供給する。
【０１１８】
これにより、プッシュプル回路１５のＦＥＴ（Ｑ１１、Ｑ１２）、プッシュプル回路１６のＦＥＴ（Ｑ１３、Ｑ１４）がスイッチングされ、プッシュプル回路１５、１６の出力段には電圧ＶＡ、ＶＢが発生し、スピーカ１９に電流ｉ（図６（Ｈ））が流れるようにされる。
【０１１９】
電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐｉｎの示すレベルに対応したアナログ電流であって、電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【０１２０】
このようにして、処理すべきデジタルオーディオ信号Ｐｉｎが、入力端子Ｔｉｎを通じて供給されているときには、入力されたデジタルオーディオ信号Ｐｉｎに応じた音声をスピーカ１９から放音することができるようにされる。
【０１２１】
そして、図６に示した例の場合にも、時点ｔ１以降においては、再生停止、あるいは、再生一時停止の機能が用いられるなどしたために、処理すべきオーディオ信号の入力がなくなっている。上述もしたように、音声信号の入力の有無は、入力検出部４０において検出される。
【０１２２】
入力検出部４０は、図６において、無信号検出期間ＮＳが示すように、入力信号のレベルが予め決められた閾値以下の期間が、予め決められた時間（例えば、数十秒から数分程度）以上継続した場合に、入力信号の供給がなく、無信号期間に入ったことを検出する。
【０１２３】
入力検出部４０は、無信号期間を検出すると、制御信号ＣＴＬを“Ｌ”にする。具体的には、図６（Ｂ）に示すように、入力検出部４０は、デジタルオーディオ信号である入力信号Ｐｉｎが、無信号あるいはヌルストリームの期間が所定時間経過した後の時点ｔ２以降においては、“Ｌ”の制御信号ＣＴＬを形成し、これをＡＮＤ回路５０に供給する。
【０１２４】
これにより、図６において時点ｔ２以降に示すように、制御信号ＣＴＬが“Ｌ”となった場合には、ＡＮＤ回路５０からは、クロック信号ＣＬＫは出力されないので、ＰＷＭ信号ＰＡ、ＰＢの形成が停止され、ドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢは生成されなくなる。
【０１２５】
したがって、プッシュプル回路１５、１６のゲートには、ドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢが供給されなくなるので、プッシュプル回路１５、１６におけるスイッチング動作が停止するようにされ、プッシュプル回路１５、１６において貫通電流が流れないようにされる。
【０１２６】
このように、図６に示した例の場合には、クロック停止期間ＳＰにおいては、プッシュプル回路１５、１６のスイッチング自体が停止されるので、このクロック信号停止期間ＳＰにおいては貫通電流が流れないようにされ、無信号期間における消費電力を低減させることができる。
【０１２７】
そして、再生開始や再生一時停止解除などの操作がされることにより、デジタルオーディオ信号の供給が開始されると、所定の信号レベル以上の入力信号が供給されるので、入力検出部４０はこれを検出し、“Ｈ”となる制御信号ＣＴＬを形成し、これをＡＮＤ回路５０に供給する。
【０１２８】
これにより、クロック生成部１２からのクロック信号ＣＬＫは、ＡＮＤ回路５０を通じてＰＷＭ変調部１１に供給され、前述したように、入力されたデジタルオーディオ信号がＰＷＭ変調されて、スピーカ１９の駆動に用いるようにされる。
【０１２９】
なお、この第２の実施の形態の場合には、ＰＷＭ変調部１１へのクロック信号の供給と停止とを制御するようにしているので、急峻にクロック信号の周波数を変化させるようにすることができるので、クロック信号の周波数が変化することにより各回路部分に与える影響を抑えることができるようにされる。
【０１３０】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図５に示したパワーアンプ装置は、上述もしたようにいわゆるフルブリッジの構成としたものである。しかし、これに限るものではなく、出力段をいわゆるハーフブリッジの構成とすることもできる。
【０１３１】
図７は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたこの例のパワーアンプ装置を説明するための図である。なお、図７において、図４に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【０１３２】
図７に示すように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。
【０１３３】
この図７に示したパワーアンプ装置において、ＰＷＭ変調部１１は、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎと、クロック生成部１２からのクロック信号ＣＬＫの供給を受けて、デジタルオーディオ信号ＰｉｎをＰＷＭ信号ＰＡに変換する。
【０１３４】
ＰＷＭ変調部１１において形成されたＰＷＭ信号ＰＡは、ドライブ回路１３に供給され、ここで１対のドライブパルス＋ＰＡ、−ＰＡが形成され、これらドライブパルス＋ＰＡ、−ＰＡがプッシュプル回路１５に供給される。
【０１３５】
このプッシュプル回路１５の出力端が、コンデンサ３１を通じ、さらにローパスフィルタ１７を通じてスピーカ１９の一端に接続されるとともに、その他端は設置される。したがって、この図４に示すパワーアンプ装置においても、スピーカ１９にはデジタルオーディオ信号Ｐｉｎに対応した極性および大きさの電流ｉが流れ、電力増幅が行われる。
【０１３６】
そして、この図７に示したパワーアンプ装置においても、入力検出部４０は、入力端子Ｔｉｎを通じて供給される入力信号を監視し、入力信号の有無を検出する。そして、入力信号が有る有信号期間においては、制御信号ＣＴＬを“Ｈ”にし、デジタルオーディオ信号ＰｉｎをＰＷＭ変調するために用いる通常の周波数（例えば、７６８ｋＨｚ）のクロック信号をＡＮＤ回路５０を通じてＰＷＭ変調部１１に供給する。
【０１３７】
これにより、入力端子Ｔｉｎを通じて入力されたデジタルオーディオ信号Ｐｉｎは、上述したように、ＰＷＭ変調されるとともに、ドライブパルスに変換され、プッシュプル回路１５に供給されて増幅された後、スピーカ１９に供給されることにより、入力されたデジタルオーディオ信号Ｐｉｎに応じた音声が、スピーカ１９から放音するようにされる。
【０１３８】
また、入力端子Ｔｉｎを通じて入力信号の入力を所定時間継続して受けておらず、無信号期間であると判断した場合には、入力検出部４０は、制御信号ＣＴＬを“Ｌ”にし、クロック信号ＣＬＫをＰＷＭ変調部１１に供給しないようにする。
【０１３９】
これにより、ＰＭＷ変調部１１にクロック信号ＣＬＫが供給されなくなり、ＰＷＭ変調されなくなるので、プッシュプル回路１５のスイッチング動作が停止され、プッシュプル回路において貫通電流が流れないようにされ、結果として、消費電力を低減することができる。
【０１４０】
このように、この第２の実施の形態のパワーアンプ装置もまた、フルブリッジの構成と、ハーフブリッジの構成とのいずれの構成をとることも可能なものである。
【０１４１】
なお、この第２の実施の形態において、クロック停止期間ＳＰでは、図６（Ｄ）〜（Ｇ）に示すようにドライブ信号＋ＰＡ、＋ＰＢが“Ｈ”、−ＰＡ、−ＰＢが“Ｌ”の状態で保持されることが望ましい。これらのドライブ信号が反転した状態でもスピーカ１９には電流ｉが流れないが、特に図５に示すフルブリッジ構成では、スピーカ接続端に電源電圧＋ＶＤＤが現れるので上述のような状態で保持することが好ましい。
【０１４２】
［第２の実施の形態の変形例］
図５、図７に示した第２の実施の形態のパワーアンプ装置の場合には、ＰＷＭ変調部１１へのクロック信号ＣＬＫの供給をＡＮＤ回路５０を用いて制御するようにした。しかし、これに限るものではない。ＡＮＤ回路５０に換えて、各種のスイッチング素子を用いるようにすることもできる。
【０１４３】
図８、図９は、上述した第２の実施の形態のパワーアンプ装置の変形例を説明するための図である。図８は、図５に示したいわゆるフルブリッジ構成のパワーアンプ装置に対応するものである。また、図９は、図７に示したいわゆるハーフブリッジ構成のパワーアンプ装置に対応するものである。
【０１４４】
そして、図８、図９に示すように、この例のパワーアンプ装置は、ＡＮＤ回路５０に代えて、スイッチング素子７０を用いるようにしたものである。なお、説明を簡単にするため、図８においては、プッシュプル回路１５、１６の後段の回路部分を、また、図９においては、プッシュプル回路１５の後段の回路部分を省略しているが、いずれの場合にも、省略した部分は、図５、図７に示したパワーアンプ装置の対応部分と同様に構成される。
【０１４５】
図８、図９に示すこの例のパワーアンプ装置の場合には、ＰＷＭ変調部１１と、クロック生成部１２との間にスイッチング素子７０を設け、クロック生成部１２からのクロック信号ＣＬＫをスイッチング素子７０を通じて供給するようにしている。
【０１４６】
そして、スイッチング素子のオン／オフ制御を入力検出部６０が行うようにしている。入力検出部６０は、図５、図６に示した入力検出部４０と同様の機能を有するものであり、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号Ｐｉｎを監視し、処理すべきデジタルオーディオ信号が有る有信号期間と、処理すべきデジタルオーディオ信号の無い無信号期間とを検出する。
【０１４７】
そして、図６に示した制御信号ＣＴＬの場合と同様に、有信号期間および無信号検出期間ＮＳでは、“Ｈ”となり、無信号検出期間ＮＳを除く無信号期間であるクロック停止期間ＳＰにおいては、“Ｌ”となる切り換え信号を形成し、これをスイッチング素子７０の切り換え制御信号として用いるようにしている。
【０１４８】
したがって、図８、図９に示したパワーアンプ装置の場合、有信号期間、無信号検出期間ＮＳにおいては、入力検出部６０からの切り換え制御信号は“Ｈ”となり、スイッチング素子７０がオンとなるように制御されて、クロック生成部１２からのクロック信号ＣＬＫがスイッチング素子７０を通じてＰＷＭ変換部１１に供給される。この場合には、デジタルオーディオ信号である入力信号Ｐｉｎは、ＰＷＭ変調され、入力信号Ｐｉｎに応じた音声がスピーカから放音するようにされる。
【０１４９】
また、無信号検出期間ＮＳを除く無信号期間は、クロック停止期間ＳＰにおいては、入力検出部６０からの切り換え信号は“Ｌ”となり、スイッチング素子７０がオフとなるように制御されて、クロック生成部１２からのクロック信号がＰＷＭ変換部１１に供給されないようにされる。
【０１５０】
この場合には、デジタルオーディオ信号である入力信号Ｐｉｎは、ＰＷＭ変調されることは無く、後段のプッシュプル回路１５、１６にドライブパルスが供給されなくなり、プッシュプル回路１５、１６において貫通電流が流れないようにされ、消費電力を低減させることができる。
【０１５１】
すなわち、図８、図９に示したこの例のパワーアンプ装置は、図５、図６、図７を用いて説明したこの第２の実施の形態のパワーアンプ装置と同様に動作し、貫通電流が流れないようにさせて、消費電力の省力化を実現することができるものである。
【０１５２】
［第３の実施の形態］
以下に説明するこの第３の実施の形態のパワーアンプ装置は、図１〜図４を用いて上述した第１の実施の形態のパワーアンプ装置と同様に、いわゆるＤ級アンプの構成を有するものである。しかし、この第３の実施の形態のパワーアンプ装置は、上述の第１の実施の形態のパワーアンプ装置のように、貫通電流を低減するために、ＰＷＭ変調部に供給するクロック信号の周波数を低くするものではない。
【０１５３】
以下に説明する第３の実施の形態のパワーアンプ装置においては、ＰＷＭ変調部の後段において、プッシュプル回路に供給するドライブパルスの周波数を低くするようにして、無信号時におけるプッシュプル回路の貫通電流を低減させるようにしたものである。
【０１５４】
［パワーアンプ部分がフルブリッジ構成の場合の例］
図１０は、この第３の実施の形態のパワーアンプ装置を説明するための図である。図１０に示すこの第３の実施の形態のパワーアンプ装置において、図１に示した第１の実施の形態のパワーアンプ装置と同様に構成される部分には同じ参照符号を付し、それらの詳細な説明については省略する。
【０１５５】
図１０に示すように、この第３の実施の形態のパワーアンプ装置は、ＰＷＭ変調部１１とドライブ回路１３との間に分周器８１、信号切り換え回路８３を設けるとともに、ＰＷＭ変調部１１とドライブ回路１４との間に分周器８２、信号切り換え回路８４を設けるようにしたものである。そして、クロック生成部１２は、上述の第１の実施の形態のクロック生成部１２と同様に構成されたものである。
【０１５６】
しかし、この第３の実施の形態において、パワーアンプ装置に電源が供給され、動作するようにされているときには、ＰＷＭ変調部１１に供給されるクロック信号は、常に一定の周波数となるようにしている。例えば、上述した第１の実施の形態の場合と同様に、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号のサンプリング周波数ｆｓが４８ｋＨｚの場合は、その１６倍の７６８ｋＨｚのキャリア周波数ｆｃのクロック信号がＰＷＭ変調部１１に供給される。
【０１５７】
そして、ＰＷＭ変調部１１の後段に設けた分周器８１、８２において、有信号期間および無信号検出期間と、無信号検出期間を除く無信号期間とでドライブ回路１３、１４に供給するＰＷＭ信号ＰＡ、ＰＢの周波数を変更するようにしている。この第３の実施の形態において、入力検出部８０は、上述した第１の実施の形態の入力検出部２０と同様にして、有信号期間と、無信号検出期間以外の無信号期間を検出する。
【０１５８】
そして、入力検出部８０は、ＰＷＭ変調部１１に常に周波数が一定のクロック信号を供給するようにクロック生成部１２を制御するとともに、分周器８１、８２および信号切り換え回路８３、８４を制御する。分周器８１、８２および信号切り換え回路８３、８４の制御は、有信号期間および無信号検出期間と、無信号検出期間を除く無信号期間とでは異なるようにする。
【０１５９】
この第３の実施の形態においては、有信号期間とその後に続く無信号検出期間においては、信号切り換え回路８３、８４を図１０の接続状態として、ＰＷＭ変調部１１からのＰＷＭ信号をそのままドライブ回路１３、１４に供給するようにする。しかし、無信号検出期間以外の無信号期間においては、信号切り換え回路８３、８４を図１０の接続状態とは逆の接続状態とするとともに、分周器８１、８２において、ＰＷＭ変調部１１からのＰＷＭ信号の周波数を、通常の周波数よりも低くなるように分周して出力する。この場合、分周器８１、８２は、例えば、通常の周波数の数十分の１程度、あるいはそれ以下に分周する。
【０１６０】
これにより、無信号検出期間を除く無信号期間においては、通常よりも低い周波数のＰＷＭ信号ＰＡがドライブ回路１３に供給され、通常よりも低い周波数のＰＷＭ信号ＰＢがドライブ回路１４に供給されるので、そのそれぞれにおいて、通常よりも低い周波数のドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢが形成される。
【０１６１】
そして、通常時よりも低い周波数のドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢが、後段のプッシュプル回路１５、１６のＦＥＴのゲートに供給された場合には、上述の第１の実施の形態のパワーアンプ装置の場合と同様に、プッシュプル回路１５、１６のスイッチング動作は減少し、貫通電流の発生回数が低減するので、結果として無信号期間における消費電力を低減させることができる。
【０１６２】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図１０は、パワーアンプ部分をフルブリッジの構成としたものであるが、図１１に示すようにハーフブリッジの構成とすることももちろんできる。
【０１６３】
図１１は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたパワーアンプ装置を説明するための図である。なお、図１１において、図１０に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【０１６４】
図１１に示すように、この例のパワーアンプ装置は、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。つまり、図１１に示したように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、ＰＷＭ変調部１１とドライブ回路１３との間に分周器８１および信号切り換え回路８３を設けたものである。
【０１６５】
そして、この図１１に示したハーフブリッジのパワーアンプ装置の場合にも、図１０に示したフルブリッジのパワーアンプ装置の場合と同様に、有信号期間および無信号検出期間より、無信号検出期間を除く無信号期間におけるＰＷＭ信号ＰＡの周波数が低くなるように入力検出部８０が分周器８１および信号切り換え回路８３を制御することにより、無信号検出期間を除く無信号期間におけるプッシュプル回路１５のスイッチング動作を少なくし、貫通電流の発生回数を低減させ、消費電力の省力化を実現することができるようにしている。
【０１６６】
このように、図１０、図１１に示した、この第３の実施の形態のパワーアンプ装置は、ＰＷＭ変調部とドライブ回路との間に設ける分周器によりＰＷＭ信号の周波数を制御することによって、図３を用いて説明した第１の実施の形態のパワーアンプ装置の場合と同様に、無信号検出期間を除く無信号期間である周波数低減期間ＤＷにおけるプッシュプル回路１５、１６のスイッチング動作を少なくし、貫通電流の発生回数を低減させるようにしたものである。
【０１６７】
そして、分周器および信号切り換え回路を制御して、ドライブ回路に供給するＰＷＭ信号の周波数を低くするようにした後に、入力端子Ｔｉｎを通じて、所定のレベル以上の処理すべきデジタルオーディオ信号Ｐｉｎが供給されたことが検出された場合には、入力検出部８０は、少なくとも信号切り換え回路を制御し、これに供給されるＰＷＭ信号をそのまま出力するようにする。このとき、分周器の分周比を元の値に戻すようにしてもよい。
【０１６８】
これによって、ＰＷＭ信号の周波数が低く制限された後に、通常通りデジタルオーディオ信号Ｐｉｎの供給が再開された場合には、クロック信号に基づいたＰＷＭ信号がそのままドライブ回路に供給され、適正にデジタルオーディオ信号の処理を行うことができるようにされる。
【０１６９】
なお、この第３の実施の形態において、図１１に示したフルブリッジの場合には、分周器８１、８２により、また、図１１に示したハーフブリッジの場合には、分周器８１により、ＰＷＭ信号ＰＡ、ＰＢの周波数を制御するようにしているので、ＰＷＭ信号の周波数を徐々に（段階的に）変えるようにすることができる。
【０１７０】
したがって、周波数を変えることにより、各回路部分に与える影響を低減させ、周波数を急激に変化させた場合に発生することとなるノイズや異音の発生を防止することができる。
【０１７１】
また、この第３の実施の形態の場合にも、図１０、図１１に示したように、パワーアンプ装置は、フルブリッジの構成と、ハーフブリッジの両方の構成とのいずれの構成をとることも可能なものである。
【０１７２】
［第４の実施の形態］
以下に説明するこの第４の実施の形態のパワーアンプ装置は、図５〜図７を用いて上述した第２の実施の形態のパワーアンプ装置と同様に、いわゆるＤ級アンプの構成を有するものである。しかし、この第４の実施の形態のパワーアンプ装置は、上述の第２の実施の形態のパワーアンプ装置のように、貫通電流が流れないようにするために、ＰＷＭ変調部へのクロック信号の供給を制御するのではない。
【０１７３】
以下に説明する第４の実施の形態のパワーアンプ装置においては、ＰＷＭ変調部の後段において、プッシュプル回路へのドライブパルスの供給を制御することによって、プッシュプル回路のスイッチング動作を制御し、貫通電流が流れないようにしたものである。
【０１７４】
［パワーアンプ部分がフルブリッジ構成の場合の例］
図１２は、この第４の実施の形態のパワーアンプ装置を説明するための図である。図１２に示すこの第４の実施の形態のパワーアンプ装置において、図４に示した第２の実施の形態のパワーアンプ装置と同様に構成される部分には同じ参照符号を付し、それらの詳細な説明については省略する。
【０１７５】
図１２に示すように、この第４の実施の形態のパワーアンプ装置は、ＰＷＭ変調部１１とドライブ回路１３との間にスイッチング素子１１１を設けるとともに、ＰＷＭ変調部１１とドライブ回路１４との間にスイッチング素子１１２を設けるようにしたものである。そして、クロック生成部１２は、上述の第２の実施の形態のクロック生成部１２と同様に構成されたものである。
【０１７６】
しかし、この第４の実施の形態において、パワーアンプ装置に電源が供給され、動作するようにされているときには、ＰＷＭ変調部１１に供給されるクロック信号は、常に一定の周波数となるようにしている。例えば、上述した第２の実施の形態の場合と同様に、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号のサンプリング周波数ｆｓが４８ｋＨｚの場合には、その１６倍の７６８ｋＨｚのキャリア周波数ｆｃのクロック信号がＰＷＭ変調部１１に供給される。
【０１７７】
そして、ＰＷＭ変調部１１の後段に設けたスイッチング素子１１１、１１２により、有信号期間および無信号検出期間においては、ＰＷＭ信号ＰＡ、ＰＢを後段のドライブ回路１３、１４に供給するが、信号検出期間を除く無信号期間においては、ＰＷＭ信号ＰＡ、ＰＢを後段のドライブ回路１３、１４に供給しないようにする。
【０１７８】
つまり、この第３の実施の形態において、入力検出部１００は、上述した第２の実施の形態の入力検出部４０と同様にして、有信号期間と、無信号検出期間以外の無信号期間を検出する。
【０１７９】
そして、入力検出部１００は、ＰＷＭ変調部１１に常に周波数が一定のクロック信号を供給するようにクロック生成部１２を制御するとともに、スイッチング素子１１１、１１２を切り換え制御する。スイッチング素子１１１、１１２の切り換え制御は、有信号期間および無信号検出期間と、無信号検出期間を除く無信号期間とで異なる。
【０１８０】
つまり、有信号期間とその後に続く無信号検出期間においては、スイッチング素子１１１、１１２をオンにし、これに供給されたＰＷＭ信号をそのまま出力するようにする。無信号検出期間以外の無信号期間においては、スイッチング素子１１１、１１２をオフにし、これに供給されたＰＷＭ信号を出力しないようにする。
【０１８１】
これにより、無信号検出期間を除く無信号期間においては、ドライブ回路１３、１４にはＰＷＭ信号ＰＡ、ＰＢが供給されなくなり、ドライブパルス＋ＰＡ、−ＰＡ、＋ＰＢ、−ＰＢは形成されないので、その期間、すなわち、無信号検出期間を除く無信号期間においては、プッシュプル回路１５、１６のスイッチング動作を停止させることができる。これにより、貫通電流が流れなくなるので、結果として消費電力を低減させることができる。
【０１８２】
なお、スイッチング素子１１１、１１２をオフとしたときに、入力検出部１００はドライブ回路１３、１４を制御して、その出力＋ＰＡ、＋ＰＢを“Ｈ”、−ＰＡ、−ＰＢを“Ｌ”とするようにしてもよい。
【０１８３】
［パワーアンプ部分がハーフブリッジ構成の場合の例］
図１２は、パワーアンプ部分をフルブリッジの構成としたものであるが、図１３に示すようにハーフブリッジの構成とすることももちろんできる。
【０１８４】
図１３は、パワーアンプ部分の出力段をいわゆるハーフブリッジの構成としたパワーアンプ装置を説明するための図である。なお、図１３において、図１２に示したパワーアンプ装置と同様、あるいは、ほぼ同様に構成される部分には、同じ参照符号を付している。
【０１８５】
図１３に示すように、この例のパワーアンプ装置は、パルス幅がデジタルオーディオ信号Ｐｉｎの示すレベルの２の補数の大きさとされるＰＷＭ信号ＰＢの処理系を有さないものである。つまり、図１３に示したように、この例のパワーアンプ装置は、１つのプッシュプル回路１５が用いられて形成されたものであり、ＰＷＭ変調部１１とドライブ回路１３との間にスイッチング素子１１１を設けたものである。
【０１８６】
そして、スイッチング素子１１１は、入力検出部１００により切り換え制御され、有信号期間および無信号検出期間においては、オンにされて、ＰＷＭ変調部１１からのＰＷＭ信号ＰＡがそのままドライブ回路１３に供給される。しかし、スイッチング素子１１１は、入力検出部１００により切り換え制御され、無信号検出期間を除く無信号期間においては、オフにされて、ＰＷＭ変調部１１からのＰＷＭ信号ＰＡはドライブ回路１３に供給しないようにされる。
【０１８７】
これにより、無信号検出期間を除く無信号期間においては、プッシュプル回路１５にはドライブパルス＋ＰＡ、−ＰＡは供給されないので、プッシュプル回路のスイッチング動作を停止させ、プッシュプル回路において貫通電流が流れなくなるようにすることにより、消費電力を低減させることができるのである。
【０１８８】
なお、スイッチング素子１１１をオフとしたときに、入力検出部１００はドライブ回路１３を制御して、その出力＋ＰＡを“Ｈ”、−ＰＡを“Ｌ”とするようにしてもよい。
【０１８９】
このように、図１２、図１３に示した、この第４の実施の形態のパワーアンプ装置は、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子をオン／オフ制御することによって、図６を用いて説明した第２の実施の形態のパワーアンプ装置の場合と同様に、無信号期間におけるプッシュプル回路のスイッチング動作を停止させ、貫通電流が流れないようにしたものである。
【０１９０】
そして、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子をオフにするように制御して、ドライブ回路にＰＷＭ信号を供給しないようにした後に、入力端子Ｔｉｎを通じて、所定のレベル以上の処理すべきデジタルオーディオ信号Ｐｉｎが供給されたことが検出された場合には、入力検出部１００は、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子をオンにするように制御し、これに供給されるＰＷＭ信号をそのまま出力するようにする。
【０１９１】
これによって、ＰＷＭ信号のドライブ回路への供給を停止させた後に、通常通りデジタルオーディオ信号Ｐｉｎの供給が再開された場合には、ＰＷＭ変調部とドライブ回路との間に設けるスイッチング素子を迅速に切り換えることにより、ＰＷＭ信号のドライブ回路への供給を再開し、適正にデジタルオーディオ信号の処理を行うことができるようにされる。
【０１９２】
なお、この第４の実施の形態の場合には、図１２のフルブリッジの場合には、スイッチング素子１１１、１１２を用い、図１３のハーフブリッジの場合には、スイッチング素子１１１を用いているので、ＰＷＭ信号のドライブ回路への供給／供給停止を素早く切り換えることができ、前述した第２の実施の形態のパワーアンプ装置の場合と同様に、ノイズの発生しにくいパワーアンプ装置や、少しの周波数変化であってもその変化時間が長い場合に大きな影響を受けてしまうようなパワーアンプ装置に適用して好適である。
【０１９３】
また、この第４の実施の形態の場合にも、図１２、図１３に示したように、パワーアンプ装置は、フルブリッジの構成と、ハーフブリッジの構成とのいずれの構成をとることも可能なものである。
【０１９４】
そして、上述した第３、第４の実施の形態のパワーアンプ装置の場合には、ＰＷＭ変調部１１に供給するクロック信号の周波数は、不変であるので、プッシュプル回路１５、１６に供給するドライブパルスの周波数を元に戻す場合にも、迅速に戻すようにすることができる。
【０１９５】
また、上述の第３、第４の実施の形態においては、分周器、あるいは、スイッチング素子をＰＷＭ変調部１１とドライブ回路１３、１４との間に設けるようにしたが、これに限るものではない。分周器やスイッチング素子をドライブ回路とプッシュプル回路との間に設けるようにすることもできる。また、分周器の機能やスイッチング素子の機能をＰＷＭ変調機１１や、ドライブ回路１３、１４に持たせるようにすることもできる。
【０１９６】
なお、上述した実施の形態のパワーアンプ装置において、信号無しと判断する場合において、低信号レベルの期間が所定時間以上連続した後に信号無しであると判断するようにしているのは、例えば、１つの楽曲のデジタルオーディオ信号と、これに続く他の楽曲のデジタルオーディオ信号との間の期間など、入力信号の供給が停止された後において、入力信号の供給が再開される可能性が高い期間を無信号期間として検出しないようにするためである。
【０１９７】
しかし、信号有りと判断する場合には、信号レベルが所定の閾値より大きくなった期間が所定時間継続したことを確認する必要性は乏しく、むしろ、所定レベル以上のデジタルオーディオ信号の供給が再開された場合には、できるだけ迅速に通常の周波数のクロック信号ＣＬＫを用いた処理に戻れるようにすることが望ましい。
【０１９８】
そこで、所定レベル以上の入力信号Ｐｉｎを検出した場合には、即座にＰＷＭ変調部に供給するクロック信号ＣＬＫの周波数を元に戻すようにする。この場合、上述した第１の実施の形態、および、第３の実施の形態においては、ＰＬＬ回路の構成とされたクロック生成回路１２２や分周器８１、８２を備えているので、周波数を変化させることにより各回路部分への影響を考慮し、徐々に周波数を上げるようにすることができる。
【０１９９】
また、入力信号Ｐｉｎの信号レベルを監視するのではなく、入力機器から入力信号とともに供給される制御信号や情報信号に基づいて入力信号の有無を判断するようにしてもよい。例えば、再生音源機器に対して再生動作をさせるように指示する制御信号を本発明のパワーアンプ装置が受信し、以降の期間を有信号期間と判断し、停止あるいは一時停止させる制御信号を受信した場合は、以降の期間を無信号期間と判断する。制御信号はリモートコマンダから送信されてもよい。
【０２００】
また、このパワーアンプ装置が再生音源部を含んでいる場合には、ユーザが操作するリモートコマンダあるいは操作するようにされた操作キーに関する情報を入力検出部であるマイコンに供給するようにし、再生キーを操作したことが通知されたときには、以降の期間を有信号期間とし、また、停止キーや一時停止キーを操作したことが通知されたときには、以降の期間を無信号期間とし、前述の無信号検出期間ＮＳに想到する所定期間以降を、図３に示した周波数低減期間ＤＷ、あるいは、図６に示したクロック停止期間ＳＰとするようにしてもよい。
【０２０１】
さらに、入力信号のレベル表示を行う表示データが供給されるような場合には、この表示用データの有無あるいは表示レベルに応じて、入力信号の有無を判断することもできる。また、ＤＶＤプレーやＢＳデジタルチューナーなどのＡＶ機器からは、オーディオ信号とビデオ信号とは対になって供給されるので、ビデオ信号の無い期間においては、オーディオ信号も供給されていないとみなして、その期間を無信号期間と判断するようにすることもできる。
【０２０２】
［第５の実施の形態］
前述した第１から第４の実施の形態のパワーアンプ装置は、入力信号が無い場合、すなわち無信号時においてはプッシュプル回路１５、１６に供給するドライブパルス信号の周波数を低くするようにしたり、また、ドライブパルス信号のプッシュプル回路１５、１６への供給を停止させたりして、プッシュプル回路１５、１６に流れる貫通電流を低減するようにした。
【０２０３】
しかし、ドライブパルス信号の周波数を低減させる期間は、無信号時に限るものではない。例えば、再生音声をいわゆるＢＧＭとして用いる場合には、再生音声が会話や思考の邪魔になることが無いように、音量レベルは比較的に低く抑えられる。このように、音量レベルが低く抑えられている場合においては、高品位な音声再生処理が要求されない場合が多い。
【０２０４】
そこで、この第５の実施の形態のパワーアンプ装置においては、入力信号であるデジタルオーディオ信号のいわば平均的な信号レベルを検出するようにし、その検出した信号レベルに応じて、ＰＷＭ変調部において変調のために用いるクロック信号の周波数を変えることにより、消費電力の低減を図ろうとするものである。
【０２０５】
この第５の実施の形態のパワーアンプ装置は、図１、図４に示した第１の実施の形態のいわゆるＤ級アンプの構成とされたパワーアンプ装置と同様に構成されるものである。このため、この第５の実施の形態のパワーンプ装置は、図１、図４に示す構成を有するものとして、図１、図５を参照しながら説明する。
【０２０６】
そして、この第５の実施の形態のパワーアンプ装置の場合、入力検出部２０は、第１の実施の形態の場合のように、有信号期間と無信号期間とを検出するものではない。この第５の実施の形態のパワーアンプ装置における入力検出部２０は、入力端子Ｔｉｎを通じて入力されるデジタルオーディオ信号の信号レベルを監視する。
【０２０７】
入力検出部２０は、入力されたデジタルオーディオ信号の入力信号レベルに応じて、ＰＷＭ変調部１１においてデジタルオーディオ信号をＰＷＭ変調する際に用いられる予め決められた周波数のクロック信号ＣＬＫを形成するための分周比データを形成し、これを周波数制御信号ＣＣＴとして、上述したようにクロック生成回路１２２の分周器２２４に供給する。
【０２０８】
入力検出部２０は、入力信号レベルの変化に対応して、クロック生成回路１２２の分周器に供給する分周比データを変化させる。これによって、クロック生成回路１２２において生成されて、ＰＷＭ変調部１１に供給されＰＷＭ変調に用いられるクロック信号ＣＬＫの周波数を変化させる。
【０２０９】
そして、この場合、入力信号レベルが低くなるにしたがって、クロック生成回路１２２において生成され、ＰＷＭ変調部１１に供給されるクロック信号ＣＬＫの周波数は低くなるようにされる。換言すれば、入力信号レベルが低くなるにしたがって、図３、あるいは、図１５、図１６に示したＰＷＭ信号の１サイクル期間ＴＣが長くなるようにされ、入力信号レベルの低下に対応して、ＰＷＭ信号の周期が長くなるようにされる。
【０２１０】
これにより、結果として、プッシュプル回路１５、１６に供給されるドライバ信号の周波数（スイッチング周波数）が低くなるようにされ、図１、図４に示した構成のパワーアンプ装置における消費電力の省力化が図られることになる。
【０２１１】
なお、この第５の実施の形態のパワーアンプ装置においては、入力信号の各サンプリング時点における信号レベルのそれぞれに応じて、クロック信号ＣＬＫを頻繁に変化させるのではなく、入力信号のいわば平均的なレベルに応じてクロック信号ＣＬＫの周波数を変化させるようにしている。
【０２１２】
したがって、入力検出部２０において入力信号レベルは、所定範囲内にあるか否かが判断され、入力信号レベルが例えばＡレベル範囲にあるときには、クロック生成回路１２２に供給する分周比は「ａ」、入力信号レベルが例えばＢレベル範囲にあるときには、クロック生成回路１２２に供給する分周比は「ｂ」というように決められ、入力信号レベルに応じて、クロック信号ＣＬＫの周波数を線形的に変化させることができる。
【０２１３】
これにより、入力信号であるデジタルオーディオ信号の入力信号レベルが低い場合には、ＰＷＭ変調部１１において用いられるクロック信号ＣＬＫが低くなるようにされ、ＰＷＭ信号の１サイクル期間ＴＣが長くなり、上述もしたように、プッシュプル回路１５、１６のスイッチング回数を減少させ、貫通電流の発生回数を大幅に削減することができるようにしている。
【０２１４】
また、入力信号レベルが低い状態から高くなるようにされた場合には、クロック信号生成回路１２２からＰＷＭ変調部１１に供給されるクロック信号ＣＬＫの周波数も高くなるように戻され、デジタルオーディオ信号の高品位再生ができるようにされる。したがって、ＢＧＭとして聞いていた音楽が気に入り、ちゃんと聞きたい場合には、音量を上げるという簡単な操作で、デジタルオーディオ信号を高品位に再生して、その高品位再生音声を聴取するようにすることができる。
【０２１５】
なお、最新に供給されたデジタルオーディオ信号から過去に所定期間分のデジタルオーディオ信号のレベルの平均値を求めるようにし、この求めたレベルの平均値が予め設けられる１つ以上の閾値以下か否かに応じて、入力検出部２０からクロック生成回路１２２に供給する分周比を変えるようにしてもよい。この場合、デジタルオーディオ信号のレベルの平均値は、入力検出部２０において求めるようにすればよい。
【０２１６】
［第５の実施の形態の変形例］
なお、図１、図４に示したように構成されるこの第５の実施の形態のパワーアンプ装置の場合には、入力信号レベルに応じて、ＰＷＭ変調処理に用いられるクロック信号ＣＬＫを線形的に変化させることができるが、入力信号レベルに応じてＰＷＭ変調処理に用いるクロック信号ＣＬＫをステップ的に変化させるようにすることもできる。
【０２１７】
例えば、図１０、図１１に示した第３の実施の形態のＤ級アンプの構成とされたパワーアンプ装置とほぼ同様に構成することにより、入力信号レベルに応じてＰＷＭ変調処理に用いるクロック信号ＣＬＫをステップ的に変化させるパワーアンプ装置を構成することができる。
【０２１８】
しかし、この場合、図１０、図１１に示した分周器８１、８２は単なる分周器ではなく、１サイクル期間ＴＣを単位として、ＰＷＭ変調部１１からのＰＷＭ信号の信号成分のみを必要な分だけ間引くようにする信号間引き回路としての機能を有するように構成する。このため、ここでは、図１０、図１１において分周器として示した回路８１、８２を、信号間引き回路８１、８２ということにする。
【０２１９】
そして、ＰＷＭ変調部１１においては、常時一定の周波数のクロック信号ＣＬＫを用いてＰＷＭ変調を行うようにする。一方、入力検出部８０は、入力信号レベルを監視し、入力信号レベルに応じて、１サイクル期間単位にオン／オフが制御するようにされた間引き信号を信号間引き回路８１、８２に供給するようにする。
【０２２０】
例えば、通常のＰＷＭ信号の２分の１のＰＷＭ信号しか用いないようにＰＷＭ信号を間引きたい場合には、例えば入力検出部８０は、１サイクル期間ＴＣ毎にオン状態とオフ状態とが切り換わる間引き信号を形成するようにし、これを信号間引き回路８１、８２に供給する。
【０２２１】
そして、信号間引き回路８１、８２においては、ＰＷＭ変調部１１からのＰＷＭ信号と、例えば、入力検出部８０からの１サイクル期間ＴＣ毎にオン状態とオフ状態が切り換わる間引き信号とのＡＮＤ演算を行うことにより、間引き信号がオン状態にある１サイクル期間のＰＷＭ信号が後段の回路に出力するようにされ、間引き信号がオフ状態にある１サイクル期間においては、その期間はそのまま残るが、ＰＷＭ信号自体は０レベルとされるので、ＰＷＭ信号の２分の１間引きが行われることになる。
【０２２２】
また、通常のＰＷＭ信号の３分の１のＰＷＭ信号しか用いないようにＰＷＭ信号を間引きたい場合には、例えば入力検出部８０は、１サイクル期間ＴＣがオン状態になったら、次に２サイクル期間２ＴＣはオフ状態となるというように、連続する３サイクル期間３ＴＣの内の最初の１サイクル期間ＴＣだけオン状態、次の２サイクル期間２ＴＣはオフ状態となる間引き信号を形成し、これとＰＷＭ信号とのＡＮＤ演算を行うことにより、ＰＷＭ信号の通常のＰＷＭ信号の３分の１に間引くことができる。
【０２２３】
このようにすることにより、入力信号のレベルが低くなるにしたがって、プッシュプル回路１５、１６に供給されることになるドライブ信号の周波数をステップ的に低くするようにして、パワーアンプ装置の消費電力を低減させることができる。もちろん、入力信号のレベルが高くなってきたときには、これに応じて、間引きの割合を減らして行くことにより、プッシュプル回路１５、１６に供給するドライバ信号の周波数を高くしていき、高品位の音声再生を行うように戻すことができることはいうまでも無い。
【０２２４】
このように、入力信号レベルが低く、高品位再生を行う必要の無い期間においては、プッシュプル回路１５、１６に要求するドライブ信号の周波数を低くすることにより、パワーアンプの消費電力を効率よく低減させることができる。しかも、デジタルオーディオ信号の再生は、高品位度は低下するものの続行され、ＢＧＭとして利用されるなど、その利用ができなくなるなどの不都合を生じさせることもない。
【０２２５】
また、この他にも、入力信号レベルに応じて、プッシュプル回路１５、１６に供給するドライブ信号の周波数を調整する種々の対応のパワーアンプ装置を構成することも可能である。
【０２２６】
さらに、この実施の形態においても、前述のように入力端子Ｔｓｔを通じて供給されるステータス信号ＳＴによりクロック信号ＣＬＫの周波数や信号間引き回路の間引き周期を制御するようにしてもよい。このステータス信号ＳＴとして、入力信号レベルを間接的に表すものとして複数段階の音質モードに対応させるようにしてもよい。例えば、高音質モードではクロック信号ＣＬＫの周波数を７６８ｋＨｚといった通常使用時の周波数とし、低音質モードではクロック信号ＣＬＫの周波数を十分に低くすることが考えられる。
【０２２７】
また、上記の実施の形態では、信号間引き回路によりＰＷＭ信号の１サイクル期間を実質的に長くするようにしたが、これに限らず、連続する複数のサイクル期間にわたってＰＷＭ変調部１１で形成されたＰＷＭ信号のオン状態のパルス幅を累積して、この複数サイクル期間に１度累積された時間幅のオン区間を生成するようにしてもよい。
【０２２８】
なお、上述した各実施の形態において、フルブリッジの構成のパワーアンプ装置は、例えば、家庭などの屋内において用いられるオーディオ機器やＡＶ機器などのいわゆる据え置き型のパワーアンプ装置、あるいは、据え置き型の電子機器に内蔵されるパワーアンプ装置であって、高性能が要求されるパワーアンプ装置に用いて好適なものである。
【０２２９】
また、ハーフブリッジの構成のパワーアンプ装置の場合には、構成が簡単であるので、低価格のオーディオ機器やＡＶ機器、あるいは、携帯用のオーディオ機器などに用いて好適なものである。
【０２３０】
なお、左右２チャンネルのデジタルオーディオ信号を処理する場合には、上述した各パワーアンプ装置が、左右２チャンネル分必要になる。しかし、左右のチャンネルでその構成が変わることはない。
【０２３１】
また、上述の実施の形態において用いたデジタルオーディオ信号のサンプリング周波数やサンプリング周波数に基づくキャリア周波数の値は一例であり、各種の値に対応することができる。
【０２３２】
例えば、家庭内において用いられるＡＶ機器のパワーアンプ装置の場合、これに供給されるオーディオ信号は、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）プレーヤ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ハードディスク装置、ＤＡＴ（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｔａｐｅ）プレーヤ、半導体メモリプレーヤなど種々のものから供給されることが考えられ、供給元によって、そのオーディオ信号のサンプリング周波数も異なる場合もある。
【０２３３】
そこで、上述した各実施の形態のパワーアンプ装置において、例えば、使用者により選択された入力元の電子機器の種別の情報を得て、入力されるデジタルオーディオ信号に応じたサンプリング周波数を選択して用いるようにしてもよい。
【０２３４】
また、上述の実施の形態においては、いずれの場合にも、電源電圧は、いわゆる片側電源であるものとしたが、これに限るものではなく、正負電源を用いるようにしてもよい。
【０２３５】
また、上述の実施の形態においては、デジタルオーディオ信号である入力信号をＰＷＭ変調する場合を例に説明したが、これに限るものではない。入力信号をＰＮＭ（Ｐｕｌｓｅ Ｎｕｍｂｅｒ Ｍｏｄｕｌａｔｉｏｎ）変調するパワーアンプ装置にもこの発明を適用することが可能である。
【０２３６】
【発明の効果】
以上説明したように、この発明によれば、入力信号が無い、あるいは、入力信号がヌルストリームである場合に、プッシュプル回路に流れるいわゆる貫通電流の発生回数を低減させ、消費電力の省力化を実現したデジタルアンプであるパワーアンプ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明によるパワーアンプ装置の第１の実施の形態を説明するための図である。
【図２】図１に示したパワーアンプ装置のクロック生成回路の一例を説明するためのブロック図である。
【図３】図１に示したパワーアンプ装置の動作を説明するための波形図である。
【図４】この発明によるパワーアンプ装置の第１の実施の形態の他の構成例を説明するための図である。
【図５】この発明によるパワーアンプ装置の第２の実施の形態を説明するための図である。
【図６】図５に示したパワーアンプ装置の動作を説明するための波形図である。
【図７】この発明によるパワーアンプ装置の第２の実施の形態の他の構成例を説明するための図である。
【図８】図５に示したパワーアンプ装置の変形例を説明するための図である。
【図９】図７に示したパワーアンプ装置の変形例を説明するための図である。
【図１０】この発明によるパワーアンプ装置の第３の実施の形態を説明するための図である。
【図１１】この発明によるパワーアンプ装置の第３の実施の形態の他の構成例を説明するための図である。
【図１２】この発明によるパワーアンプ装置の第４の実施の形態を説明するための図である。
【図１３】この発明によるパワーアンプ装置の第４の実施の形態の他の構成例を説明するための図である。
【図１４】いわゆるＤ級アンプと呼ばれる従来のパワーアンプ装置の構成例を説明するための図である。
【図１５】図１４に示した従来のパワーアンプ装置の動作を説明するための波形図である。
【図１６】図１４に示した従来のパワーアンプ装置の動作を説明するための波形図である。
【符号の説明】
１１…ＰＷＭ変調部、１２…クロック生成部、１３、１４…ＤＲＶ（ドライブ回路）、１５、１６…プッシュプル回路、１７、１８…ローパスフィルタ、１９…スピーカ、２０…入力検出部（マイコン）、１２１…発振回路、１２２…クロック生成回路、Ｔｉｎ…入力端子、ＴＰＷＲ…電源端子、３１…コンデンサ、４０…入力検出部（マイコン）、５０…ＡＮＤ回路、６０…入力検出部、７０…スイッチ素子、８０…入力検出部…８０、８１、８２…分周器、１００…入力検出部（マイコン）、１１１、１１２…スイッチ素子、Ｑ１１、Ｑ１２…ＦＥＴ（電界効果トランジスタ）、Ｑ１３、Ｑ１４…ＦＥＴ（電界効果トランジスタ）
Claims (12)
- 入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記スイッチング手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の有無を検出する検出手段と、
前記検出手段により、前記入力信号が無いことが検出された場合に、前記スイッチング手段の前段において、前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を低くするようにする周波数制限手段と
を備えることを特徴とするパワーアンプ装置。 - 請求項１に記載のパワーアンプ装置であって、
前記周波数制限手段は、前記パルス変調手段に供給するクロック信号を形成するものであって、前記クロック信号の周波数の可変制御が可能なクロック信号生成手段であることを特徴とするパワーアンプ装置。 - 請求項１に記載のパワーアンプ装置であって、
前記周波数制限手段は、前記スイッチング手段の前段の所定の位置に設けられ、前記スイッチング手段の前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を低くするようにする信号分周手段であることを特徴とするパワーアンプ装置。 - 請求項１に記載のパワーアンプ装置であって、
前記検出手段は、少なくとも前記入力信号が無いことを示す信号の供給を受け、当該信号に基づいて、前記入力信号の有無を検出することを特徴とするパワーアンプ装置。 - 入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記増幅手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の有無を検出する検出手段と、
前記検出手段により、前記入力信号が無いことが検出された場合に、前記１対のスイッチ素子への前記ドライブパルスの供給を停止させるようにする供給制限手段と
を備えることを特徴とするパワーアンプ装置。 - 請求項５に記載のパワーアンプ装置であって、
前記供給制限手段は、前記パルス変調手段へのクロック信号の供給／停止を制御するクロック信号供給制御手段であることを特徴とするパワーアンプ装置。 - 請求項５に記載のパワーアンプ装置であって、
前記供給制限手段は、前記スイッチング手段の前段の所定の位置に設けられ、前記スイッチング手段への前記ドライブパルスの供給／停止を制御するドライブパルス供給制御手段であることを特徴とするパワーアンプ装置。 - 請求項５に記載のパワーアンプ装置であって、
前記検出手段は、少なくとも前記入力信号が無いことを示す信号の供給を受け、当該信号に基づいて、前記入力信号の有無を検出することを特徴とするパワーアンプ装置。 - 入力信号を、その量子化レベルを示すパルス変調信号に変換して出力するパルス変調手段と、
１対のスイッチング素子がプッシュプル接続されて構成されるスイッチング手段と、
前記パルス変調手段から出力される前記パルス変調信号を互いに逆レベルの１対のドライブパルスに変換して、前記スイッチング手段の前記１対のスイッチング素子に供給するドライブ手段と、
前記入力信号の平均的なレベルを検出するレベル検出手段と、
前記レベル検出手段の検出結果に応じて、前記スイッチング手段の前段において、前記１対のスイッチング素子に供給する前記ドライブパルスの周波数を制御する周波数制御手段と
を備えることを特徴とするパワーアンプ装置。 - 請求項９に記載のパワーアンプ装置であって、
前記周波数制御手段は、前記パルス変調手段に供給するクロック信号を形成するものであって、前記クロック信号の周波数の可変制御が可能なクロック信号生成手段であることを特徴とするパワーアンプ装置。 - 請求項９に記載のパワーアンプ装置であって、
前記周波数制限手段は、前記スイッチング手段の前段の所定の位置に設けられ、前記スイッチング手段の前記１対のスイッチング素子に供給する前記ドライブパルスの信号成分を間引くようにする信号間引き手段であることを特徴とするパワーアンプ装置。 - 請求項９に記載のパワーアンプ装置であって、
前記レベル検出手段は、前記入力信号のレベル状態を示す信号の供給を受けて、前記入力信号のレベルを検出することを特徴とするパワーアンプ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002342047A JP2004072707A (ja) | 2002-06-13 | 2002-11-26 | パワーアンプ装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002172297 | 2002-06-13 | ||
| JP2002342047A JP2004072707A (ja) | 2002-06-13 | 2002-11-26 | パワーアンプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004072707A true JP2004072707A (ja) | 2004-03-04 |
Family
ID=32032291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002342047A Pending JP2004072707A (ja) | 2002-06-13 | 2002-11-26 | パワーアンプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004072707A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1622258A2 (en) | 2004-07-30 | 2006-02-01 | Sony Corporation | Power amplifier apparatus and dc component removing method |
| JP2006211647A (ja) * | 2004-12-28 | 2006-08-10 | Yamaha Corp | パルス幅変調増幅器 |
| JP2006262261A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | Ｄ級増幅器 |
| JP2006340034A (ja) * | 2005-06-02 | 2006-12-14 | Kenwood Corp | 増幅器搭載電子機器 |
| JP2008160580A (ja) * | 2006-12-25 | 2008-07-10 | Sharp Corp | ディジタルアンプおよびスイッチング回数制御方法 |
| JP2009231982A (ja) * | 2008-03-19 | 2009-10-08 | Nippon Telegr & Teleph Corp <Ntt> | 無線信号伝送システムおよび無線基地局装置 |
| JP2010171737A (ja) * | 2009-01-22 | 2010-08-05 | Canon Inc | Ｄ級増幅装置 |
| US7957489B2 (en) | 2006-02-17 | 2011-06-07 | Canon Kabushiki Kaisha | Digital amplifier and television receiving apparatus |
| WO2011111298A1 (ja) * | 2010-03-11 | 2011-09-15 | パナソニック株式会社 | デジタルアンプ |
| KR101098442B1 (ko) * | 2004-09-09 | 2011-12-26 | 매그나칩 반도체 유한회사 | 슬루율 자동보정 ａｂ급 증폭기 |
| JP2012060269A (ja) * | 2010-09-06 | 2012-03-22 | Toyota Motor Corp | 増幅器及び方法 |
| CN102673143A (zh) * | 2011-03-17 | 2012-09-19 | 精工爱普生株式会社 | 容性负载驱动电路及流体喷射装置、医疗设备 |
| US8299866B2 (en) | 2007-05-09 | 2012-10-30 | Samsung Electronics Co., Ltd. | Method and device including signal processing for pulse width modulation |
| JP2013121024A (ja) * | 2011-12-06 | 2013-06-17 | Onkyo Corp | スイッチングアンプの制御回路 |
| JP2013541305A (ja) * | 2010-10-27 | 2013-11-07 | メルス オーディオ アンパーツゼルスカブ | マルチレベルのパルス幅変調を使用するオーディオアンプ |
| US20150109056A1 (en) * | 2013-10-23 | 2015-04-23 | Wolfson Microelectronics Plc | Class-d amplifier circuits |
| US20150288335A1 (en) * | 2012-04-30 | 2015-10-08 | Merus Audio Aps | Class d audio amplifier with adjustable loop filter characteristics |
-
2002
- 2002-11-26 JP JP2002342047A patent/JP2004072707A/ja active Pending
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1622258A3 (en) * | 2004-07-30 | 2006-03-22 | Sony Corporation | Power amplifier apparatus and dc component removing method |
| EP1622258A2 (en) | 2004-07-30 | 2006-02-01 | Sony Corporation | Power amplifier apparatus and dc component removing method |
| KR101098442B1 (ko) * | 2004-09-09 | 2011-12-26 | 매그나칩 반도체 유한회사 | 슬루율 자동보정 ａｂ급 증폭기 |
| JP2006211647A (ja) * | 2004-12-28 | 2006-08-10 | Yamaha Corp | パルス幅変調増幅器 |
| JP2006262261A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | Ｄ級増幅器 |
| JP2006340034A (ja) * | 2005-06-02 | 2006-12-14 | Kenwood Corp | 増幅器搭載電子機器 |
| US7957489B2 (en) | 2006-02-17 | 2011-06-07 | Canon Kabushiki Kaisha | Digital amplifier and television receiving apparatus |
| JP2008160580A (ja) * | 2006-12-25 | 2008-07-10 | Sharp Corp | ディジタルアンプおよびスイッチング回数制御方法 |
| US8299866B2 (en) | 2007-05-09 | 2012-10-30 | Samsung Electronics Co., Ltd. | Method and device including signal processing for pulse width modulation |
| JP2009231982A (ja) * | 2008-03-19 | 2009-10-08 | Nippon Telegr & Teleph Corp <Ntt> | 無線信号伝送システムおよび無線基地局装置 |
| JP2010171737A (ja) * | 2009-01-22 | 2010-08-05 | Canon Inc | Ｄ級増幅装置 |
| US8975956B2 (en) | 2010-03-11 | 2015-03-10 | Panasonic Corporation | Digital amplifier |
| WO2011111298A1 (ja) * | 2010-03-11 | 2011-09-15 | パナソニック株式会社 | デジタルアンプ |
| JP2011188447A (ja) * | 2010-03-11 | 2011-09-22 | Panasonic Corp | デジタルアンプ |
| CN102792586B (zh) * | 2010-03-11 | 2015-08-12 | 松下电器产业株式会社 | 数字放大器 |
| US9083283B2 (en) | 2010-03-11 | 2015-07-14 | Panasonic Corporation | Digital amplifier |
| CN102792586A (zh) * | 2010-03-11 | 2012-11-21 | 松下电器产业株式会社 | 数字放大器 |
| JP2012060269A (ja) * | 2010-09-06 | 2012-03-22 | Toyota Motor Corp | 増幅器及び方法 |
| JP2013541305A (ja) * | 2010-10-27 | 2013-11-07 | メルス オーディオ アンパーツゼルスカブ | マルチレベルのパルス幅変調を使用するオーディオアンプ |
| US9979354B2 (en) | 2010-10-27 | 2018-05-22 | Merus Audio Aps | Audio amplifier using multi-level pulse width modulation |
| US9515617B2 (en) | 2010-10-27 | 2016-12-06 | Merus Audio Aps | Audio amplifier using multi-level pulse width modulation |
| JP2012192654A (ja) * | 2011-03-17 | 2012-10-11 | Seiko Epson Corp | 容量性負荷駆動回路および流体噴射装置 |
| CN102673143A (zh) * | 2011-03-17 | 2012-09-19 | 精工爱普生株式会社 | 容性负载驱动电路及流体喷射装置、医疗设备 |
| CN102673143B (zh) * | 2011-03-17 | 2015-11-04 | 精工爱普生株式会社 | 容性负载驱动电路及流体喷射装置、医疗设备 |
| JP2013121024A (ja) * | 2011-12-06 | 2013-06-17 | Onkyo Corp | スイッチングアンプの制御回路 |
| US9564862B2 (en) * | 2012-04-30 | 2017-02-07 | Merus Audio Aps | Class D audio amplifier with adjustable loop filter characteristics |
| US20150288335A1 (en) * | 2012-04-30 | 2015-10-08 | Merus Audio Aps | Class d audio amplifier with adjustable loop filter characteristics |
| US20150109056A1 (en) * | 2013-10-23 | 2015-04-23 | Wolfson Microelectronics Plc | Class-d amplifier circuits |
| CN106416060A (zh) * | 2013-10-23 | 2017-02-15 | 思睿逻辑国际半导体有限公司 | D类放大器电路 |
| US9787261B2 (en) | 2013-10-23 | 2017-10-10 | Cirrus Logic, Inc. | Class-D amplifier circuits |
| KR101814311B1 (ko) * | 2013-10-23 | 2018-01-02 | 시러스 로직 인터내셔널 세미컨덕터 리미티드 | D급 증폭 회로 |
| GB2519540B (en) * | 2013-10-23 | 2018-05-09 | Cirrus Logic Int Semiconductor Ltd | Class-D Amplifier Circuits |
| US9473087B2 (en) * | 2013-10-23 | 2016-10-18 | Cirrus Logic, Inc. | Class-D amplifier circuits |
| GB2557050A (en) * | 2013-10-23 | 2018-06-13 | Cirrus Logic Int Semiconductor Ltd | Class-D Amplifier circuits |
| GB2557051A (en) * | 2013-10-23 | 2018-06-13 | Cirrus Logic Int Semiconductor Ltd | Class-D amplifier circuits |
| GB2557750A (en) * | 2013-10-23 | 2018-06-27 | Cirrus Logic Int Semiconductor Ltd | Class-D Amplifier Circuits |
| GB2557750B (en) * | 2013-10-23 | 2018-08-22 | Cirrus Logic Int Semiconductor Ltd | Class-D Amplifier Circuits |
| GB2557050B (en) * | 2013-10-23 | 2018-08-22 | Cirrus Logic Int Semiconductor Ltd | Class-D Amplifier circuits |
| GB2557051B (en) * | 2013-10-23 | 2018-08-22 | Cirrus Logic Int Semiconductor Ltd | Class-D amplifier circuits |
| US10171049B2 (en) | 2013-10-23 | 2019-01-01 | Cirrus Logic, Inc. | Class-D amplifier circuits |
| CN106416060B (zh) * | 2013-10-23 | 2019-05-21 | 思睿逻辑国际半导体有限公司 | D类放大器电路 |
| CN110061702A (zh) * | 2013-10-23 | 2019-07-26 | 思睿逻辑国际半导体有限公司 | D类放大器电路 |
| CN110061702B (zh) * | 2013-10-23 | 2023-05-16 | 思睿逻辑国际半导体有限公司 | D类放大器电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004072707A (ja) | パワーアンプ装置 | |
| US8416017B2 (en) | Circuit and method for reducing noise in class D amplifiers | |
| US7446603B2 (en) | Differential input Class D amplifier | |
| JP4787742B2 (ja) | 信号出力回路、それを用いたオーディオ信号出力装置、電子機器 | |
| US8284953B2 (en) | Circuit and method of reducing pop-up noise in a digital amplifier | |
| JP2010504004A (ja) | Ｄ級音声増幅器 | |
| US8433078B2 (en) | High perceived audio quality class D amplifier | |
| CN101010873A (zh) | 音频信号放大电路及使用它的电子设备 | |
| US20060261886A1 (en) | System and method for reducing audible artifacts in an audio system | |
| EP2127070B1 (en) | A data processing system for clipping correction | |
| JP2007049690A (ja) | Ｄ級増幅器 | |
| US6987418B2 (en) | Sound signal generating apparatus and method for reducing pop noise | |
| US20090066412A1 (en) | Class-d amplifier circuit | |
| US7492218B2 (en) | Digital amplifier apparatus and method of resetting a digital amplifier apparatus | |
| JP2004336765A (ja) | ポップノイズ減少のための音声信号発生装置及び音声信号発生方法 | |
| JP2004023216A (ja) | パワーアンプ装置 | |
| US11205999B2 (en) | Amplifier with signal dependent mode operation | |
| JP2843728B2 (ja) | パルス幅変調増幅回路 | |
| JP2010226334A (ja) | パルス幅変調増幅器 | |
| JP4105040B2 (ja) | デジタルアンプおよびその駆動方法 | |
| JPH07283662A (ja) | 電力増幅回路 | |
| JP2012209770A (ja) | 固定音発生装置及びスイッチング増幅器 | |
| JP2004146868A (ja) | ディジタルアンプ | |
| JP2009141697A (ja) | Ｄ級アンプ | |
| JP3916449B2 (ja) | 増幅装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080402 |