JP2009141697A - Ｄ級アンプ - Google Patents

Abstract

【課題】ミュート回路を必要とすることなく、起動／停止時、及びスタンバイからの復帰時に発生するノイズを抑制することができるＤ級アンプを提供すること。
【解決手段】Ｄ級アンプ１００は、起動及び停止の際に、起動／停止制御回路１０３からのイネーブル信号ＯＥ１を受けてオンする第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）と、起動及び停止以外の通常動作時に、第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）と共に能動状態となる第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）とからなるＰＷＭ出力バッファ１１０を備える。
【選択図】図１

Description

本発明は、入力されたＰＷＭ（Pulse Width Modulation：パルス幅変調）信号をデジタル変調して電力増幅するＤ級アンプに関し、詳細には、起動／停止時、及びスタンバイ状態からの復帰時に、発生するポップノイズを防止する対策を施したＤ級アンプに関する。

Ｄ級アンプは、ＡＢ級アンプ等のアナログ線形アンプと比較して、極めて良好な電力変換効率が得られ、故に放熱量も少ないことから、スピーカ駆動用アンプとして採用されることが多い。Ｄ級アンプは、音声信号などの入力信号をトランジスタ等の増幅能動素子によってスイッチング動作を行うことによってなされる。Ｄ級アンプは、入力音声信号に基づくＰＷＭ信号をデジタル変調し、そのＰＷＭ信号についての電力増幅を行い、電力増幅がなされたＰＷＭ信号を、スピーカ部に供給する。

また近年、携帯情報機器は、音声だけでなく、音楽再生機能に対応したものが多く、その信号再生部には、より高音質・低ノイズ特性が求められるようになっている。高性能なイヤホン等を接続して音楽再生をする場合には、音楽再生のアプリケーションを開始・停止する瞬間の音声、又はオーディオ再生アンプの起動・停止音が聴感上、「耳障りな音」として感じられることが多い。

従来のＤ級アンプは、起動／停止、及びスタンバイからの復帰時の過渡状態において、出力信号に急激な変動が起こる。特に、オーディオアンプでは、この急激な変動によりポップノイズと呼ばれるノイズが発生する。

このノイズを抑制するために、以下の方法が採用される。

図１２は、従来のミュート回路を使用したＤ級アンプの構成を示す回路図である。

図１２において、Ｄ級アンプ１０は、ΔΣ変調回路及びＰＷＭ変調回路１１、ドライバ回路１２、インダクタＬ、キャパシタＣ１，Ｃ２、ミュート回路を構成するスイッチＳＷを備える。Ｄ級アンプ１０の出力は、スピーカ１３に入力される。インダクタＬ及びキャパシタＣ１は、ＬＰＦを構成する。また、キャパシタＣ２は、直流を遮断する。

Ｄ級アンプ１０は、増幅器の出力とスピーカ１３等のデジタル信号を音響信号に変換する装置との間にミュート回路（スイッチＳＷ）を備える。ミュート回路（スイッチＳＷ）は、起動／停止時、及びスタンバイからの復帰時に増幅器が定常状態になるまでの期間オンして、ノイズを遮断する。

また、上記ミュート回路を使用せず、トランジスタのゲート電圧を前段で調整することでトランジスタのオン抵抗を増加させ、このゲート電圧を徐々に上げて通常のインバータとして動作する状態まで遷移させることで、ノイズを抑制するという制御方法がある（特許文献１参照）。
特開２００６−２１７１０６号公報

しかしながら、このような従来のポップノイズを防止する対策を施したＤ級アンプにあっては、以下のような問題点があった。

（１）図１２のＤ級アンプでは、ミュートスイッチ自体が追加コストとなり、かつ実装面積を増加させる。加えてミュートスイッチのインピーダンスは、非常に低いものであることが要求されるために、次のような課題がある。

ａ）まず、リレーのような機械式のスイッチは、抵抗は低いが実装面積の点で携帯機器には適していない。

ｂ）ＭＯＳ−ＦＥＴを用いてスイッチを構成する場合は、比較的低いオン抵抗が得られる。しかし、寄生ダイオードを通る経路が存在するため、出力電圧が寄生ダイオードの順方向電圧を超える回路では使用できない。

ｃ）バイポーラトランジスタを用いてスイッチを構成する場合は、ミュート回路で言及される電圧では低いオン抵抗が得られず、ミュートスイッチとしての効果が低い。それに加えて極性があるために、２個使ってコレクタ・エミッタを逆に接続するような使い方を要求される。

（２）ミュート回路を使用しない特許文献１のようなポップノイズ抑制方法では、所要の時定数が、デジタルＬＳＩに組み込めるかどうかが課題となってくる。

例えば、１μＡの定電流回路で１００ｐＦのキャパシタを充電する場合の充電時間は、充電完了電圧を２Ｖとすれば２００μｓである。この速度でＤ級アンプ出力電位が上昇するとノイズが発生する。イヤフォンで気にならないレベルにするためには、５０ｍｓ程度かけて緩やかに立ち上げる必要があるが、５００ｐＦ程度の容量に抑えようとすると電流値は２０ｎＡになる。よって、最低限外付けのキャパシタが必要になる。

本発明は、かかる点に鑑みてなされたものであり、ミュート回路を必要とすることなく、起動／停止時、及びスタンバイからの復帰時に発生するノイズを抑制することができるＤ級アンプを提供することを目的とする。

本発明のＤ級アンプは、入力信号をＰＷＭ変調するＰＷＭ変調回路と、前記ＰＷＭ変調回路からのＰＷＭ出力を、電源電圧ＶＤＤを用いて増幅するバッファとを備えるＤ級アンプであって、前記バッファは、前記電源電圧ＶＤＤに並列に接続された複数の出力トランジスタを有し、前記複数の出力トランジスタは、起動及び停止の際に能動状態となる第１の出力トランジスタと、前記起動及び停止以外の通常動作時に、前記第１の出力トランジスタと共に能動状態となる第２の出力トランジスタとから構成される。

本発明によれば、ミュート回路を必要とすることなく起動／停止時、及びスタンバイからの復帰時に発生するノイズを抑制することができる。ミュート回路を省略できることから、コストや実装面積の増加を回避できる。また、容易にデジタルＬＳＩへの組み込むことができ、かつ特殊なアナログ回路を搭載することなく実現することができる。

また、並列接続されている出力トランジスタのオン／オフ制御だけで実現できるため、デジタルＬＳＩに搭載することが容易である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るＤ級アンプの構成を示す回路図である。本実施の形態は、スピーカ等のインダクタ性負荷に供給するＰＭＷ信号を出力するオーディオ用途に好適なＤ級アンプに適用した例である。

図１において、Ｄ級アンプ１００は、ΔΣ変調回路１０１、データテーブル１０２、起動／停止制御回路１０３、増幅器１０４、ＰＷＭ変調回路１０５、ＮＡＮＤゲート１０６，１０７、ＮＯＲゲート１０８，１０９、ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ、インダクタＬ、及びキャパシタＣ１，Ｃ２を備えて構成される。Ｄ級アンプ１００の出力は、負荷となるスピーカ又はイヤフォン１２０に入力される。インダクタＬ及びキャパシタＣ１は、ＬＰＦを構成する。また、キャパシタＣ２は、直流を遮断する。

図１中、ＰＷＭはＰＷＭ変調回路より出力される信号、ＯＥ１，ＯＥ２は起動／停止制御回路１０３より出力されるＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ及びＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ制御用のイネーブル信号である。

ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ及びＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎは、出力トランジスタからなるＰＷＭ出力バッファ１１０を構成する。ＰＷＭ出力バッファ１１０は、オン抵抗を下げるために、多数の出力トランジスタＰＴ０〜ＰＴｎ及びＮＴ０〜ＮＴｎが、電源電圧（高電位側電源）ＶＤＤとＶＳＳ（ここでは接地）側から見て並列に接続された形で構成されている。ＰＷＭ出力バッファ１１０は、複数の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ）のうち、第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）と、第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）とに分けられる。

第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）は、Ｄ級アンプ１００の起動及び停止の際に、起動／停止制御回路１０３からのイネーブル信号ＯＥ１を受けてオンする。

第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）は、Ｄ級アンプ１００の起動及び停止の以外の場合に、オン抵抗を下げるために、起動／停止制御回路１０３からのイネーブル信号ＯＥ２を受けて第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）と共にオンする。

起動／停止制御回路１０３は、ＰＷＭ変調回路１０５の動作切り替え、ＰＷＭ変調回路１０５への入力データの切り替え、データテーブル１０２の制御、複数の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ）の制御を司る。

起動／停止制御回路１０３より出力されるイネーブル信号ＯＥ１は、第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）のオン／オフ制御を行う信号であり、イネーブル信号ＯＥ２は、上記ＰＴ０とＮＴ０以外の第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）のオン／オフ制御を行う信号である。

なお、Ｄ級アンプ１００でステレオヘッドフォンを駆動する場合には、上記各構成要素は２個ずつ用意する。動作自体は、両チャネルとも同じである。

以下、上述のように構成されたＤ級アンプ１００の動作について説明する。

まず、本発明の基本的な考え方について説明する。

図２は、Ｄ級アンプ１００のＰＷＭの出力波形を巨視的に示す図、図３は、Ｄ級アンプ１００のＰＷＭの実際の出力波形を示す図である。図２及び図３は、Ｄ級アンプ１００により生成される信号波形図であり、Ｄ級アンプ１００のＰＷＭ変調回路１０５に供給される入力信号が例えば−６から６まで変化した場合の、出力波形の一例である。

基本的には、結合キャパシタの充電電流を緩やかに変化させればよく、巨視的には図２のような形で出力電位を変化させればよい。

但し、ＰＷＭ変調回路１０５のクロック周波数の制約があるため、実際には図３のような階段状の波形になる。これによるノイズを、ＰＷＭ出力バッファ１１０のオン抵抗を上げることで抑圧する。

一般的にＰＷＭ出力バッファ１１０は、オン抵抗を下げるために多数の出力トランジスタが並列に接続された形で構成されているため、起動及び停止の際には、多数の出力トランジスタのうちの一部だけを能動状態にする。これによりオン抵抗を上昇させると、階段状の変化が負荷に現れるのを抑圧することができる。

起動処理が終わって所望の電位まで到達した後は、残りの出力トランジスタ全てを能動状態にして大電流を流せる状態に切り替える。

停止のときは、上記と逆に動作させればよい。停止処理に入る前に、一部の出力トランジスタだけを残して大部分の出力トランジスタを非能動状態にする。その後、出力電位を下げるよう動作させればよい。

次に、本実施の形態の通常状態での動作について説明する。

Ｄ級アンプ１００は、あらかじめ決められる時間間隔、つまりサンプリング周波数は製品の目標仕様にあわせて自由に設定可能であるが、いたずらな周波数の増大は消費電流の増加を引き起こすため、本実施の形態では、サンプリング周波数を例えば２００ｋＨｚに、そしてＰＷＭ信号の分解能を示すＰＷＭ用クロック周波数は、更にその１０倍の２ＭＨｚとする。

図４は、±６値に対応するＰＷＭ変調回路１０５の出力波形を示す図であり、サンプリングレートが１６ｆｓの時の起動時のＰＷＭ波が取りうる出力ステップを示す。ΔΣ変調回路１０１は、多値出力形式であって、ΔΣ変調回路１０１が±６すなわち１３値に再量子化している。

入力されるＰＣＭデータは、ΔΣ変調回路１０１により１ビットから４ビット程度のデータに変換される。この例ではΔΣ変調回路１０１の出力の範囲は、±６であるとする。通常動作状態のときは、このデータがＰＷＭ変調回路１０５に渡される。ＰＷＭ変調回路１０５は、ΔΣ変調回路１０１からのデータを基に出力のハイ・ロウレベルの期間を変化させる。

通常状態では、起動／停止制御回路１０３は、複数の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ）を制御するイネーブル信号ＯＥ１，ＯＥ２を、ゲート回路１０６〜１０９を介してこれら出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ）に出力する。イネーブル信号ＯＥ１，ＯＥ２は共にハイレベルであり、このとき出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ）は全てオン状態となる。全ての出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ０〜ＮＴｎ）がオン状態となることで、オン抵抗を下げることができ、ＰＷＭ出力バッファ１１０は、大電流を流すことができる。

次に、起動及び停止処理での動作について説明する。

この起動及び停止動作のときは、データテーブル１０２は、前記図３のようなデータを発生する。この例では５０ｍｓでＰＷＭ変調回路１０５入力が０になるようなデータとしている。

一方、ＰＷＭ変調回路１０５は、起動及び停止処理の際には±２４値に対応するよう動作モードを切り替える。このときのＰＷＭ変調回路１０５の出力について、０から±２４に対応する波形を図５に示す。

図５は、０から±２４値に対応するＰＷＭ変調回路１０５の出力波形を示す図である。図５は、サンプリングレートが８ｆｓの時の起動時のＰＷＭ波が取りうる出力ステップを示し、ここでは０ＶからＶＤＤまでの４９ステップである。

図６は、サンプリングレートが８ｆｓの時のＰＷＭ変調回路１０５への入力データを示す図である。

実際には、前記図３に示すように負の領域のデータだけがデータテーブル１０２から生成されるので、図６の０から−２４の範囲だけが用いられる。

起動及び停止処理では、起動／停止制御回路１０３は、イネーブル信号ＯＥ１をハイレベル、イネーブル信号ＯＥ２をローレベルとする。これにより、第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）はオフ状態となり、第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）だけがオン状態となる。そのためＰＷＭ出力バッファ１１０は、オン抵抗が高い状態になる。

上記のように動作させた場合の、出力電位の遷移状態を図７に示す。

図７は、ＰＷＭ変調回路１０５への入力データ・出力電位・負荷抵抗電圧の状態遷移を示す図である。

次に、起動処理を開始してから通常状態へ切り替える時の、イネーブル信号ＯＥ２の切り替えタイミング例を説明する。

図８は、Ｄ級アンプ１００を起動から通常状態へ遷移させる時にイネーブル信号ＯＥ１，ＯＥ２を切り替えるタイミングを示す図である。

図８に示すように、２４Ｔから１Ｔ（＝１クロック）ずつパルス幅を減らしていき、パルス幅が１Ｔになってから、イネーブル信号ＯＥ２を切り替え、残り全ての出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）をオン状態にする。そして、１Ｔずつパルス幅を増やしていき、パルス幅を１２Ｔの状態にする。

次に、通常状態から停止処理へ切り替える時の、イネーブル信号ＯＥ２の切り替えタイミング例を説明する。

図９は、Ｄ級アンプ１００を通常状態から停止させる時にイネーブル信号ＯＥ１，ＯＥ２を切り替えるタイミングを示す図である。

通常動作のように出力抵抗値が低い状態であれば、正負のパルスの中間でインダクタＬを流れる電流が零になる。ここでイネーブル信号ＯＥ２をローレベルに切り替え、第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）をオフ状態にする。

以上のように、実施の形態１によれば、Ｄ級アンプ１００は、起動及び停止の際に、起動／停止制御回路１０３からのイネーブル信号ＯＥ１を受けてオンする第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）と、起動及び停止以外の通常動作時に、第１の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ０とＮｃｈＭＯＳトランジスタＮＴ０）と共に能動状態となる第２の出力トランジスタ（ＰｃｈＭＯＳトランジスタＰＴ１〜ＰＴｎ、ＮｃｈＭＯＳトランジスタＮＴ１〜ＮＴｎ）とからなるＰＷＭ出力バッファ１１０を備える。

これにより、ＰＷＭの出力電位がステップ状に遷移する際発生するノイズを、複数並列に接続している出力トランジスタの一部だけをオン状態にすることでオン抵抗を上昇させ、負荷抵抗と分圧することで抑圧し、出力電位の緩やかな上昇を実現する（図２参照）。一方、出力電位がＶＤＤ／２になっている通常動作時は、全ての出力トランジスタを有効にして大電流を流せる状態に切り替える（図３参照）。

さらに、起動時には、起動処理が完了して出力電位がＶＤＤ／２になったとき、ＰＷＭ波がハイレベルからロウレベルに遷移するとき、又はロウレベルからハイレベルに遷移するときに合わせて、オフ状態になっている残りの出力トランジスタをオン状態に切り替えることで出力電位が緩やかに上昇する。停止時では、無音状態となって出力電位がＶＤＤ／２になったとき、ＰＷＭ波がハイレベルからロウレベルに遷移するとき、又はロウレベルからハイレベルに遷移するときに合わせて、一部のトランジスタを残して他のトランジスタをオフ状態にすることで、出力電位が緩やかに下降する。例えば起動時に、ロウレベルからハイレベルへ、又はハイレベルからロウレベルへの切り替え途中で、オフ状態になっている残りの出力トランジスタをオン状態に切り替えた場合、切り替え直後に急激に電位が上昇するため、ノイズがのってしまう。停止時、スタンバイからの復帰時でも同様にノイズが発生する。本実施の形態では、Ｄ級アンプ１００が、ハイレベル又はロウレベルに同期してイネーブル信号ＯＥ１，ＯＥ２を切り替える起動／停止制御回路１０３を備えることで、上記ノイズをほぼ完全に抑制することができる。レベル遷移後、残りのオフ状態のトランジスタをオン状態に、又は残りのオン状態のトランジスタをオフ状態に切り替え出力電位の緩やかな上昇／下降を実現することができる。

このように、Ｄ級アンプ１００は、ミュート回路を必要とすることなく、起動／停止時、及びスタンバイからの復帰時に発生するノイズを抑制することがきる。したがって、面積・コストを軽減することができ、さらに、アナログ回路を使用しないため製造上のばらつき等に影響することもなく、また、デジタルＬＳＩへの組込みが容易となる。

（実施の形態２）
本発明の実施の形態２に係るＤ級アンプの構成は、図１と同一構成であるため説明を省略する。また、本実施の形態のＤ級アンプの基本動作は、実施の形態１と同様である。

図１０は、起動時、出力電位を一度０ＶからＶＤＤまで上昇させ、その後ＶＤＤ／２まで戻したときの出力電位の遷移状態を示す図、図１１は、負荷抵抗・カップリングキャパシタ容量・出力トランジスタのオン抵抗を調整した時の出力電位の遷移状態を示す図である。図１０は前記図６に対応し、図１１は前記図７に対応する。

本実施の形態では、図１０に示すように、起動時のみ、ＰＷＭ変調回路１０５に与えるデータを一旦最大値まで上昇させる。

この場合、負荷抵抗・カップリングキャパシタ容量・出力トランジスタのオン抵抗を適切に選択することで、図１１と図７とを比較して明らかなように出力電位がＶＤＤ／２に安定するまでの時間を短縮することができる。

以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態は、各種の音響装置に適用した例であるが、音を増幅するものであればどのような機器にも同様に適用できる。

また、上記各実施の形態ではＤ級アンプという名称を用いたが、これは説明の便宜上であり、電力増幅回路、Ｄ級スイッチングアンプ等であってもよいことは勿論である。

さらに、上記Ｄ級アンプを構成する各回路部、例えばＭＯＳトランジスタ、ゲート回路等の種類、数及び接続方法などは前述した実施の形態に限られない。

本発明に係るＤ級アンプは、音声信号等に基づくＰＷＭ信号に応じたスイッチング動作により、ＰＷＭ信号についての電力増幅を行い、それにより得られる出力信号を、スピーカ等を含む負荷に供給するオーディオ用途に有効である。また、各種の音響装置におけるＤ級アンプに適用して好適であるのみならず、音響装置以外の電子機器におけるＤ級アンプにも広く適用され得るものである。

本発明の実施の形態１に係るＤ級アンプの構成を示す回路図 上記実施の形態１に係るＤ級アンプのＰＷＭの出力波形を巨視的に示す図 上記実施の形態１に係るＤ級アンプのＰＷＭの実際の出力波形を示す図 上記実施の形態１に係るＤ級アンプの±６値に対応するＰＷＭ変調回路の出力波形を示す図 上記実施の形態１に係るＤ級アンプの０から±２４値に対応するＰＷＭ変調回路の出力波形を示す図 上記実施の形態１に係るＤ級アンプのサンプリングレートが８ｆｓの時のＰＷＭ変調回路への入力データを示す図 上記実施の形態１に係るＤ級アンプのＰＷＭ変調回路への入力データ・出力電位・負荷抵抗電圧の状態遷移を示す図 上記実施の形態１に係るＤ級アンプを起動から通常状態へ遷移させる時にイネーブル信号を切り替えるタイミングを示す図 上記実施の形態１に係るＤ級アンプを通常状態から停止させる時にイネーブル信号を切り替えるタイミングを示す図 本発明の実施の形態２に係るＤ級アンプの起動時、出力電位を一度０ＶからＶＤＤまで上昇させ、その後ＶＤＤ／２まで戻したときの出力電位の遷移状態を示す図 上記実施の形態２に係るＤ級アンプの負荷抵抗・カップリングキャパシタ容量・出力トランジスタのオン抵抗を調整した時の出力電位の遷移状態を示す図 従来のミュート回路を使用したＤ級アンプの構成を示す回路図

符号の説明

１００ Ｄ級アンプ
１０１ ΔΣ変調回路
１０２ データテーブル
１０３ 起動／停止制御回路
１０４ 増幅器
１０５ ＰＷＭ変調回路
１０６，１０７ ＮＡＮＤゲート
１０８，１０９ ＮＯＲゲート
１１０ ＰＷＭ出力バッファ
１２０ スピーカ又はイヤフォン
ＰＴ０〜ＰＴｎ ＰｃｈＭＯＳトランジスタ
ＮＴ０〜ＮＴｎ ＮｃｈＭＯＳトランジスタ
Ｌ インダクタ
Ｃ１，Ｃ２ キャパシタ

Claims (6)

1. 入力信号をＰＷＭ変調するＰＷＭ変調回路と、前記ＰＷＭ変調回路からのＰＷＭ出力を、電源電圧ＶＤＤを用いて増幅するバッファとを備えるＤ級アンプであって、
   前記バッファは、前記電源電圧ＶＤＤに並列に接続された複数の出力トランジスタを有し、
   前記複数の出力トランジスタは、起動及び停止の際に能動状態となる第１の出力トランジスタと、前記起動及び停止以外の通常動作時に、前記第１の出力トランジスタと共に能動状態となる第２の出力トランジスタとから構成されるＤ級アンプ。
2. 起動及び停止の際に、前記第１の出力トランジスタに第１のイネーブル信号を出力し、前記起動及び停止以外の通常動作時に、前記第２の出力トランジスタに第２のイネーブル信号を出力して前記複数の出力トランジスタを制御する起動／停止制御回路を備える請求項１記載のＤ級アンプ。
3. 前記起動／停止制御回路は、起動から通常動作開始までの時間内で、前記電源電圧ＶＤＤを、一度０ＶからＶＤＤまで上昇させ、その後ＶＤＤ／２まで戻す請求項２記載のＤ級アンプ。
4. 前記起動／停止制御回路は、起動時は、起動処理が完了して出力電位がＶＤＤ／２になった場合に、ＰＷＭ出力がハイレベルからロウレベルに遷移するとき、又はロウレベルからハイレベルに遷移するときに合わせて、オフ状態になっている前記第２の出力トランジスタをオン状態に切り替える請求項２記載のＤ級アンプ。
5. 前記起動／停止制御回路は、停止時は、無音状態となって出力電位がＶＤＤ／２になった場合に、ＰＷＭ出力がハイレベルからロウレベルに遷移するとき、又はロウレベルからハイレベルに遷移するときに合わせて、前記第１の出力トランジスタを残して前記第２の出力トランジスタをオフ状態にする請求項２記載のＤ級アンプ。
6. 前記バッファは、前記第１の出力トランジスタが能動状態となる前記起動及び停止時のオン抵抗が、前記複数の出力トランジスタが全て能動状態となる前記通常動作時のオン抵抗より大きい請求項２記載のＤ級アンプ。
   

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