JP2016082339A

JP2016082339A - 信号生成回路

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Publication number: JP2016082339A
Application number: JP2014210344A
Authority: JP
Inventors: 川口　剛; Takeshi Kawaguchi; 剛川口; 芳徳中西; Yoshinori Nakanishi
Original assignee: Onkyo Corp
Current assignee: Onkyo Corp
Priority date: 2014-10-15
Filing date: 2014-10-15
Publication date: 2016-05-16
Anticipated expiration: 2034-10-15
Also published as: JP6394265B2

Abstract

【課題】不平衡入力の１価３値駆動デジタルアンプに３値信号を入力可能とする信号生成回路を提供すること。
【解決手段】信号生成回路１は、データ信号の論理値が１であってクロック信号の論理値が０である場合に、論理値が１の信号を出力する。また、信号生成回路１は、データ信号の論理値が０であってクロック信号の論理値が０である場合に、論理値が−１の信号を出力する。また、信号生成回路１は、データ信号の論理値が０又は１であってクロック信号の論理値が１である場合に、論理値が０の信号を出力する
【選択図】図１

Description

本発明は、信号生成回路に関する。

スピーカーを正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現する１価３値駆動デジタルアンプがある。この１価３値駆動デジタルアンプには、３値信号を入力する必要がある。ＰＤＭ（Pulse Density Modulation）方式で符号化された１ビットデジタル信号（ＤＳＤ（Direct Stream Digital）データ）から３値信号を生成し、生成した３値信号を１価３値駆動デジタルアンプに入力すれば、フルデジタルの装置を実現することができる。特許文献１には、１ビットデジタル信号から３値信号（出力差動１ビット信号）を生成する信号生成回路が記載されている。

特開２００５−３４７８３３号公報

特許文献１に記載の信号生成回路では、不平衡入力の１価３値駆動デジタルアンプに３値信号を入力できないという問題がある。

本発明の目的は、不平衡入力の１価３値駆動デジタルアンプに３値信号を入力可能とする信号生成回路を提供することである。

第１の発明の信号生成回路は、クロック信号に基づいて、１ビットデジタル信号から、３値信号を生成する信号生成回路であって、前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、論理値が１の信号を出力し、前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−１の信号を出力し、前記１ビットデジタル信号の論理値が０又は１であって前記クロック信号の論理値が他方の論理値である場合に、論理値が０の信号を出力することを特徴とする。

本発明では、信号生成回路は、１ビットデジタル信号の論理値が１であってクロック信号の論理値が一方の論理値（例えば、０）である場合に、論理値が１の信号を出力する。また、信号生成回路は、１ビットデジタル信号の論理値が０であってクロック信号の論理値が一方の論理値（例えば、０）である場合に、論理値が−１の信号を出力する。また、信号生成回路は、１ビットデジタル信号の論理値が０又は１であってクロック信号の論理値が他方の論理値（例えば、１）である場合に、論理値が０の信号を出力する。ここで、クロック信号は、一方の論理値と他方の論理値とが交互になっている。このため、３値信号は、１から０、０から１、−１から０、０から−１というように変化する。すなわち、３値信号は、１から−１に変化することはない。

また、本発明によれば、不平衡入力の１価３値駆動デジタルアンプに対して、３値信号を入力することができる。

第２の発明の信号生成回路は、第１の発明の信号生成回路において、駆動回路と、スイッチ群と、を備え、前記スイッチ群は、論理値１に対応する第１電位に接続された第１スイッチと、論理値−１に対応する第２電位に接続された第２スイッチと、論理値０に対応する第３電位に接続された第３スイッチと、を備え、前記駆動回路は、前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、前記第１スイッチをオンするための制御信号を出力し、前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、前記第２スイッチをオンするための制御信号を出力し、前記第３スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とする。

本発明によれば、駆動回路と、スイッチ群と、を備えた簡易な回路により、３値信号を生成することができる。

第３の発明の信号生成回路は、第２の発明の信号生成回路において、前記駆動回路は、入力端子に前記１ビットデジタル信号が入力され、クロック端子及びクリア端子に前記クロック信号が入力され、プリセット端子が所定電位に接続され、出力端子が前記第１スイッチの制御端子に接続された第１Ｄ型フリップフロップと、入力端子に前記１ビットデジタル信号が入力され、クロック端子及びプリセット端子に前記クロック信号が入力され、クリア端子が所定電位に接続され、反転出力端子が前記第２スイッチの制御端子に接続された第２Ｄ型フリップフロップと、を備えることを特徴とする。

本発明によれば、２つのＤ型フリップフロップを備えた簡易な駆動回路を用いて、３値信号を生成することができる。

第４の発明の信号生成回路は、第２の発明の信号生成回路において、前記駆動回路は、前記１ビットデジタル信号が双方の入力端子に入力され、論理演算を行って信号を出力する第１ＮＯＲゲートと、前記１ＮＯＲゲートが出力する前記１ビットデジタル信号の反転信号と、前記クロック信号と、が入力端子に入力され、論理演算を行って前記第１スイッチの制御端子に信号を出力する第２ＮＯＲゲートと、前記１ビットデジタル信号と、前記クロック信号と、が入力端子に入力され、論理演算を行って前記第２スイッチの制御端子に信号を出力する第３ＮＯＲゲートと、を備えることを特徴とする。

本発明によれば、３つのＮＯＲゲートを備えた簡易な駆動回路を用いて、３値信号を生成することができる。

第５の発明の信号生成回路は、第２〜第４の発明のいずれかの信号生成回路において、前記第１スイッチは、入力端子が前記第１電位に接続された第１スリーステートバッファであり、前記第２スイッチは、入力端子が前記第２電位に接続された第２スリーステートバッファであり、前記第３スイッチは、入力端子が前記第３電位に接続されたアナログスイッチであり、前記第１スイッチ、前記第２スイッチ、及び、前記第３スイッチの出力端子が接続されていることを特徴とする。

本発明によれば、スリーステートバッファ、アナログスイッチを用いた簡易な構成により、３値信号を生成することができる。

第６の発明の信号生成回路は、第１〜第５の発明のいずれかの信号生成回路において、前記１ビットデジタル信号は、ＰＤＭ信号であることを特徴とする。

本発明によれば、２値のＰＤＭ信号から、３値のＰＤＭ信号を生成することができる。

本発明によれば、不平衡入力の１価３値駆動デジタルアンプに３値信号を入力することができる。

本発明の実施形態に係る信号生成回路の基本構成を示す図である。第１実施形態に係る信号生成回路の具体的な回路構成を示す図である。信号のタイミングチャートを示す図である。第２実施形態に係る信号生成回路の具体的な回路構成を示す図である。信号のタイミングチャートを示す図である。

以下、本発明の実施形態について説明する。図１は、信号生成回路の基本構成を示す図である。信号生成回路１は、クロック信号に基づいて、１ビットデジタル信号（０、１）から、３値信号（＋１、０、−１）を生成する。本実施形態では、１ビットデジタル信号は、ＤＳＤデータのデータ信号、すなわち、２値のＰＤＭ信号である。信号生成回路１は、ＤＳＤデータのクロック信号に基づいて、２値のＰＤＭ信号（ＤＳＤデータのデータ信号）から３値のＰＤＭ信号を生成する。以下では、ＤＳＤデータのデータ信号を、単に「データ信号」、ＤＳＤデータのクロック信号を、単に「クロック信号」という。

図１に示すように、信号生成回路１は、駆動回路２と、スイッチ群ＳＷと、を備える。スイッチ群ＳＷは、３つのスイッチＳＷ１（第１スイッチ）、ＳＷ２（第２スイッチ）、ＳＷ３（第３スイッチ）を備える。

スイッチＳＷ１とスイッチＳＷ２とは、互いに直列に接続されている。スイッチＳＷ１の一方の端子は、第１電位に設定されている。スイッチＳＷ１の他方の端子は、スイッチＳＷ２の一方の端子に接続されている。また、スイッチＳＷ２の他方の端子は、第２電位に接続されている。また、スイッチＳＷ３の一方の端子は、スイッチＳＷ１とスイッチＳＷ２との接続接点に接続されている。スイッチＳＷ３の他方の端子は、第３電位に接続されている。スイッチＳＷ１とスイッチＳＷ２との接続接点から、信号生成回路１の出力信号が出力される。ここで、
第１電位＞第３電位＞第２電位
である。また、３値信号のうち、第１電位が、＋１に対応し、第２電位が、−１に対応し、第３電位が、０に対応する。

駆動回路２は、データ信号、クロック信号に基づき、スイッチＳＷ１〜ＳＷ３にそれぞれ制御信号を出力し、スイッチＳＷ１〜ＳＷ３を以下のように、オン又はオフに制御する。

以下に説明する第１実施形態では、
＜データ信号が論理値１（Ｈｉ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
この場合、出力電位は、第１電位（＋１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
この場合、出力電位は、第２電位（−１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。
＜データ信号が論理値１（Ｈｉ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。

以下に説明する第２実施形態では、
＜データ信号が論理値１（Ｈｉ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
この場合、出力電位は、第１電位（＋１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
この場合、出力電位は、第２電位（−１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。
＜データ信号が論理値１（Ｈｉ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。

以上のようにして、データ信号の論理値とクロック信号の論理値とに応じて、＋１（第１電位）、−１（第２電位）、及び、０（第３電位）の３つのいずれかの値を有する３値信号が出力される。

（第１実施形態）
以上が信号生成回路１の基本的な動作原理である。以下、第１実施形態に係る信号生成回路１の具体的な回路構成を図２に基づいて説明する。信号生成回路１は、駆動回路２と、３つのスイッチＳＷ１〜Ｓ３（スイッチ群ＳＷ）と、を備える。駆動回路２は、２つのＤ型フリップフロップ２１ａ（第１Ｄ型フリップフロップ）、２１ｂ（第２Ｄ型フリップフロップ）を備える。以下、「Ｄ型フリップフロップ」を「ＤＦＦ」と表記する。スイッチＳＷ１は、入力端子が第１電位（例えば、５Ｖ（Ｖ_ｃｃ））に接続されたスリーステートバッファ（第１スリーステートバッファ）である。スイッチＳＷ２は、入力端子が第２電位（例えば、０Ｖ（接地））に接続されたスリーステートバッファ（第２スリーステートバッファ）である。スイッチＳＷ３は、入力端子が第３電位（例えば、２．５Ｖ（Ｖ_ｒｅｆ）に接続されたアナログスイッチである。上述のように、第１電位＞第３電位＞第２電位である。

ＤＦＦ２１ａの入力端子（Ｄ）には、データ信号ＶＡが入力される。ＤＦＦ２１ａのクロック端子（ＣＰ）及びクリア端子（Ｃバー）には、クロック信号ＶＢが入力される。ＤＦＦ２１ａのセット端子（Ｓバー）は、所定電位（Ｖ_ＣＣ（例えば、５Ｖ））に接続されている。ＤＦＦ２１ａの出力端子（Ｑ）は、スイッチＳＷ１の制御端子に接続されている。ＤＦＦ２１ａは、制御信号ＶＣをスイッチＳＷ１の制御端子に出力する。

ＤＦＦ２１ｂの入力端子（Ｄ）には、データ信号ＶＡが入力される。ＤＦＦ２１ｂのクロック端子（ＣＰ）及びセット端子（Ｓバー）には、クロック信号ＶＢが入力される。ＤＦＦ２１ｂのクリア端子（Ｃバー）は、所定電位（Ｖ_ＣＣ（例えば、５Ｖ））に接続されている。ＤＦＦ２１ｂの反転出力端子（Ｑバー）は、スイッチＳＷ２の制御端子に接続されている。ＤＦＦ２１ｂは、制御信号ＶＤをスイッチＳＷ２の制御端子に出力する。

スイッチＳＷ３には、クロック信号ＶＢが入力される。

図３は、信号ＶＡ〜ＶＥのタイミングチャートを示す図である。信号ＶＡはデータ信号、信号ＶＢはクロック信号、信号ＶＣはＤＦＦ２１ａの出力信号、信号ＶＤはＤＦＦ２１ｂの出力信号、信号ＶＥは信号生成回路１からの出力信号である。ＤＦＦ２１ａ、２１ｂは、クロック端子（ＣＰ）に入力されたクロック信号ＶＢの立ち上がりエッジで信号を出力する。具体的には、ＤＦＦ２１ａは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「０」（論理値）の場合、出力端子（Ｑ）に、信号ＶＣとして「０」を出力する（例えば、図３の（１））。また、ＤＦＦ２１ａは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「１」の場合、出力端子（Ｑ）に、信号ＶＣとして「１」を出力する（例えば、図３の（２））。ここで、ＤＦＦ２１ａは、クリア端子（Ｃバー）に「０」が入力されると、出力端子（Ｑ）に、信号ＶＣとして「０」を出力する（例えば、図３の（３））。クロック信号ＶＢは、「１」と「０」が交互となっているため、ＤＦＦ２１ａは、クロック信号ＶＢの半周期「１」を出力した後、必ず「０」を出力する。

また、ＤＦＦ２１ｂは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「０」の場合、反転出力端子（Ｑバー）に、信号ＶＤとして「１」を出力する（例えば、図３の（４））。また、ＤＦＦ２１ｂは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「１」の場合、反転出力端子（Ｑバー）に、信号ＶＤとして「０」を出力する（例えば、図３の（５））。ここで、ＤＦＦ２１ｂは、プリセット端子（Ｓバー）に「０」が入力されると、反転出力端子（Ｑバー）に、信号ＶＣとして「０」を出力する。クロック信号ＶＢは、「１」と「０」が交互となっているため、ＤＦＦ２１ｂは、クロック信号ＶＢの半周期「１」を出力した後、必ず「０」を出力する。

図３に示すように、結果的には、ＤＦＦ２１ａは、データ信号ＶＡの論理値が「１」であってクロック信号ＶＢの論理値が「１」である場合に、論理値「１」の信号ＶＣを出力する。これ以外の場合は、ＤＦＦ２１ａは、論理値「０」の信号ＶＣを出力する。また、ＤＦＦ２１ｂは、データ信号ＶＡの論理値が「０」であってクロック信号の論理値が「１」である場合に、論理値「１」の信号ＶＤを出力する。これ以外の場合は、ＤＦＦ２１ｂは、論理値「０」の信号ＶＤを出力する。

このような構成において、信号ＶＣ、ＶＤ、ＶＢは、スイッチＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、スイッチＳＷ１〜ＳＷ３の状態は以下のように変化する。

＜データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合＞
データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「１」となる。信号ＶＣが「１」であるから、スイッチＳＷ１は、オンとなる。また、データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「１」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オン、スイッチＳＷ２：オフ、スイッチＳＷ３：オフとなり、出力電位は、第１電位（＋１）に設定される。

＜データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合＞
データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「１」となる。信号ＶＤが「１」であるから、スイッチＳＷ２は、オンとなる。また、クロック信号ＶＢが「１」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オン、スイッチＳＷ３：オフとなり、出力電位は、第２電位（−１）に設定される。

＜データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合＞
データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「０」である場合、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。

＜データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合＞
データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「０」であるから、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。

図３に示すタイミングチャートに基づいて、信号生成回路１から出力される信号ＶＥについて説明する。

データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、上述のとおり、信号ＶＣは「１」、信号ＶＤは「０」、信号ＶＢは「１」であるから、
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
となり、信号生成回路１の出力信号ＶＥは、＋１（第１電位）に設定される（例えば、図３の（７））。

データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「１」、信号ＶＢは「１」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
となり、信号生成回路１の出力信号ＶＥは、−１（第２電位）に設定される（例えば、図３の（８））。

データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「０」、信号ＶＢは「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路１の出力信号ＶＥは、０（第３電位）に設定される。

データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「０」、信号ＶＢは「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路１の出力信号ＶＥは、０（第３電位）に設定される。

（第２実施形態）
以下、第２実施形態に係る信号生成回路の具体的な回路構成を図４に基づいて説明する。上述のように、信号生成回路１は、駆動回路２と、３つのスイッチＳＷ１〜Ｓ３（スイッチ群ＳＷ）と、を備える。駆動回路２は、３つのＮＯＲゲート２２ａ（第１ＮＯＲゲート）、２２ｂ（第２ＮＯＲゲート）、２２ｃ（第３ＮＯＲゲート）を備える。スイッチＳＷ１〜ＳＷ３は、第１実施形態と同様である。

図５は、信号Ｖ１〜Ｖ６のタイミングチャートを示す図である。信号Ｖ１はデータ信号、信号Ｖ２はクロック信号、信号Ｖ３はＮＯＲゲート２２ａの出力信号、信号Ｖ４はＮＯＲゲート２２ｂの出力信号、信号Ｖ５はＮＯＲゲート２２ｃの出力信号、信号Ｖ６は信号生成回路１からの出力信号である。

ＮＯＲゲート２２ａの両方の入力端子には、データ信号Ｖ１が入力される。ＮＯＲゲート２２ａは、両信号の否定論理和を演算して信号Ｖ３を生成する。すなわち、ＮＯＲゲート２２ａは、データ信号Ｖ１を反転した信号Ｖ３を生成する。ＮＯＲゲート２２ｂの一方の入力端子には、クロック信号Ｖ２が入力される。また、ＮＯＲゲート２２ｂの他方の入力端子には、ＮＯＲゲート２２ａからの信号Ｖ３が入力される。ＮＯＲゲート２２ｂは、両信号の否定論理和を演算して信号Ｖ４を生成する。信号Ｖ４は、スイッチＳＷ１に入力される。

ＮＯＲゲート２２ｃの一方の入力端子には、データ信号Ｖ１が入力される。また、ＮＯＲゲート２２ｃの他方の入力端子には、データ信号Ｖ２が入力される。ＮＯＲゲート２２ｃは、両信号の否定論理和を演算して信号Ｖ５を演算する。信号Ｖ５は、スイッチＳＷ２に入力される。また、クロック信号Ｖ２は、スイッチＳＷ３に入力される。

このような構成において、信号Ｖ４、Ｖ５、Ｖ２は、スイッチＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、スイッチＳＷ１〜ＳＷ３の状態は以下のように変化する。

＜データ信号Ｖ１が「１」、クロック信号Ｖ２が「０」の場合＞
データ信号Ｖ１が「１」の場合、ＮＯＲゲート２２ａからの出力信号Ｖ３は、「０」となる（例えば、図５の（１））。クロック信号Ｖ２が「０」の場合、信号Ｖ３が「０」であるから、ＮＯＲゲート２２ｂからの出力信号Ｖ４は、「１」となる（例えば、図５の（２））。信号Ｖ４が「１」であるから、スイッチＳＷ１は、オンとなる。また、データ信号Ｖ１が「１」であり、クロック信号Ｖ２が「０」である場合、ＮＯＲゲート２２ｃからの出力信号Ｖ５は、「０」となる。信号Ｖ５が「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号Ｖ２が「０」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オン、スイッチＳＷ２：オフ、スイッチＳＷ３：オフとなり、出力電位は、第１電位（＋１）に設定される。

＜データ信号Ｖ１が「０」、クロック信号Ｖ２が「０」の場合＞
データ信号Ｖ１が「０」の場合、ＮＯＲゲート２２ａからの出力信号Ｖ３は、「１」となる。クロック信号Ｖ２が「０」の場合、信号Ｖ３が「１」であるから、ＮＯＲゲート２２ｂからの出力信号Ｖ４は、「０」となる。信号Ｖ４が「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号Ｖ１が「０」であり、クロック信号Ｖ２が「０」である場合、ＮＯＲゲート２２ｃからの出力信号Ｖ５は、「１」となる（例えば、図５の（３））。信号Ｖ５が「１」であるから、スイッチＳＷ２は、オンとなる。また、クロック信号Ｖ２が「０」であるから、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オン、スイッチＳＷ３：オフとなり、出力電位は、第２電位（−１）に設定される。

＜データ信号Ｖ１が「０」、クロック信号Ｖ２が「１」の場合＞
データ信号Ｖ１が「０」の場合、ＮＯＲゲート２２ａからの出力信号Ｖ３は、「１」となる。クロック信号Ｖ２が「１」の場合、信号Ｖ３が「１」であるから、ＮＯＲゲート２２ｂからの出力信号Ｖ４は、「０」となる。信号Ｖ４が「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号Ｖ１が「０」であり、クロック信号Ｖ２が「１」である場合、ＮＯＲゲート２２ｃからの出力信号Ｖ５は、「０」となる。信号Ｖ５が「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号Ｖ２が「１」であるから、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。

＜データ信号Ｖ１が「１」、クロック信号Ｖ２が「１」の場合＞
データ信号Ｖ１が「１」の場合、ＮＯＲゲート２２ａからの出力信号Ｖ３は、「０」となる。クロック信号Ｖ２が「１」の場合、信号Ｖ３が「０」であるから、ＮＯＲゲート２２ｂからの出力信号Ｖ４は、「０」となる。信号Ｖ４が「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号Ｖ１が「１」であり、クロック信号Ｖ２が「１」である場合、ＮＯＲゲート２２ｃからの出力信号Ｖ５は、「０」となる。信号Ｖ５が「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号Ｖ２が「１」であるから、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。

図５に示すタイミングチャートに基づいて、信号生成回路１から出力される信号Ｖ６について説明する。

データ信号Ｖ１が「１」、クロック信号Ｖ２が「０」の場合、上述のとおり、信号Ｖ４は「１」、信号Ｖ５は「０」、信号Ｖ２は「０」であるから、
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
となり、信号生成回路１の出力信号Ｖ６は、＋１（第１電位）に設定される（例えば、図５の（４））。

データ信号Ｖ１が「０」、クロック信号Ｖ２が「０」の場合、上述のとおり、信号Ｖ４は「０」、信号Ｖ５は「１」、信号Ｖ２は「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
となり、信号生成回路１の出力信号Ｖ６は、−１（第２電位）に設定される（例えば、図５の（５））。

データ信号Ｖ１が「０」、クロック信号Ｖ２が「１」の場合、上述のとおり、信号Ｖ４は「０」、信号Ｖ５は「０」、信号Ｖ２は「１」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路１の出力信号Ｖ６は、０（第３電位）に設定される。

データ信号Ｖ１が「１」、クロック信号Ｖ２が「１」の場合、上述のとおり、信号Ｖ４は「０」、信号Ｖ５は「０」、信号Ｖ２は「１」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路１の出力信号Ｖ６は、０（第３電位）に設定される。

以上説明したように、第１実施形態では、信号生成回路１は、データ信号の論理値が１であってクロック信号の論理値が１である場合に、論理値が１の信号を出力する。また、信号生成回路１は、データ信号の論理値が０であってクロック信号の論理値が１である場合に、論理値が−１の信号を出力する。また、信号生成回路１は、データ信号の論理値が０又は１であってクロック信号の論理値が０である場合に、論理値が０の信号を出力する。第２実施形態では、信号生成回路１は、データ信号の論理値が１であってクロック信号の論理値が０である場合に、論理値が１の信号を出力する。また、信号生成回路１は、データ信号の論理値が０であってクロック信号の論理値が０である場合に、論理値が−１の信号を出力する。また、信号生成回路１は、データ信号の論理値が０又は１であってクロック信号の論理値が１である場合に、論理値が０の信号を出力する。ここで、クロック信号は、０と１が交互になっている。このため、３値信号は、１から０、０から１、−１から０、０から−１というように変化する（図３のＶＥ、図５のＶ６参照。）。すなわち、３値信号は、１から−１に変化することはない。

また、本実施形態によれば、不平衡入力の１価３値駆動デジタルアンプに対して、３値信号を入力することができる。

また、本実施形態によれば、駆動回路２と、スイッチ群ＳＷと、を備えた簡易な回路により、３値信号を生成することができる。

また、第１実施形態によれば、２つのＤＦＦ２１ａ、２１ｂを備えた簡易な駆動回路２を用いて、３値信号を生成することができる。

また、第２実施形態によれば、３つのＮＯＲゲート２２ａ〜２２ｃを備えた簡易な駆動回路２を用いて、３値信号を生成することができる。

また、本実施形態によれば、スイッチＳＷ１、ＳＷ２として、スリーステートバッファ、スイッチＳＷ３として、アナログスイッチを用いた簡易な構成により、３値信号を生成することができる。

また、本実施形態によれば、２値のＰＤＭ信号から、３値のＰＤＭ信号を生成することができる。

以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。

１信号生成回路
２駆動回路
２１ａＤ型フリップフロップ（第１Ｄ型フリップフロップ）
２１ｂＤ型フリップフロップ（第２Ｄ型フリップフロップ）
２２ａＮＯＲゲート（第１ＮＯＲゲート）
２２ｂＮＯＲゲート（第２ＮＯＲゲート）
２２ｃＮＯＲゲート（第３ＮＯＲゲート）
ＳＷスイッチ群
ＳＷ１スイッチ（第１スイッチ、第１スリーステートバッファ）
ＳＷ２スイッチ（第２スイッチ、第２スリーステートバッファ）
ＳＷ３スイッチ（第３スイッチ、アナログスイッチ）

Claims

クロック信号に基づいて、１ビットデジタル信号から、３値信号を生成する信号生成回路であって、
前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、論理値が１の信号を出力し、
前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−１の信号を出力し、
前記１ビットデジタル信号の論理値が０又は１であって前記クロック信号の論理値が他方の論理値である場合に、論理値が０の信号を出力することを特徴とする信号生成回路。
駆動回路と、スイッチ群と、を備え、
前記スイッチ群は、
論理値１に対応する第１電位に接続された第１スイッチと、
論理値−１に対応する第２電位に接続された第２スイッチと、
論理値０に対応する第３電位に接続された第３スイッチと、を備え、
前記駆動回路は、
前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、前記第１スイッチをオンするための制御信号を出力し、
前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、前記第２スイッチをオンするための制御信号を出力し、
前記第３スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とする請求項１に記載の信号生成回路。
前記駆動回路は、
入力端子に前記１ビットデジタル信号が入力され、クロック端子及びクリア端子に前記クロック信号が入力され、プリセット端子が所定電位に接続され、出力端子が前記第１スイッチの制御端子に接続された第１Ｄ型フリップフロップと、
入力端子に前記１ビットデジタル信号が入力され、クロック端子及びプリセット端子に前記クロック信号が入力され、クリア端子が所定電位に接続され、反転出力端子が前記第２スイッチの制御端子に接続された第２Ｄ型フリップフロップと、
を備えることを特徴とする請求項２に記載の信号生成回路。
前記駆動回路は、
前記１ビットデジタル信号が双方の入力端子に入力され、論理演算を行って信号を出力する第１ＮＯＲゲートと、
前記１ＮＯＲゲートが出力する前記１ビットデジタル信号の反転信号と、前記クロック信号と、が入力端子に入力され、論理演算を行って前記第１スイッチの制御端子に信号を出力する第２ＮＯＲゲートと、
前記１ビットデジタル信号と、前記クロック信号と、が入力端子に入力され、論理演算を行って前記第２スイッチの制御端子に信号を出力する第３ＮＯＲゲートと、
を備えることを特徴とする請求項２に記載の信号生成回路。
前記第１スイッチは、入力端子が前記第１電位に接続された第１スリーステートバッファであり、
前記第２スイッチは、入力端子が前記第２電位に接続された第２スリーステートバッファであり、
前記第３スイッチは、入力端子が前記第３電位に接続されたアナログスイッチであり、
前記第１スイッチ、前記第２スイッチ、及び、前記第３スイッチの出力端子が接続されていることを特徴とする請求項２〜４のいずれか１項に記載の信号生成回路。
前記１ビットデジタル信号は、ＰＤＭ信号であることを特徴とする請求項１〜５のいずれか１項に記載の信号生成回路。