JPH04233333A

JPH04233333A - シグマ・デルタ変調器

Info

Publication number: JPH04233333A
Application number: JP3171647A
Authority: JP
Inventors: Johannes O Voorman; ヨハネス・オットー・フォアマン; Cornelis M Hart; コルネリス・マリア・ハルト
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1990-06-22
Filing date: 1991-06-17
Publication date: 1992-08-21
Also published as: NL9001441A; US5103228A; EP0464891A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入力信号を１ビットの
デジタル出力信号に変換するシグマ・デルタ変調器に関
する。更に詳述すると、本発明は上記のようなシグマ・
デルタ変調器であって、直列接続された少なくとも一次
フィルタ機能を持つ第１、第２及び第３フィルタ部分を
有し、これら各フィルタ部分が入力端子と第１、第２及
び第３フィルタ部分の信号を発生する出力端子とを有す
るローパスフィルタと、上記第３フィルタ部分の信号を
１ビットのデジタル出力信号に変換し、該デジタル出力
信号に応じて第１及び第２帰還信号を作成する量子化手
段と、前記第２フィルタ部分の信号と前記第１帰還信号
とから第１差分信号を作成し、該第１差分信号を前記第
３フィルタ部分の入力端子に供給する第１減算器段と、
前記入力信号と前記第２帰還信号とから第２差分信号を
作成し、該第２差分信号を前記第１フィルタ部分の入力
端子に供給する第２減算器段と、前記第１フィルタ部分
の信号を前記第２フィルタ部分の入力端子に供給する結
合手段と、を有するようなシグマ・デルタ変調器に関す
る。

【０００２】

【従来の技術】このようなシグマ・デルタ変調器（以下
、ＳＤＭと呼ぶ）はＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦＳ
ＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ　　、第ＳＣ
−２２　巻、第６号、１９８７年１２月発行の９２１〜
９２８　頁に掲載された「Ａ　１６　ｂｉｔ　Ｏｖｅｒ
ｓａｍｐｌｉｎｇ　Ａ−ｔｏ−Ｄ　Ｃｏｎｖｅｒｓｉｏ
ｎ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｔｒｉｐｌｅ
−Ｉｎｔｅｇｒａｔｉｏｎ　Ｎｏｉｓｅ　Ｓｈａｐｉｎ
ｇ　」なる文献から既知である。シグマ・デルタ変調は
、アナログ信号を低分解能及び高量子化雑音を持つ量子
化手段によるオーバーサンプリングの助けにより、高分
解能及び低量子化雑音を有するデジタル信号にする技術
である。上記デジタル信号は同様に低分解能を持つデジ
タル・アナログ変換器によりアナログ帰還信号に再変換
され、減算段において前記アナログ入力信号から減算さ
れる。上記２つの信号の差はアナログループフィルタに
おいてフィルタされ、前記量子化手段に供給される。上
記アナログ信号のベースバンド周波数に対する充分に高
いループゲインの利用により、上記デジタル信号におい
て上記ベースバンド内での量子化雑音を該ベースバンド
より高い領域において量子化雑音がより高くなるのを犠
牲にして低くすることができる。しかしながら、例えば
オーバーサンプルされた１ビットのデジタル信号を所望
の低サンプリング速度で複数ビットのデジタル信号に変
換する間引きフィルタ（ｄｅｃｉｍａｔｉｎｇ　ｆｉｌ
ｔｅｒ）等のデジタルフィルタ技術を用いることにより
、上記ベースバンドより上側の雑音を効果的に抑圧する
ことができる。

【０００３】１ビットデジタル信号へのシグマ・デルタ
変調はその量子化手段の単純さ故有利である。この場合
、本来良好な直線性を持つ簡単な判定回路で充分であり
、組み込みデジタル・アナログ変換器は省略することが
できる。そして、１ビットデジタル信号において得られ
る信号対雑音比は、例えば、オーバーサンプリングの程
度とループフィルタの次数とにより決まる。高次ループ
フィルタは、ベースバンドにおける特定の信号対雑音比
を維持したままオーバーサンプリング速度を低くするこ
とができるので、有利である。ループフィルタの次数に
は安定性の問題のため実際には制限がある。上述した文
献における従来のＳＤＭにおいては、縦続接続された３
個の一次高利得アクティブ積分器を具備する三次ループ
フィルタが使用されている。これらの三次フィルタによ
ればオーディオ信号を量子化する場合に満足のゆく結果
を得ることができ、その場合、信号対雑音比は最終的な
デジタルオーディオ信号において１６ビットの分解能が
得られる程高い。この場合は、数　ＭＨｚのオーバーサ
ンプリング速度が必要である。

【０００４】ビデオ信号を上述した方法で量子化するに
は、従来の１ビット変調器はあまりに高いオーバーサン
プリング速度が必要となるのでうまくいかない。１０ビ
ットの分解能を持つデジタルビデオ信号の場合、もし三
次ループフィルタが使用されるとすると４３２　ＭＨｚ
　なる３２倍（３２−ｆｏｌｄ）　のオーバーサンプリ
ング速度が必要である。しかしながら、このような高いサンプリング速度では所
謂スイッチドキャパシタ・フィルタ及びＲＣアクティブ
フィルタを有する三次ループフィルタを通常のように構
成するのではうまくゆかない。何故なら、そのようなフ
ィルタは寄生容量の影響の結果、最早これらの速度を処
理できないからである。そのような高オーバーサンプリ
ング速度（クロック信号周波数）でのループ利得は予測
不可能であるので、意図した３次フィルタ特性は何も得
られない。

【０００５】

【発明の目的及び概要】従って本発明の目的は、非常に
高いオーバーサンプリング速度でも使用することが可能
な１ビットＳＤＭを提供することにある。

【０００６】本発明によるシグマ・デルタ変調器（ＳＤ
Ｍ）は本明細書の冒頭で述べたような構成のものにおい
て、第１及び第３フィルタ部分が信号周波数に関して受
動的な回路網として構成され、第２フィルタ部分がアク
ティブなフィルタ段として構成されていることを特徴と
している。

【０００７】このＳＤＭは二つの負帰還ループを有して
いる。第１のループはデジタル信号を第１減算器段と受
動的な第３フィルタ部分とを介して量子化手段に帰還す
る。第２のループはデジタル信号を第２減算器段と、受
動的な第１フィルタ部分と、アクティブな第２フィルタ
部分と、第１減算器段と、受動的な第３フィルタ部分と
を介して量子化手段に帰還する。上記第２のループにお
けるループ利得は入力信号のベースバンドにおける周波
数に関して高く、入力信号のデジタル近似の精度を決定
する。適用された非常に高いサンプリング速度において
、帰還信号のスペクトルは非常に広く、サンプリング速
度の数倍にも延びる。これらの非常に高い速度は受動的
な第１フィルタ部分で抑圧され、残りの低い信号周波数
はアクティブな第２フィルタ部分により何の問題もなく
更に増幅されて第３フィルタ部分に送られる。

【０００８】受動的な第３フィルタ部分のみを有する第
１のループはＳＤＭの高い周波数における振る舞いを決
定する。これらの高い周波数に関しては、系の安定を維
持するには高いループ利得は必要ないが依然として小さ
な位相ずれは必要であり、このことは受動的なフィルタ
部分を構成することによりのみ可能である。

【０００９】本発明によるＳＤＭの他の実施例は、前記
量子化手段が、クロック信号の第１の位相の間に第３フ
ィルタ部分の信号を測定する一方、該クロック信号の第
２の位相の間に第１のラッチされた信号を作成する第１
ラッチと、上記クロック信号の第１の位相の間に第１の
ラッチされた信号を測定する一方、該クロック信号の第
２の位相の間には第２のラッチされた信号を作成する第
２ラッチと、を有し、上記第１及び第２のラッチされた
信号が前記第１及び第２帰還信号として各々機能するこ
とを特徴としている。

【００１０】上記の１ビット量子化手段はフィルタされ
た信号がある基準よりも大きいか小さいかを判定する。正確なデジタル信号を得るには、殆どクロストークが無
く且つクロックされる非常に高いオーバーサンプリング
速度に鑑み非常に大きな帯域幅を持つ非常に感度の高い
判定スイッチが必要である。判定スイッチを２個の縦続
接続されたラッチとして構成することにより高感度と低
信号クロストークとが達成されるが、この構成は非常に
高いクロック速度においては付加的な好ましくない位相
ずれを伴う。したがって、本発明においては第２のラッ
チでラッチされた信号は、非常に高い周波数においては
好ましくない付加的な位相ずれは何の役割も果たさない
が低いベースバンド周波数においては高感度と信頼性と
が必要となる第２のループ用の第２帰還信号としてのみ
使用される。縦続接続された第１のラッチにラッチされ
た信号は、該第１のラッチの更に比較的低い感度があま
り重用でない第１のループ用の第１帰還信号としてのみ
使用される。その理由は、この第１のループにおいては
一層小さめのループ利得のみが必要とされるからである
。しかしながら、この第１帰還信号は高い周波数におい
て殆ど位相ずれを有しないので、当該系の位相マージン
はより広く且つその安定性は向上される。

【００１１】もし望むならば上記ループフィルタは、信
号対雑音比が増加し且つより高いビット分解能が得られ
るように、より急峻なものとすることができる。

【００１２】本発明によるＳＤＭの更に他の実施例は、
当該変調器が前記クロック信号の第１の位相の間に第１
及び第２のラッチされた信号の内のいずれか一方の瞬時
値を該瞬時値とは独立した固定信号値に置き換える少な
くとも１個の混合段を更に有していることを特徴として
いる。

【００１３】クロック信号の第１の位相の間において、
ラッチする位相に先立ち第１及び／又は第２の帰還信号
を固定の信号値と置換することにより、これら帰還信号
の信号形状をクロック信号の第１位相の間において各ラ
ッチの出力信号と無関係にすることができる。上記第１
位相の間においては、これらの出力信号はラッチに供給
される入力信号の振幅によって決定される。各ラッチの
有限な利得と対域幅とにより、それらの出力信号は当該
ラッチに供給される入力信号の瞬時値に依存する常に変
化する信号形状を呈する。このことは、この入力信号の
帰還ループへの好ましくない非線形クロストークの原因
となり且つデジタル出力信号における好ましくない誤差
の原因となる。正にこの誤差が前記混合段により低減さ
れる。

【００１４】

【実施例】以下、本発明の実施例を添付図面を参照して
詳細に説明する。

【００１５】図１は、本発明による１ビットシグマ・デ
ルタ変調器（ＳＤＭ）の概略構成を示す。量子化すべき
入力電圧Ｖｉ　は入力端子１及び共通端子２に印加され
、電圧・電流変換器３により電流加算点４に供給すべき
入力電流Ｊｉ　に変換される。この電流加算点４は受動
的な一次インピーダンス５を介して上記共通端子２に接
続されている。電圧・電流変換器３は、量子化すべき前
記入力信号が既に電流として準備されているなら、省略
することができる。上記の受動的一次インピーダンス５
は複素インピーダンスＺ　（ｐ）を有している。インピ
ーダンス５の両端間の信号電圧は、複素アドミッタンス
Ｙ　（ｐ）を持つアクティブな一次フィルタ部分６に供
給される。このフィルタ部分は高利得と組み込み型電圧
・電流変換器を有するので、当該フィルタ部分６の出力
信号は信号電流として再び利用することができる。フィ
ルタ部分６の出力電流は第２の電流加算点７に流入し、
該加算点は複素インピーダンスＺ　（ｐ）を持つ受動的
な一次フィルタインピーダンス８を介して共通端子２に
接続されている。このインピーダンス８の両端間の電圧は判定スイッチ１
０の入力端子に供給され、該判定スイッチにおいてはそ
の制御入力端子１１上のクロック信号ＣＬの制御の下に
この電圧が特定の基準よりも大きいか又は小さいかの判
定がなされる。この判定の結果は、当該判定スイッチ１
０の出力端子１２、１３及び１４にデジタル出力信号と
して得られる。これらのデジタル出力信号のうちの２つ、即ち出力端子
１３及び１４における各信号、は第１及び第２の帰還信
号として機能すると共に電流Ｊ０　として得られ、且つ
、前記電流加算点７及び４に各々フィードバックされる
。判定スイッチ１０の出力端子１２における第３の出力
信号は、出力端子１５に電圧Ｖｏ　として得られるが、
同様に電流源とみなして実現することもできる。

【００１６】上記回路は判定スイッチ１０を巡る三次ル
ープフィルタを有するＳＤＭとして作用する。図２はこ
のループフィルタの周波数特性を概念的に示す。入力信
号のベースバンドＢ内に位置する低い周波数に対するル
ープ利得は大きい。このループ利得は周波数の増加に伴
い当該ループフィルタの次数により決まる傾きに従って
減少し、その後クロック速度ｆｃｌ／２の辺りで再び一
定となる。負帰還の現象により、デジタル出力信号にお
ける量子化雑音はベースバンドＢにおいて小である一方
、高い周波数に対しては増加する（ノイズ整形）ように
なる。デジタル出力信号における量子化雑音の抑圧はベースバ
ンドＢにおけるループ利得に比例する。最適な結果を達
成するには、ベースバンドＢにおける高ループ利得と、
Ｂを越える周波数に対する低利得への急峻な遷移とが望
ましい。帰還系における安定性の問題を防止するために
、実際には、上記遷移の傾きを決めるループフィルタの
次数は３よりは大きくならないように選定される。ビデ
オ信号に対しては、１ビットＳＤＭにおいて非常に高い
オーバーサンプリング速度（クロック速度）が必要であ
る。１０ビットの分解能を持つデジタルビデオ信号は、
三次ループフィルタと３２ビットのオーバーサンプリン
グが用いられた場合、例えば４３２ＭＨｚのクロック速
度ｆｃｌを必要とする。このような高い周波数において
は、今までの通常の三次ＳＤＭは最早機能しないであろ
う。例えば、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬ
ＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ　　、第ＳＣ−２
２　巻、第６号、１９８７年１２月発行の９２１　〜９
２８　頁に掲載された「Ａ１６　ｂｉｔ　Ｏｖｅｒｓａ
ｍｐｌｉｎｇ　Ａ−ｔｏ−Ｄ　Ｃｏｎｖｅｒｓｉｏｎ　
Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｔｒｉｐｌｅ−Ｉ
ｎｔｅｇｒａｔｉｏｎ　Ｎｏｉｓｅ　Ｓｈａｐｉｎｇ　
」で公開されているように、従来の三次ループフィルタ
は縦続接続された３つのアクティブ高利得一次積分器に
より構成されている。このようなアクティブフィルタは
ビデオ信号をオーバーサンプリングする場合における非
常に高い速度に対処することができない。この問題は図
１に示すＳＤＭにより解決される。この場合、該ループ
フィルタの総合三次伝達関数Ｈ（ｐ）　は受動的な一次
フィルタ部分５と、アクティブな一次フィルタ部分６と
、受動的な一次フィルタ部分８との縦続接続と、デジタ
ル出力信号Ｊ０　の加算点４、７への帰還とにより決定
される。三次ループ利得Ｈ（ｐ）　の一般形は、

【００１７】

【数１】

【００１８】であり、ここでＫは定数、ｚｉ　及びｐｉ
　はＨ（ｐ）　の零点及び極である。この式は、

【００
１９】

【数２】

【００２０】と、約分することができる。前記デジタル
出力信号は（２）式にしたがって２つのループを通過す
る。この場合、第１のループは判定スイッチ１０の出力
端子１３と、加算点７と、零点ｚ３　及び極ｐ３　を持
つ受動的な一次インピーダンス８とを有している。又、
第２のループは判定スイッチ１０の出力端子１４と、加
算点４と、極ｐ１　を持つ受動的な一次インピーダンス
５と、極ｐ２　及び適切に選択された零点を持つフィル
タ部分６のアクティブな一次アドミッタンスＹ　（ｐ）
とを有している。この三次ループフィルタは非常に高い
クロック速度においても機能する。何故なら、非常に高
い周波数はこれらの周波数で滑らかに動作する受動的イ
ンピーダンス５によりフィルタされてしまっているので
アクティブなフィルタ部分６は増幅する必要がないから
である。かくして、アクティブなフィルタ部分６は入力
信号のベースバンドＢの周波数を本質的に増幅する必要
があることになる。このことは進んだビデオ増幅段で得
ることができる。このように、第２のループは低い周波
数領域に関してのみ全体のループ利得に貢献し、ベース
バンドにおける高利得により、デジタル出力信号が入力
信号に近づく精度を決定することになる。１ビットのオ
ーバーサンプルされた信号における１０ビットの分解能
を得るには、必要とされるベースバンド利得は高い周波
数におけるよりも約６０ないし７０ｄＢ大きい。第１の
ループは全周波数領域にわたる全体のループ利得に貢献
するが、その全周波数領域のうちのベースバンドより上
の領域が最も重要である。これに関しては、ベースバン
ドＢに対する第２のループにおけるよりも第１のループ
における比較的低いループ利得により、ベースバンドよ
りも上の高い周波数のみが上記第１のループにおいて役
割を果たす。この第１のループは、判定スイッチ１０と
受動的なインピーダンス８とを有し、ループ部品が単純
であって寄生位相ずれを避けることができるので非常に
高い周波数にとって適している。したがって、前記フィ
ードバック系は非常に高い周波数でさえも安定に維持さ
れる。

【００２１】図３は本発明による１ビットＳＤＭの第２
実施例のブロック図を示す。なお、図３において図１の
対応する部分には同様の符号を付してある。ここでは、
判定スイッチ１０は入力端子が加算点７に接続された第
１のラッチＬ１　と、入力端子がこの第１のラッチＬ１
　の出力端子に接続された第２のラッチＬ２　との縦続
接続として構成されている。これらの２つのラッチは判
定スイッチ１０の制御入力端子１１における同一のクロ
ック信号ＣＬによりクロックされる。例えばクロック信
号ＣＬがハイである当該クロック信号の第１の位相の間
には、ラッチはそれらの入力端子における信号と基準と
の間の差を増幅する。また、例えばクロック信号ＣＬが
ローである当該クロック信号の第２の位相の間には、増
幅された信号が再生的に増幅され且つラッチされる。非
常に高い周波数におけるラッチの有限の利得により、第
１のラッチＬ１　にラッチされた信号は未だ幾分不正確
であるが、第２のラッチＬ２　にラッチされた信号は増
加された利得及びより長い判定時間により充分に正確で
ある。しかしながら、第２のラッチＬ２　にラッチされ
た信号の主な点は第１のラッチＬ１　において半クロッ
ク期間早く発生する判定時刻に対して３／４クロック期
間の全体としての遅れを有する。この遅れは高い周波数
に対しては好ましくない。何故なら、非常に狭い高周波
数位相マージンとの引換えになるからである。本発明に
よれば、第１のラッチＬ１　の出力信号は出力端子１３
用の第１の帰還信号として使用され、第２のラッチＬ２
　の出力信号は判定スイッチ１０の出力端子１４用の第
２の帰還信号として使用される。出力端子１３における
第１の帰還信号は、事実、比較的不正確であるが、この
ことは第１の帰還ループにおいてはあまり重要ではない
。第１のループにおける遅れは位相マージンが維持され
るように高い周波数においても最小であることが確かに
重要である。第２のラッチＬ２　の出力信号における付
加的な遅れは第２のループにおいてはあまり重要ではな
い。何故なら、このループにおいてはアクティブなルー
プフィルタの位相ずれが支配的であるからである。第２
のラッチＬ２　のより大きな利得及び出力信号の信頼性
は、第２のループにおける全体のループ利得を追加し且
つデジタル出力信号において入力信号のベースバンドが
近づけられる精度を向上させる。

【００２２】高いクロック速度においては、出力端子１
３及び１４における出力信号は準理想的である。図４に
おいて「１」で参照されるクロック信号ＣＬの第１の位
相の間には、同図において「ＬＳ　」で参照されるラッ
チの出力信号は一方の極限値Ｌから他方の極限値Ｈへは
急激には変化せず、ラッチ速度により決まるある曲線で
変化する。信号ＬＳ　の信号形状は入力信号に伴って変
化し、第１及び第２の帰還ループにおける好ましくない
成分の原因となり、この成分がＳＤＭの精度を減少させ
る。ラッチＬ１　及びＬ２　の出力端子１３及び１４に
おける出力信号の信号形状をクロックパルスＣＬの第１
の位相の間に発生するものから独立にするために、これ
らの信号は混合段Ｍ１　及びＭ２　の入力端子２０及び
２５に各々印加される。これら混合段は出力端子２３及
び２６と、クロック信号ＣＬが印加される制御入力端子
２１及び２４とを各々有する。上記混合段は図４にＭで
参照する出力信号を発生し、ここではクロック信号ＣＬ
の第１の位相の間は入力信号の瞬時値が固定の値と入れ
換えられる一方、クロック信号ＣＬの第２の位相の間は
入力信号に従う。なお、上記２つの混合段Ｍ１　及びＭ
２　のいずれもが所望の場合又は要求される場合は削除
することができる。

【００２３】図５は非常に高いクロック周波数で使用す
るに適した混合段の一例の回路図を示している。この混
合段はラッチＬ１　及びラッチＬ２から発生するラッチ
された信号を入力するための平衡入力端子３１及び３２
を有している。もしラッチが不平衡な信号を発生する場
合は、入力端子３１又は３２のいずれかを適切な基準電
圧に接続しなければならない。当該混合段は更に平衡出
力端子３３及び３４を有し、これらの端子のいずれもが
もし望むならば固定の電源電圧に接続することにより使
用しないままとすることができる。前記クロック信号Ｃ
Ｌはクロック入力端子３５に供給される。前記入力端子
３１にはトランジスタＴ１及びＴ２のベースが接続され
、これらトランジスタの２つのコレクタは出力端子３３
に接続され、２つのエミッタは第１の電流源３６と第２
の電流源３７とに各々接続されている。一方、入力端子
３２にはトランジスタＴ３及びＴ４のベースが接続され
、これらトランジスタの２つのコレクタは出力端子３４
に接続され、２つのエミッタは第２の電流源３７と第１
の電流源３６とに各々接続されている。上記両電流源は
電流Ｊを発生する。両ベースがクロック入力端子３５に
接続されたトランジスタＴ５及びＴ６のコレクタ・エミ
ッタ通路の各々はトランジスタＴ１及びＴ３のコレクタ
・エミッタ通路と平行に接続されている。

【００２４】クロック信号ＣＬの第２の位相の間、端子
３５の電圧はローであり、トランジスタＴ５及びＴ６は
遮断状態である。もし、この位相の間に端子３１の電圧
がハイであり端子３２の電圧がローであるとすると、ト
ランジスタＴ１及びＴ２は導通状態であり、トランジス
タＴ３及びＴ４は遮断状態である。この場合、電流源３
６の電流はトランジスタＴ１を介し、又電流源３７の電
流はトランジスタＴ２を介して出力端子３３に流れ、こ
の出力端子には電流２Ｊが流れる。また、出力端子３４
には電流は流れず、したがってその値は「０」である。一方、もし端子３１の電圧がローで、端子３２の電圧が
ハイであると、端子３３を介する電流は零となり、端子
３４を介する電流は２Ｊとなる。

【００２５】クロック信号ＣＬの第１の位相の間には、
端子３５の電圧はハイとなり、トランジスタＴ５及びＴ
６は導通状態となるので、一方においては端子３３と電
流源３６との間に、他方においては端子３４と電流源３
７との間に連続した接続状態が存在する。この場合は、
端子３１及び３２の電圧の如何にかかわらず電流Ｊが両
端子３３及び３４に流れる。

【００２６】従って、混合段はその出力端子３３及び３
４に、クロック信号ＣＬの第１の位相の間においては固
定の値Ｊを持つ電流を、クロック信号ＣＬの第２の位相
の間においては端子３１と３２との間の電圧差の符号に
応じて値０Ｊ又は２Ｊを持つ電流を発生する。

【００２７】図５に示す回路はバイポーラＮＰＮトラン
ジスタを用いて構成されている。しかしながら、バイポ
ーラＰＮＰトランジスタ又はユニポーラのＮチャンネル
及びＰチャンネルトランジスタを使用することもできる
。このことは後述する図６の回路に関しても同様に当て
はまる。

【００２８】図６は図３に示したＳＤＭにおけるラッチ
Ｌ１　及びラッチＬ２　として使用して好適なラッチの
一例を示している。図５に示した混合段におけるのと同
様に、当該ラッチは平衡入力端子を有し、それらの内の
一方の入力端子は所望に応じて適切な固定電圧に接続し
てもよい。

【００２９】この図において、ラッチすべき信号は端子
６１及び６２に供給され、これら端子は差動増幅器とし
て構成されたトランジスタＴ１１及びＴ１２の各ベース
に各々接続され、これらトランジスタのエミッタはバイ
アス電流源６４により負電源端子６５に接続されている
。トランジスタＴ１１及びＴ１２のコレクタはトランジ
スタＴ１５及びＴ１６の各コレクタ・エミッタ通路によ
り端子６８及び６９における負荷抵抗６６及び６７に各
々接続されている。これら抵抗６６及び６７の他端は正
電源端子７０に接続されている。トランジスタＴ１５及
びＴ１６のベースはクロック信号入力端子７２に接続さ
れ、該端子には前記クロック信号ＣＬが供給される。バ
ッファとして構成されたトランジスタＴ１９のベース・
エミッタ接合により、端子６８はトランジスタＴ１４及
びＴ１８のベースに接続され、これらトランジスタのコ
レクタは端子６９に接続され、エミッタはトランジスタ
Ｔ１２及びＴ１１の各コレクタに接続点７１及び７４に
おいて各々接続されている。バッファトランジスタＴ２
０のベース・エミッタ接合により、端子６９はトランジ
スタＴ１３及びＴ１７のベースに接続され、これらトラ
ンジスタのコレクタは端子６８に接続され、エミッタは
接続点７１及び７４に各々接続されている。バッファト
ランジスタＴ１９及びＴ２０のエミッタは、更に、ダイ
オードとして構成された２つのトランジスタＴ２１、２
２及び２つのトランジスタＴ２３、２４と、バイアス電
流源７５及び７６との各々により電源端子６５に接続さ
れている。各電流源７５及び７６とダイオードＴ２１、
２２及びＴ２３、２４との接続端子は各々出力端子７７
及び７８に接続され、これら端子には相補的なバッファ
された出力信号が得られ、これら出力信号は同様のラッ
チの入力端子６１及び６２又は図５に示した混合段の入
力端子３１及び３２に供給することができる。

【００３０】端子７２におけるクロック信号ＣＬがハイ
である場合は、トランジスタＴ１５及びＴ１６は導通す
るから、抵抗６６及び６７がトランジスタＴ１１及びＴ
１２のコレクタに各々接続される。端子６１、６２間の
電圧差は端子６８、６９の間に増幅された形で現れる。また、クロック信号ＣＬがローの場合は、トランジスタ
Ｔ１５及びＴ１６は遮断するから、端子６８、６９にお
ける電圧差は再生的に増幅されてフリップフロップとし
て構成されたトランジスタＴ１３、Ｔ１４、Ｔ１７及び
Ｔ１８によってラッチされる。この場合、上記フリップ
フロップはトランジスタＴ１１及びＴ１２を介して電流
源６４からバイアス電流の供給を受ける。

【００３１】図７は平衡信号で動作する場合の本発明に
よるＳＤＭの実施例を示している。このＳＤＭは図３に
示したブロック図に従って構成されている。即ち、入力
信号は電圧・電流変換器３の入力端子１Ａ及び１Ｂに供
給され、該変換器は平衡出力電流を電流加算点４Ａ及び
４Ｂに送出する。これら加算点４Ａ及び４Ｂの間には、
抵抗と容量との直列接続からなる受動的なインピーダン
ス５が設けられている。他の例としては、加算点４Ａ及
び４Ｂの各々を同様なインピーダンス５を介して共通信
号集結点（ｃｏｍｍｏｎ　ｓｉｇｎａｌ　ｍａｓｓ　ｐ
ｏｉｎｔ）に接続することも可能である。更に、これら
の加算点４Ａ及び４Ｂには、電流加算点７Ａ及び７Ｂに
電流を送出する平衡電圧・電流変換器５０が後続する平
衡アクティブ積分器４０を具備するアクティブな一次フ
ィルタ部分６の各入力端子が接続されている。上記加算
点７Ａ及び７Ｂの間には、抵抗と容量との直列接続と抵
抗との並列接続からなる受動的なインピーダンス８が接
続されている。この場合にも、上記加算点７Ａ及び７Ｂ
の各々を同様なインピーダンス８によって共通信号集結
点に接続することが可能である。上記加算点７Ａ及び７
Ｂは、更に、図６に示した形式の第１のラッチＬ１　の
入力端子６１、６２にも接続されている。このラッチＬ
１　の出力端子７７、７８は図５に示した形式の混合段
Ｍ１　の入力端子３１、３２に接続される一方、ラッチ
Ｌ１　と同様の第２のラッチＬ２　の入力端子６１、６
２にも接続されている。このラッチＬ２　の出力端子は
混合段Ｍ１　と同様の混合段Ｍ２　の入力端子３１、３
２に接続される一方、当該ＳＤＭの出力端子１５Ａ　及
び１５Ｂ　にも接続されている。上記混合段Ｍ１　の出
力端子３３、３４は負帰還構成で前記加算点７Ａ、７Ｂ
に接続される一方、混合段Ｍ２　の出力端子３３、３４
も同様にして加算点４Ａ、４Ｂに接続されている。更に
、クロック信号ＣＬがラッチＬ１　及びＬ２　の適切な
各入力端子７２と混合段Ｍ１　及びＭ２　の各入力端子
３５とに供給されるようになっている。

【００３２】第１のループにおける比較的小さな位相ず
れであれば、例えば前記容量に直列に接続された抵抗に
容量を並列に接続することにより、第２の受動的インピ
ーダンスを高い周波数において最適化する可能性を有し
ている。これにより四次ループフィルタが得られる。当
該系の安定性により、同様の事項を前記の受動的な第１
のフィルタ部分及び／又はアクティブな第２のフィルタ
部分で実行することが可能である。

【図面の簡単な説明】

【図１】　　本発明によるシグマ・デルタ変調器の一例
の第１のブロック図、

【図２】　　シグマ・デルタ変調器における３次ループ
フィルタの周波数特性を示すグラフ、

【図３】　　本発明によるシグマ・デルタ変調器の一例
の第２のブロック図、

【図４】　　図３の変調器における混合段での信号の形
状を示すタイムチャート、

【図５】　　本発明によるシグマ・デルタ変調器におけ
る混合段の一例の回路図、

【図６】　　本発明によるシグマ・デルタ変調器に用い
て好適なラッチの一例の回路図、

【図７】　　本発明によるシグマ・デルタ変調器の一具
体例の回路図である。

【符号の説明】

１：入力端子　　　　　　　　　　　　　　　　　　　
　　　　　　　２：共通端子３：電圧・電流変換器　　
　　　　　　　　　　　　４、７：電流加算点５：受動的一次フィルタインピーダンス　　６：アクテ
ィブ一次フィルタ部分８：受動的一次フィルタインピーダンス　　１０：判定
スイッチ１１：制御入力端子　　　　　　　　　　　　　　１２
、１３、１４：出力端子１５：出力端子

Claims

【特許請求の範囲】

【請求項１】　　入力信号を１ビットのデジタル出力信
号に変換するシグマ・デルタ変調器であって、直列接続
された少なくとも一次フィルタ機能を持つ第１、第２及
び第３フィルタ部分を有し、これら各フィルタ部分が入
力端子と第１、第２及び第３フィルタ部分の信号を発生
する出力端子とを各々有するローパスフィルタと、上記
第３フィルタ部分の信号を１ビットのデジタル出力信号
に変換し、該デジタル出力信号に応じて第１及び第２帰
還信号を作成する量子化手段と、前記第２フィルタ部分
の信号と前記第１帰還信号とから第１差分信号を作成し
、該第１差分信号を前記第３フィルタ部分の入力端子に
供給する第１減算器段と、前記入力信号と前記第２帰還
信号とから第２差分信号を作成し、該第２差分信号を前
記第１フィルタ部分の入力端子に供給する第２減算器段
と、前記第１フィルタ部分の信号を前記第２フィルタ部
分の入力端子に供給する結合手段と、を有するシグマ・
デルタ変調器において、前記第１及び第３フィルタ部分
は信号周波数に対して受動的回路網として構成され、前
記第２フィルタ部分はアクティブなフィルタ段として構
成されていることを特徴とするシグマ・デルタ変調器。
【請求項２】請求項１に記載のシグマ・デルタ変調器に
おいて、前記量子化手段が、クロック信号の第１の位相
の間に前記第３フィルタ部分の信号を測定する一方、該
クロック信号の第２の位相の間に第１のラッチされた信
号を作成する第１ラッチと、前記クロック信号の第１の
位相の間に前記第１のラッチされた信号を測定する一方
、前記クロック信号の第２の位相の間には第２のラッチ
された信号を作成する第２ラッチと、を有し、前記第１
及び第２のラッチされた信号が前記第１及び第２帰還信
号として各々機能することを特徴とするシグマ・デルタ
変調器。
【請求項３】請求項２に記載のシグマ・デルタ変調器に
おいて、当該変調器が前記クロック信号の第１の位相の
間に前記第１及び第２のラッチされた信号の内のいずれ
か一方の瞬時値を該瞬時値とは独立した固定信号値に置
き換える少なくとも１個の混合段を更に有していること
を特徴とするシグマ・デルタ変調器。
【請求項４】請求項３に記載のシグマ・デルタ変調器に
おいて、前記混合段が、各々が第１及び第２主電極と制
御電極とを有する第１ないし第６トランジスタと、前記
のラッチされた信号と該信号に対して相補的な信号とを
各々入力するための第１及び第２入力端子と、前記クロ
ック信号を入力するための第３入力端子と、前記帰還信
号と該信号に対して相補的な帰還信号とを送出するため
の第１及び第２出力端子と、第１及び第２電流源と、結
合手段と、を有し、該結合手段が、前記第１及び第２ト
ランジスタの制御電極を前記第１入力端子に、前記第３
及び第４トランジスタの制御電極を前記第２入力端子に
、前記第１、第４及び第５トランジスタの第１主電極を
前記第１電流源に、前記第２、第３及び第６トランジス
タの第１主電極を前記第２電流源に、前記第１、第２及
び第５トランジスタの第２主電極を前記第１出力端子に
、前記第３、第４及び第６トランジスタの第２主電極を
前記第２出力端子に、前記第５及び第６トランジスタの
制御電極を前記第３入力端子に、各々結合することを特
徴とするシグマ・デルタ変調器。