JP2564431B2 - 階段波発生回路 - Google Patents
階段波発生回路Info
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- current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/026—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform using digital techniques
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Description
【０００１】
【産業上の利用分野】本発明は階段波発生回路に関する
もので、特に電流ミラーのトランジスターの大きさの比
を調節して正弦波を作ることができるようにした階段波
発生回路に関するものである。
もので、特に電流ミラーのトランジスターの大きさの比
を調節して正弦波を作ることができるようにした階段波
発生回路に関するものである。
【０００２】
【従来の技術】従来の階段波発生回路を図１に図示す
る。直列接続された抵抗（１０１〜１０６）の各接続点
に、ディジタル入力クロック（１〜５）がゲートにそれ
ぞれ印加されるＮ−ＭＯＳトランジスター（１０７〜１
１１）の一方を連結し、そしてＮ−ＭＯＳトランジスタ
ー（１０７〜１１１）の他方を出力端子（１１２）に接
続させている。上記の従来の回路において、ディジタル
クロック（１〜５）はディジタル信号であって、図２
（Ａ）に示すように、一定の周波数のディジタル入力ク
ロックを受けて入力クロックと同じ周期で順次的に出力
されるものである。
る。直列接続された抵抗（１０１〜１０６）の各接続点
に、ディジタル入力クロック（１〜５）がゲートにそれ
ぞれ印加されるＮ−ＭＯＳトランジスター（１０７〜１
１１）の一方を連結し、そしてＮ−ＭＯＳトランジスタ
ー（１０７〜１１１）の他方を出力端子（１１２）に接
続させている。上記の従来の回路において、ディジタル
クロック（１〜５）はディジタル信号であって、図２
（Ａ）に示すように、一定の周波数のディジタル入力ク
ロックを受けて入力クロックと同じ周期で順次的に出力
されるものである。
【０００３】図２（Ａ）に示されたディジタルクロック
（１〜５）がＮ−ＭＯＳトランジスター（１０７〜１１
１）のゲートに印加されて、Ｎ−ＭＯＳトランジスター
（１０７〜１１１）を開閉する。高いレベルのディジタ
ルクロックを受けてＮ−ＭＯＳトランジスターが導通
し、出力電圧に図２（Ｂ）と同じく電圧レベルの変化が
与えられることにより階段波形態の出力電圧が作られ
る。即ち、ディジタルクロック（１〜５）が（１、０、
０、０、０）、（０、１、０、０、０）、（０、０、
１、０、０）、（０、０、０、１、０）、（０、０、
０、０、１）と同じ形態でＮ−ＭＯＳトランジスター
（１０７〜１１１）のゲートに入力されるので、出力端
子（１１２）に階段波が出力される。
（１〜５）がＮ−ＭＯＳトランジスター（１０７〜１１
１）のゲートに印加されて、Ｎ−ＭＯＳトランジスター
（１０７〜１１１）を開閉する。高いレベルのディジタ
ルクロックを受けてＮ−ＭＯＳトランジスターが導通
し、出力電圧に図２（Ｂ）と同じく電圧レベルの変化が
与えられることにより階段波形態の出力電圧が作られ
る。即ち、ディジタルクロック（１〜５）が（１、０、
０、０、０）、（０、１、０、０、０）、（０、０、
１、０、０）、（０、０、０、１、０）、（０、０、
０、０、１）と同じ形態でＮ−ＭＯＳトランジスター
（１０７〜１１１）のゲートに入力されるので、出力端
子（１１２）に階段波が出力される。
【０００４】
【発明が解決しようとする課題】ところが上記のような
従来の階段波発生回路においては、電源（ＶＤＤ）が抵
抗（１０１〜１０６）を通じて印加される。このため、
抵抗（１０１〜１０６）の抵抗値を加工するとき正確に
抵抗値を規定するのが難かしいだけでなく、又Ｎ−ＭＯ
Ｓトランジスター（１０７〜１１１）のサイズを一定す
るように設計するのが困難である。従って、コントロー
ルゲート端子に少しでも遅れて入ってくる信号があれ
ば、出力は非正常的に動作して完全な階段波を実現する
ことができない欠点があった。
従来の階段波発生回路においては、電源（ＶＤＤ）が抵
抗（１０１〜１０６）を通じて印加される。このため、
抵抗（１０１〜１０６）の抵抗値を加工するとき正確に
抵抗値を規定するのが難かしいだけでなく、又Ｎ−ＭＯ
Ｓトランジスター（１０７〜１１１）のサイズを一定す
るように設計するのが困難である。従って、コントロー
ルゲート端子に少しでも遅れて入ってくる信号があれ
ば、出力は非正常的に動作して完全な階段波を実現する
ことができない欠点があった。
【０００５】本発明の目的は、このような欠点を解決す
るために電流ミラーを利用して確実な階段波を出力する
ことである。
るために電流ミラーを利用して確実な階段波を出力する
ことである。
【０００６】
【実施例】本発明を添付図面を参照して以下に詳細に説
明する。先ず図３（Ａ）はＰ−ＭＯＳトランジスター
（１２１〜１２３）で構成したＰ型電流ミラー（１２
４）を示したものであり、図３（Ｂ）はＮ−ＭＯＳトラ
ンジスター（１３１〜１３３）で構成したＮ型電流ミラ
ー（１３４）を示したものである。即ち、図３（Ａ）は
Ｐ型電流ミラー（１２４）であるので入力端子（１２
５）にはディジタル信号「０」又は「１」のみが入力さ
れる。このとき入力が「１」であれば出力端子（１２
６）には電流が流れず、入力が「０」であれば出力端子
（１２６）に電流（ＩＯ）が流れる。そして図３（Ｂ）
はＮ型電流ミラー（１３４）であるので、入力端子（１
３５）にはやはりディジタル信号「０」又は「１」のみ
が入力される。このとき入力が「０」であれば出力端子
（１３６）には電流が流れず、入力が「１」であれば出
力端子（１３６）には電流（ＩＯ）が流れる。
明する。先ず図３（Ａ）はＰ−ＭＯＳトランジスター
（１２１〜１２３）で構成したＰ型電流ミラー（１２
４）を示したものであり、図３（Ｂ）はＮ−ＭＯＳトラ
ンジスター（１３１〜１３３）で構成したＮ型電流ミラ
ー（１３４）を示したものである。即ち、図３（Ａ）は
Ｐ型電流ミラー（１２４）であるので入力端子（１２
５）にはディジタル信号「０」又は「１」のみが入力さ
れる。このとき入力が「１」であれば出力端子（１２
６）には電流が流れず、入力が「０」であれば出力端子
（１２６）に電流（ＩＯ）が流れる。そして図３（Ｂ）
はＮ型電流ミラー（１３４）であるので、入力端子（１
３５）にはやはりディジタル信号「０」又は「１」のみ
が入力される。このとき入力が「０」であれば出力端子
（１３６）には電流が流れず、入力が「１」であれば出
力端子（１３６）には電流（ＩＯ）が流れる。
【０００７】図４は本発明による回路に入力されるディ
ジタルクロック信号である。図５は本発明の階段波発生
回路図である。その構成を見ると、図４に示されたディ
ジタルクロック信号（Ｑ１〜Ｑ６）がインバータ（２０
７〜２１２）をそれぞれ経て同一の構成を有する電流ミ
ラースイッチング部（１０〜６０）に印加される。この
電流ミラースイッチング部（１０〜６０）の出力は、コ
ントロール信号（Ａ〜Ｆ）が各ゲートに入力されるＮ−
ＭＯＳトランジスター（２１３〜２１８）を経て静電流
源（２２０）、抵抗（２２１）、及びバッファ（２２
２）の「＋」入力端子に各々連結されている。このバッ
ファ（２２２）の「−」入力端子と出力端子（２２３）
とが連結されている。又静電圧源（２１９）の電圧（２
２４）は、電源（ＶＤＤ）が印加される静電流源（２２
０）に連結されている。
ジタルクロック信号である。図５は本発明の階段波発生
回路図である。その構成を見ると、図４に示されたディ
ジタルクロック信号（Ｑ１〜Ｑ６）がインバータ（２０
７〜２１２）をそれぞれ経て同一の構成を有する電流ミ
ラースイッチング部（１０〜６０）に印加される。この
電流ミラースイッチング部（１０〜６０）の出力は、コ
ントロール信号（Ａ〜Ｆ）が各ゲートに入力されるＮ−
ＭＯＳトランジスター（２１３〜２１８）を経て静電流
源（２２０）、抵抗（２２１）、及びバッファ（２２
２）の「＋」入力端子に各々連結されている。このバッ
ファ（２２２）の「−」入力端子と出力端子（２２３）
とが連結されている。又静電圧源（２１９）の電圧（２
２４）は、電源（ＶＤＤ）が印加される静電流源（２２
０）に連結されている。
【０００８】ここで電流ミラースイッチング部（１０〜
６０）の構成を詳細に説明すれば、Ｐ型電流ミラー（１
２４）とＮ型電流ミラー（１３４）をインバータ（１４
１）で連結して構成したものである。即ち、入力（１４
２）がＰ−ＭＯＳトランジスター（１４０）とＮ−ＭＯ
Ｓトランジスター（１３９）の接続点に連結されると同
時に、インバータ（１４１）を経てＮ−ＭＯＳトランジ
スター（１３９）とＰ−ＭＯＳトランジスター（１４
０）のゲートに連結されている。Ｎ−ＭＯＳトランジス
ター（１３９）はＰ型電流ミラー（１２４）と連結し、
Ｐ−ＭＯＳトランジスター（１４０）はＮ型電流ミラー
（１３４）と連結され、Ｐ型電流ミラー（１２４）とＮ
型電流ミラー（１３４）の出力は共に出力端子（１４
３）に連結される。
６０）の構成を詳細に説明すれば、Ｐ型電流ミラー（１
２４）とＮ型電流ミラー（１３４）をインバータ（１４
１）で連結して構成したものである。即ち、入力（１４
２）がＰ−ＭＯＳトランジスター（１４０）とＮ−ＭＯ
Ｓトランジスター（１３９）の接続点に連結されると同
時に、インバータ（１４１）を経てＮ−ＭＯＳトランジ
スター（１３９）とＰ−ＭＯＳトランジスター（１４
０）のゲートに連結されている。Ｎ−ＭＯＳトランジス
ター（１３９）はＰ型電流ミラー（１２４）と連結し、
Ｐ−ＭＯＳトランジスター（１４０）はＮ型電流ミラー
（１３４）と連結され、Ｐ型電流ミラー（１２４）とＮ
型電流ミラー（１３４）の出力は共に出力端子（１４
３）に連結される。
【０００９】上記のように構成された電流ミラースイッ
チング部（１０〜６０）は入力（１４２）が「１」にな
れば、その入力はインバータ（１４１）を経て「０」に
なってＮ−ＭＯＳトランジスター（１３９）とＰ−ＭＯ
Ｓトランジスター（１４０）のゲートに印加される。従
って、Ｐ−ＭＯＳトランジスター（１４０）は導通し、
Ｎ−ＭＯＳトランジスター（１３９）は▲遮▼断されて
Ｎ型電流ミラー（１３４）が動作して出力端子（１４
３）には電流ＩＯが流れるようになる。入力（１４２）
が「０」になれば、その入力はインバータ（１４１）を
通じて「１」となってＮ−ＭＯＳトランジスター（１３
９）とＰ−ＭＯＳトランジスター（１４０）のゲートに
印加される。従って、Ｎ−ＭＯＳトランジスター（１３
９）は導通し、Ｐ−ＭＯＳトランジスター（１４０）は
▲遮▼断されてＰ型電流ミラー（１２４）が動作して出
力端子（１４３）には電流ＩＯが流れるようになる。
チング部（１０〜６０）は入力（１４２）が「１」にな
れば、その入力はインバータ（１４１）を経て「０」に
なってＮ−ＭＯＳトランジスター（１３９）とＰ−ＭＯ
Ｓトランジスター（１４０）のゲートに印加される。従
って、Ｐ−ＭＯＳトランジスター（１４０）は導通し、
Ｎ−ＭＯＳトランジスター（１３９）は▲遮▼断されて
Ｎ型電流ミラー（１３４）が動作して出力端子（１４
３）には電流ＩＯが流れるようになる。入力（１４２）
が「０」になれば、その入力はインバータ（１４１）を
通じて「１」となってＮ−ＭＯＳトランジスター（１３
９）とＰ−ＭＯＳトランジスター（１４０）のゲートに
印加される。従って、Ｎ−ＭＯＳトランジスター（１３
９）は導通し、Ｐ−ＭＯＳトランジスター（１４０）は
▲遮▼断されてＰ型電流ミラー（１２４）が動作して出
力端子（１４３）には電流ＩＯが流れるようになる。
【００１０】次に静電圧源回路（２１９）の構成を詳細
に説明する。電源（ＶＤＤ）は、ゲート同志が接続され
たＰ−ＭＯＳトランジスター（２５１、２５２）の一方
と連結され、Ｐ−ＭＯＳトランジスター（２５１、２５
２）のゲート接続点は、Ｐ−ＭＯＳトランジスター（２
５１）とＮ−ＭＯＳトランジスター（２５３）の接続点
に連結されている。Ｎ−ＭＯＳトランジスター（２５
３）のゲートはＮ−ＭＯＳトランジスター（２５４）の
ゲートとＮ−ＭＯＳトランジスター（２５４、２５５）
の接続点とに連結されている。Ｎ−ＭＯＳトランジスタ
ー（２５５、２５６）のゲートは、各々接続されて、ま
たＮ−ＭＯＳトランジスター（２５５）と連結されると
同時に、Ｐ−ＭＯＳトランジスター（２５２）とＮ−Ｍ
ＯＳトランジスター（２５６）の接続点とに接続されて
いる。更に、このゲートは、Ｐ−ＭＯＳトランジスター
（２５７）の一方の端子に連結される。このＰ−ＭＯＳ
トランジスタ（２５７）は、出力端子（２２４）に接続
され、そのゲートにはリセット信号（ＲＳＴ）の反転さ
れた信号（ＲＳＴ）が印加されている。そして、上記の
静電圧源回路でリセットする間には出力端子（２２４）
に電源電圧（ＶＤＤ）が掛るようになり、リセットが解
除されると出力端子（２２４）には一定の電圧が掛るよ
うになる。
に説明する。電源（ＶＤＤ）は、ゲート同志が接続され
たＰ−ＭＯＳトランジスター（２５１、２５２）の一方
と連結され、Ｐ−ＭＯＳトランジスター（２５１、２５
２）のゲート接続点は、Ｐ−ＭＯＳトランジスター（２
５１）とＮ−ＭＯＳトランジスター（２５３）の接続点
に連結されている。Ｎ−ＭＯＳトランジスター（２５
３）のゲートはＮ−ＭＯＳトランジスター（２５４）の
ゲートとＮ−ＭＯＳトランジスター（２５４、２５５）
の接続点とに連結されている。Ｎ−ＭＯＳトランジスタ
ー（２５５、２５６）のゲートは、各々接続されて、ま
たＮ−ＭＯＳトランジスター（２５５）と連結されると
同時に、Ｐ−ＭＯＳトランジスター（２５２）とＮ−Ｍ
ＯＳトランジスター（２５６）の接続点とに接続されて
いる。更に、このゲートは、Ｐ−ＭＯＳトランジスター
（２５７）の一方の端子に連結される。このＰ−ＭＯＳ
トランジスタ（２５７）は、出力端子（２２４）に接続
され、そのゲートにはリセット信号（ＲＳＴ）の反転さ
れた信号（ＲＳＴ）が印加されている。そして、上記の
静電圧源回路でリセットする間には出力端子（２２４）
に電源電圧（ＶＤＤ）が掛るようになり、リセットが解
除されると出力端子（２２４）には一定の電圧が掛るよ
うになる。
【００１１】図５の本発明の回路のコントロール信号
（Ａ〜Ｆ）を発生する回路を図６に示す。即ち、伝達ゲ
ート（３０７、３０８）は図４に図示されたクロック信
号（ＣＫ２６）により選択されて、クロック信号（ＣＫ
２）を選択出力してＯＲゲート（３１６〜３２１）の一
方の入力に印加する。ＯＲゲート（３１６）の他方の入
力端子には図４のディジタル信号（Ｑ１）が印加され、
ＯＲゲート（３１７〜３２１）の他方の入力端子にはＯ
Ｒゲート（３１１〜３１５）の出力が各々印加される。
ＯＲゲート（３１１〜３１５）の各一方の入力端子には
図４のディジタル信号（Ｑ２〜Ｑ６）がそれぞれ印加さ
れ他方の入力端子には図４のディジタル信 −ト（３１６〜３２１）の出力端子からコントロール信
号（Ａ〜Ｆ）が出力される。
（Ａ〜Ｆ）を発生する回路を図６に示す。即ち、伝達ゲ
ート（３０７、３０８）は図４に図示されたクロック信
号（ＣＫ２６）により選択されて、クロック信号（ＣＫ
２）を選択出力してＯＲゲート（３１６〜３２１）の一
方の入力に印加する。ＯＲゲート（３１６）の他方の入
力端子には図４のディジタル信号（Ｑ１）が印加され、
ＯＲゲート（３１７〜３２１）の他方の入力端子にはＯ
Ｒゲート（３１１〜３１５）の出力が各々印加される。
ＯＲゲート（３１１〜３１５）の各一方の入力端子には
図４のディジタル信号（Ｑ２〜Ｑ６）がそれぞれ印加さ
れ他方の入力端子には図４のディジタル信 −ト（３１６〜３２１）の出力端子からコントロール信
号（Ａ〜Ｆ）が出力される。
【００１２】上記回路の出力信号（Ａ〜Ｆ）は、図５の
本発明の回路のＮ−ＭＯＳトランジスター（２１３〜２
１８）のコントロール信号になる。クロック信号（ＣＫ
２６）が「０」であるときは、図４に示されたクロック
信号（ＣＫ２）とディジタル信号（Ｑ１〜Ｑ６）の組合
せで出力信号（Ａ〜Ｆ）が決定され、さらに図５のＮ−
ＭＯＳトランジスター（２１３〜２１８）の開閉が決定
される。クロック信号（ＣＫ２）が「１」であるときに
は、クロック信号（ＣＫ２）の反転信号とディジタル信
号（Ｑ１〜Ｑ６）の組合せで出力信号（Ａ〜Ｆ）が決定
され、更に図５のＮ−ＭＯＳトランジスター（２１３〜
２１８）の開閉が決定される。
本発明の回路のＮ−ＭＯＳトランジスター（２１３〜２
１８）のコントロール信号になる。クロック信号（ＣＫ
２６）が「０」であるときは、図４に示されたクロック
信号（ＣＫ２）とディジタル信号（Ｑ１〜Ｑ６）の組合
せで出力信号（Ａ〜Ｆ）が決定され、さらに図５のＮ−
ＭＯＳトランジスター（２１３〜２１８）の開閉が決定
される。クロック信号（ＣＫ２）が「１」であるときに
は、クロック信号（ＣＫ２）の反転信号とディジタル信
号（Ｑ１〜Ｑ６）の組合せで出力信号（Ａ〜Ｆ）が決定
され、更に図５のＮ−ＭＯＳトランジスター（２１３〜
２１８）の開閉が決定される。
【００１３】上記の説明を参照して、図５に示された本
発明の階段波回路の動作状態を説明する。リセット状態
では、静電圧源（２１９）から出力される静電圧（２２
４）は電源電圧（ＶＤＤ）となって、静電流源（２２
０）からの一定電流（ＩＣ）は流れなくなる。リセット
信号が解除されると、静電圧（２２４）には一定の電圧
がかかるようになり、この電圧によって静電流源（２２
０）に一定の静電流（ＩＣ）が流れるようになる。この
ときディジタル入力クロック（Ｑ１〜Ｑ６）とコントロ
ール信号（Ａ〜Ｆ）によって、ＩＭの電流（Ｎ−ＭＯＳ
トランジスター（２１３〜２１８）の出力端子に流れる
電流）が−６│ＩＯＮ│〜６│ＩＯＮ│（又は−６│Ｉ
ＯＰ│〜６│ＩＯＰ│）間で変るようになる。（このと
き│ＩＯＰ│＝│ＩＯＮ│である）
発明の階段波回路の動作状態を説明する。リセット状態
では、静電圧源（２１９）から出力される静電圧（２２
４）は電源電圧（ＶＤＤ）となって、静電流源（２２
０）からの一定電流（ＩＣ）は流れなくなる。リセット
信号が解除されると、静電圧（２２４）には一定の電圧
がかかるようになり、この電圧によって静電流源（２２
０）に一定の静電流（ＩＣ）が流れるようになる。この
ときディジタル入力クロック（Ｑ１〜Ｑ６）とコントロ
ール信号（Ａ〜Ｆ）によって、ＩＭの電流（Ｎ−ＭＯＳ
トランジスター（２１３〜２１８）の出力端子に流れる
電流）が−６│ＩＯＮ│〜６│ＩＯＮ│（又は−６│Ｉ
ＯＰ│〜６│ＩＯＰ│）間で変るようになる。（このと
き│ＩＯＰ│＝│ＩＯＮ│である）
【００１４】静電流源の電流（ＩＣ）がＩＭ（ｍａｘ）
より大きくなるように、即ちＩＣ＞ＩＭ（ｍａｘ）の関
係が成立するように電流ミラースイッチング部（１０〜
６０）のＮ型、Ｐ型電流ミラー（１３４、１２４）のト
ランジスターと静電流源トランジスターの大きさを調整
すれば、抵抗（２２１）を通じて流れる電流（Ｉ２２
１）の大きさによって電圧（Ｖ２２１）．（バッファ
（２２２）の「＋」入力端子電圧）の大きさが変るよう
になる。Ｖ２２１の電圧レベルはバッファ（２２２）を
経て出力端子（２２３）に出力され、ＶＯ電圧が現れる
ようになる。この出力電圧（ＶＯ）は、図７に示された
ものと同じく階段的にレベルが上昇し又は下降するよう
になる。この上昇電圧の大きさの調整は、図３（Ａ）
（Ｂ）に示されたＰ型、Ｎ型電流ミラーのトランジスタ
ーの大きさを調節することによって達成することができ
る。
より大きくなるように、即ちＩＣ＞ＩＭ（ｍａｘ）の関
係が成立するように電流ミラースイッチング部（１０〜
６０）のＮ型、Ｐ型電流ミラー（１３４、１２４）のト
ランジスターと静電流源トランジスターの大きさを調整
すれば、抵抗（２２１）を通じて流れる電流（Ｉ２２
１）の大きさによって電圧（Ｖ２２１）．（バッファ
（２２２）の「＋」入力端子電圧）の大きさが変るよう
になる。Ｖ２２１の電圧レベルはバッファ（２２２）を
経て出力端子（２２３）に出力され、ＶＯ電圧が現れる
ようになる。この出力電圧（ＶＯ）は、図７に示された
ものと同じく階段的にレベルが上昇し又は下降するよう
になる。この上昇電圧の大きさの調整は、図３（Ａ）
（Ｂ）に示されたＰ型、Ｎ型電流ミラーのトランジスタ
ーの大きさを調節することによって達成することができ
る。
【００１５】図７はＰ型、Ｎ型電流ミラーのトランジス
ターの大きさを同じくした場合、ディジタル入力クロッ
クと本発明の階段波出力（ＶＯ）との関係を示すタイミ
ング図である。
ターの大きさを同じくした場合、ディジタル入力クロッ
クと本発明の階段波出力（ＶＯ）との関係を示すタイミ
ング図である。
【００１６】図８は本発明の階段波発生回路の他の実施
例である。図９に示された入力デー −（５１１〜５１４）の出力端子を共通接続して、この
接続点（５１５）を抵抗（５１６）に連結すると同時
に、Ｎ−ＭＯＳトランジスター（５１７）を通じてバッ
ファ（５３０）の入力端子に接続する。図９の入力デー
タ発生回路からの出力データ（Ｘ１〜Ｘ４）をＮ型ミラ
ー（５２１〜５２４）にそれぞれ印加する。このＮ型ミ
ラー（５２１〜５２４）の出力端子を共通接続して、こ
の接続点（５２５）を抵抗（５２６）に連結すると同時
に、Ｎ−ＭＯＳトランジスター（５２７）を通じてバッ
ファ（５３０）の入力端子に接続する。又、図９の出力
データ（Ｘ５）を直接Ｎ−ＭＯＳトランジスター（５１
７）のゲートと連結すると同時に、インバータ（５２
８）を通じてＮ−ＭＯＳトランジスター（５２７）のゲ
ートに連結する。そしてバッファ（５３０）の出力を出
力端子（５３１）に接続している。
例である。図９に示された入力デー −（５１１〜５１４）の出力端子を共通接続して、この
接続点（５１５）を抵抗（５１６）に連結すると同時
に、Ｎ−ＭＯＳトランジスター（５１７）を通じてバッ
ファ（５３０）の入力端子に接続する。図９の入力デー
タ発生回路からの出力データ（Ｘ１〜Ｘ４）をＮ型ミラ
ー（５２１〜５２４）にそれぞれ印加する。このＮ型ミ
ラー（５２１〜５２４）の出力端子を共通接続して、こ
の接続点（５２５）を抵抗（５２６）に連結すると同時
に、Ｎ−ＭＯＳトランジスター（５２７）を通じてバッ
ファ（５３０）の入力端子に接続する。又、図９の出力
データ（Ｘ５）を直接Ｎ−ＭＯＳトランジスター（５１
７）のゲートと連結すると同時に、インバータ（５２
８）を通じてＮ−ＭＯＳトランジスター（５２７）のゲ
ートに連結する。そしてバッファ（５３０）の出力を出
力端子（５３１）に接続している。
【００１７】図９には、Ｄ型フリップフロップ（６０１
〜６０５）が直列に接続されている 入力として受けて階段波発生回路の入力データを発生す
るデータ選択部（６３１）とが示されている。 択部（６３１）の入力データに使用されるが、このとき
このデータ選択部（６３１）はクロック信号（ＣＫ８）
の制御によって伝送ゲート（６１１〜６１８）がインバ
ータ（６２０〜６２８）を通じて階段波発生回路の入力
データ（Ｘ１〜Ｘ５）を出力するようにされている。即
ち、直列に接続したフリップフロップ（６ ）が直接インバータ（６２４）を通じてデータ（Ｘ３）
として出力されるようにする。残りは、８分周されたク
ロックパルス（ＣＫ８）が直接又はインバータ（６１
９）を通じてゲートに印加される伝送ゲート（６１１、
６１２）、（６１３、６１４）、（６１５、６１６）、
（６１７、６１８）をそれぞれ通じて、データ（Ｘ１、
Ｘ２、Ｘ４、Ｘ５）として出力される。
〜６０５）が直列に接続されている 入力として受けて階段波発生回路の入力データを発生す
るデータ選択部（６３１）とが示されている。 択部（６３１）の入力データに使用されるが、このとき
このデータ選択部（６３１）はクロック信号（ＣＫ８）
の制御によって伝送ゲート（６１１〜６１８）がインバ
ータ（６２０〜６２８）を通じて階段波発生回路の入力
データ（Ｘ１〜Ｘ５）を出力するようにされている。即
ち、直列に接続したフリップフロップ（６ ）が直接インバータ（６２４）を通じてデータ（Ｘ３）
として出力されるようにする。残りは、８分周されたク
ロックパルス（ＣＫ８）が直接又はインバータ（６１
９）を通じてゲートに印加される伝送ゲート（６１１、
６１２）、（６１３、６１４）、（６１５、６１６）、
（６１７、６１８）をそれぞれ通じて、データ（Ｘ１、
Ｘ２、Ｘ４、Ｘ５）として出力される。
【００１８】この回路の動作状態及び作用効果を説明す
れば次の通りである。先ず図９の入力データ発生回路で
は８分周されたクロック信号（ＣＫ８）により電送ゲー
ト（６１１〜６１８）が制御されるので、これによって
階段波発生回路の入力データが選択されて出力される。
即ち、クロック信号（ＣＫ８）が「０」であるとき、 ータとなる。このデータを図１１（Ａ）〜（Ｅ）に示
す。
れば次の通りである。先ず図９の入力データ発生回路で
は８分周されたクロック信号（ＣＫ８）により電送ゲー
ト（６１１〜６１８）が制御されるので、これによって
階段波発生回路の入力データが選択されて出力される。
即ち、クロック信号（ＣＫ８）が「０」であるとき、 ータとなる。このデータを図１１（Ａ）〜（Ｅ）に示
す。
【００１９】又、上記の通り出力されるデータ（Ｘ１〜
Ｘ４）は図８と同じくＮ型電流ミラー（５２１〜５２
４）を通じてＮ−ＭＯＳトランジスター（５２７）のド
レイン ４）を通じてＮ−ＭＯＳトランジスター（５１７）のド
レインに印加される。入力データ（Ｘ５）が「０」であ
る初めの４段階では、Ｎ−ＭＯＳトランジスター（５１
７）、（５２７）がそれぞれ「オフ」「オン」され、こ
れによって入力データ（Ｘ１〜Ｘ４）の変化により上記
Ｎ型電流ミラー（５２１〜５２４）の出力電流が制御さ
れるので接続点（５２５）の電位（ＶＮ）が変化する。
Ｘ４）は図８と同じくＮ型電流ミラー（５２１〜５２
４）を通じてＮ−ＭＯＳトランジスター（５２７）のド
レイン ４）を通じてＮ−ＭＯＳトランジスター（５１７）のド
レインに印加される。入力データ（Ｘ５）が「０」であ
る初めの４段階では、Ｎ−ＭＯＳトランジスター（５１
７）、（５２７）がそれぞれ「オフ」「オン」され、こ
れによって入力データ（Ｘ１〜Ｘ４）の変化により上記
Ｎ型電流ミラー（５２１〜５２４）の出力電流が制御さ
れるので接続点（５２５）の電位（ＶＮ）が変化する。
【００２０】これとは反対に上記入力データ（Ｘ５）が
「１」である間では、上記Ｎ−ＭＯＳトランジスター
（５１７、５２７）がそれぞれ「オン」、「オフ」され
これに ５１４）の出力電流が制御されるので接続点（５１５）
の電位（ＶＰ）が変化する。このように、入力データ
（Ｘ５）が「０」であるときは変化する接続点（５２
５）の電位（ＶＮ）がバッファ（５３０）を通じて出力
され、「１」であるときは変化する接続点（５１５）の
電位（ＶＰ）がバッファ（５３０）を通じて出力され
る。従って、図１１に示す階段波を得ることができる。
「１」である間では、上記Ｎ−ＭＯＳトランジスター
（５１７、５２７）がそれぞれ「オン」、「オフ」され
これに ５１４）の出力電流が制御されるので接続点（５１５）
の電位（ＶＰ）が変化する。このように、入力データ
（Ｘ５）が「０」であるときは変化する接続点（５２
５）の電位（ＶＮ）がバッファ（５３０）を通じて出力
され、「１」であるときは変化する接続点（５１５）の
電位（ＶＰ）がバッファ（５３０）を通じて出力され
る。従って、図１１に示す階段波を得ることができる。
【００２１】
【発明の効果】本発明には、ディジタル信号で電流ミラ
ーの出力電流を変化させるので正確な階段波を作ること
ができる効果がある。又、正弦波に近い階段波を作るこ
とができるのでディジタル／アナログ変換器にも使用す
ることができる効果もある。
ーの出力電流を変化させるので正確な階段波を作ること
ができる効果がある。又、正弦波に近い階段波を作るこ
とができるのでディジタル／アナログ変換器にも使用す
ることができる効果もある。
【図１】従来の階段波発生回路図である。
【図２】従来の回路でのディジタル入力クロック波形に
よる出力電圧波形図である。
よる出力電圧波形図である。
【図３】（Ａ）はＰ型電流ミラーの構成図であり、
（Ｂ）はＮ型電流ミラーの構成図である。
（Ｂ）はＮ型電流ミラーの構成図である。
【図４】本発明によるディジタル入力信号波形図であ
る。
る。
【図５】本発明による階段波発生回路図である。
【図６】図５の回路のコントロール信号発生回路図であ
る。
る。
【図７】図５の回路のディジタル入力波形による出力電
圧波形図である。
圧波形図である。
【図８】本発明による階段波発生回路の他の実施例を示
す回路図である。
す回路図である。
【図９】図８の回路による入力データ発生回路図であ
る。
る。
【図１０】図９のカウンタ部出力波形図である。
【図１１】図８及び図９の出力波形図である。
１２１〜１２３、１４０、２５１、２５２、２５７ Ｐ
−ＭＯＳトランジスター、 １３１〜１３３、１３９、２５３〜２５６、２１３〜２
１８、５１７、５２７Ｎ−ＭＯＳトランジスター、 １２４、５１１〜５１４ Ｐ型電流ミラー、 １２５、５２１〜５２４ Ｎ型電流ミラー、 １４１、２０７〜２１２、６１９〜６２８、５２８、３
０９、３１０ インバータ、 ３１１〜３２１ ＯＲゲート、 １０〜６０ 電流ミラースイッチング部、 ２１９ 静電圧源、 ２２０ 静電流源、 ２２２、５３０ バッファ、 ２２１、５１６、５２６ 抵抗、 ３０７、３０８、６１１〜６１８ 伝達ゲート、 ６０１〜６０５ Ｄフリップフロップ、 ６３０ カウンタ部、 ６３１ データ選択部。
−ＭＯＳトランジスター、 １３１〜１３３、１３９、２５３〜２５６、２１３〜２
１８、５１７、５２７Ｎ−ＭＯＳトランジスター、 １２４、５１１〜５１４ Ｐ型電流ミラー、 １２５、５２１〜５２４ Ｎ型電流ミラー、 １４１、２０７〜２１２、６１９〜６２８、５２８、３
０９、３１０ インバータ、 ３１１〜３２１ ＯＲゲート、 １０〜６０ 電流ミラースイッチング部、 ２１９ 静電圧源、 ２２０ 静電流源、 ２２２、５３０ バッファ、 ２２１、５１６、５２６ 抵抗、 ３０７、３０８、６１１〜６１８ 伝達ゲート、 ６０１〜６０５ Ｄフリップフロップ、 ６３０ カウンタ部、 ６３１ データ選択部。
Claims (6)
- 【請求項１】 一定の電流を供給する電流源と、 この電流源に接続された抵抗と、 所定のデジタル入力電圧に応答して、所定の電流を出力
する複数の電流ミラースイッチング部と、 一方がこの複数の電流ミラースイッチング部の出力に接
続され、他方が前記電流源と前記抵抗との接続点に接続
された複数のスイッチング手段と、 前記複数の電流ミラースイッチング部の入力に接続さ
れ、前記スイッチング手段をコントロールするコントロ
ール信号を発生するコントロール信号発生手段と、を備
え、それぞれが所定の周期を有する複数のデジタル信号
を、前記複数の電流ミラースイッチング部及び前記コン
トロール信号発生手段に与えたとき、所定の前記スイッ
チング手段が動作して前記電流ミラースイッチング部か
ら所定の電流が前記抵抗に流れ、そして前記電流源から
所定の電流が前記抵抗に流れて所定の電圧を発生し、こ
れによって階段波を発生することを特徴とする階段波発
生回路。 - 【請求項２】 前記電流ミラースイッチング部がＰ型電
流ミラー及びＮ型電流ミラーを含み、デジタル入力電圧
に応答して前記Ｐ型電流ミラー及びＮ型電流ミラーのう
ちのいずれかが動作することを特徴とする請求項１記載
の階段波発生回路。 - 【請求項３】 前記電流源に接続された電圧源がさらに
設けられており、所定のレベルのリセット信号が前記電
圧源に与えられたとき、前記電流源が動作さずに一定の
電流が供給されないことを特徴とする請求項１又は２記
載の階段波発生回路。 - 【請求項４】 入力される複数の第１デジタルデータ信
号を選択して所定の第２デジタルデータ信号を出力する
データ選択部と、 それぞれの入力がこのデータ選択部に接続され、それぞ
れの出力が相互に接続され、そしてそれらの出力が一の
抵抗を介して一の電源に接続された複数のＰ型電流ミラ
ーと、 それぞれの入力がこのデータ選択部に接続され、それぞ
れの出力が相互に接続され、そしてそれらの出力が他の
抵抗を介して他の電源に接続された複数のＮ型電流ミラ
ーと、 前記データ選択部からの信号に応答して、前記Ｐ型電流
ミラーか又は前記Ｎ型電流ミラーのいずれかの出力をス
イッチングして出力するスイッチング手段と、を備え、
前記第１の複数のデジタルデータ信号が前記データ選択
部に入力されたとき、前記Ｐ型電流ミラーに流れる電流
により前記一の抵抗に一の電圧を発生し、そして前記Ｎ
型電流ミラーに流れる電流により他の抵抗に他の電圧を
発生し、前記スイッチング手段により前記一の電圧か又
は他の電圧を出力し、これによって階段波を発生するこ
とを特徴とする階段波発生回路。 - 【請求項５】 前記第１の複数のデジタルデータ信号が
位相の異なる同一の周期を有する信号であることを特徴
とする請求項４記載の階段波発生回路。 - 【請求項６】 前記第１の複数のデジタルデータ信号が
複数のフリップフロップを用いてクロック信号から生成
されることを特徴とする請求項４又は５記載の階段波発
生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR900003214 | 1990-03-10 | ||
| KR3214/1990 | 1990-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595259A JPH0595259A (ja) | 1993-04-16 |
| JP2564431B2 true JP2564431B2 (ja) | 1996-12-18 |
Family
ID=19296867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3098390A Expired - Lifetime JP2564431B2 (ja) | 1990-03-10 | 1991-02-01 | 階段波発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5166540A (ja) |
| JP (1) | JP2564431B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5334881A (en) * | 1992-03-19 | 1994-08-02 | The United States Of America As Represented By The Secretary Of The Navy | High isolation electronic switch |
| JP2853115B2 (ja) * | 1992-09-11 | 1999-02-03 | 株式会社鷹山 | 信号統合回路 |
| US5598095A (en) * | 1995-03-08 | 1997-01-28 | Alliance Semiconductor Corporation | Switchable current source for digital-to-analog converter (DAC) |
| EP2313975A2 (en) * | 2008-08-07 | 2011-04-27 | Nxp B.V. | Signal generation method and apparatus and test method and system using the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3571577A (en) * | 1967-01-25 | 1971-03-23 | Nippon Columbia | Numerical display system |
| DE3050495T1 (ja) * | 1980-07-31 | 1982-02-18 | ||
| JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
-
1990
- 1990-12-12 US US07/626,208 patent/US5166540A/en not_active Expired - Lifetime
-
1991
- 1991-02-01 JP JP3098390A patent/JP2564431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5166540A (en) | 1992-11-24 |
| JPH0595259A (ja) | 1993-04-16 |
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