KR0134889Y1 - 2-상 클럭신호 발생회로 - Google Patents

Abstract

본 고안은 인버터 체인에서 인버터의 개수를 조정하여 지연값을 설정하지 않고 전압을 조정하여 지연값을 설정하여 줌으로써, 서로 겹치지 않는 2-상 클록신호를 발생할 수 있는 2-상 클록신호발생회로에 관한 것으로, 이를 위한 본 고안은 클록신호를 입력하여 서로 중첩되지 않고 서로 다른 위상을 갖는 2-상 클력신호는 발생하기 위하여, 지연회로부를 갖는 2-상 클록신호발생회로 있어서, 상기 지연회로는, 적어도 하나의 CMOS 인버터 ; 상기 CMOS 인버터의 풀업트랜지스터와 공급전원단간에 채널이 접속된 모스트랜지스터 ; 및 상기 모스트랜지스터의 게이트전압을 발생하며, 상기 모스트랜지스터의 채널을 통해 흐르는 전류흐름을 제어하기 위하여 상기 게이트전압을 조절 가능하도록 가변저항을 갖는 전압분배기를 포함하는 것을 특징으로 한다.

Description

2-상 클록신호발생회로

제1도는 종래의 입력클럭신호와 입력클럭신호에 대한 비중첩 2-상 클력신호의 파형도.

제2도는 종래의 -상 클록신호발생회로.

제3도는 전압조정을 이용한 지연회를 채택한 본 고안의 2-상 클럭신호 발생 회로도.

제4도는 본 고안의 일실시예에 따른 전압조정을 이용한 지연회로의 상세 회로도.

제5도는 제4도의 지연회로에 있어서, 모스트랜지스터(N1)의 전압에 따른 노드(NP1)의 전압 파형도.

제6도는 제4도의 지연회로에 있어서, 입력전압이 하이상태에서 로우상태로 변환될 때의 게이트전압에 대한 각 노드별 출력 파형도.

제7도는 본 고안의 2-상 클록신호발생회로에서 출력되는 비중첩 2-상 클럭신호의 파형도.

제8도는 본 고안의 다른 실시예에 따른 전압조정을 이용한 지연회로의 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명

I1-I5 : 인버터 NA1, NA2 : 낸드게이트

IC1, IC2 : 인버터 체인

21, 22 : 전압조정을 이용한 지연회로

P1, P2 : P형 모스트랜지스터 N1 : N형 모스트랜지스터

R1, R4 : 가변저항 R2, R3 : 저항

본 고안은 2-상 클록신호발생회로에 관한 것으로, 특히 인버터의 개수가 아닌 전압을 조정하여 지연시간을 조절시켜 줌으로써 서로 겹치지 않는(non-overlap) 2-상 클록신호를 발생할 수 있는 2-상 클록신호발생회로에 관한 것이다.

서로 겹치지 않으며 위상이 반대인 2개의 클럭신호 즉, 비중첩 2-상 클럭신호는 아날로그/디지털 변환기 또는 디지털/아날로그 변환기 등과 같은 데이터 변환기, 디지털 신호처리기 등에 사용된다.

제1도는 입력클럭신호(CLOCK IN)와 이 입력클럭신호(CLOCK IN)에 대한 비중첩 2-상 클록신호(PHASE I, PHASE II)의 파형도를 도시한 것이다. 제1상이 클럭신호(PHASE I)와 제2상의 클럭신호(PHASE II)는 도면에 도시된 시간(td) 만큼의 위상차가 존재하는데, 이 위상차를 만들기 위해서는 인버터 체인(inverter chain)을 이용하여야 한다.

제2도는 종래의 비중첩 2-상 클럭신호를 발생회로도를 도시한 것이다.

제2도를 참조하면, 종래이 비중첩 2-상 클록신호는 입력클럭신호(CLOCK IN)가 인버터(I1)를 통해 낸드게이트(NA2)의 한 입력에 인가됨과 동시에 인버터(I1, I2)를 통해 낸드게이트(NA1)의 한 입력에 인가되며, 낸드게이트(NA1)의 출력은 2N개의 직렬연결된 인버터로 된 인버터 체인(IC1)을 통해 일정시간(td)동안 지연된 후 낸드게이트(NA2)의 다른 입력단에 인가되고, 낸드게이트(NA2)의 출력은 2N 개이 직렬연결된 인버터로 된 인버터 체인(IC2)을 통해 일정시간(td)동안 지연된 후 낸드게이트(NA1)의 다른 입력단에 인가되며, 낸드게이트(NA1), (NA2)의 출력은 각각의 인버터(I3), (I4)을 통해 제1상이 클럭신호(PHASE I)와 제2상이 클럭신호(PHASE II)로 각각 출력되도록 구성되었다.

상기와 같은 구성을 갖는 종래의 비중첩 2-상 클록신호발생회로는 입력클럭신호(CLOCK IN)를 입력하여 각각의 인버터 체인(IC1), (IC2)을 통해 일정시간동안 지연시킨 후 다시 낸드게이트(NA2), (NA1)로 피이드백시켜 줌으로써 제1도와 같은 위상을 갖는 비중첩 2-상 클럭신호(PHASE I, PHASE II)를 얻을 수 있었다.

이와 같이, 종래의 클록신호발생회로는 짝수개로 구성되는 인버터 체인(IC1), (IC2)을 시간간격(td)을 조절하기 위한 지연기로 사용하였는데, 이 인버터 체인을 지연기로 이용하는 경우에는 시간간격(td)이 커지면, 시간지연을 크게 하기 위하여 인버터 체인을 구성하는 인버터의 개수를 그만큼 증가시켜 주어야 하는 번거로움이 유발되는 문제점이 있었다.

또한, 각각의 인버터를 통해 입력클럭이 반전될 때 노이즈가 발생되늰데, 인버터 체인을 구성하는 인버터의 수가 증가함에 따라 노이즈가 증가하고, 이로 인해 회로의 잡음과 전력소모가 크게 증가하는 문제점이 있었다.

본 고안은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 인버터 체인에 의한 인버터 개수를 조정하여 지연값을 설정하는 것이 아니고 전압 조정에 의해 지연값을 설정해 주므로써, 다수개 직렬 연결된 인버터 체인에 의해 유발되는 노이즈 및 전력소모를 감소시킬 수 있는 2-상 클록신호발생회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 고안은, 클럭신호를 입력하여 서로 중첩되지 않고 서로 다른 위상을 갖는 2-상 클럭신호는 발생하기 위하여, 지연회로부를 갖는 2-상 클록신호발생회로에 있어서, 상기 지연회로부는, 풀업트랜지스터 및 풀다운트랜지스터로 이루어진 적어도 하나의 CMOS 인버터 ; 상기 CMOS 인버터이 폴업트랜지스터와 공급전원단 간에 채널이 접속된 모스트랜지스터 ; 및 상기 모스트랜지스터의 게이트 전압을 발생하며, 상기 모스트랜지스터의 채널을 통해 흐르는 전류흐름을 제어하기 위하여 상기 게이트 전압을 조절 가능하도록 가변저항을 갖는 전압분배기를 포함하는 것을 특징으로 한다.

또한 본 고안은, 클럭신호를 입력하여 서로 중첩되지 않고 서로 다른 위상을 갖는 2-상 클럭신호를 발생하기 위하여, 지연회로부를 갖는 2-상 클록신호발생회로에 있어서, 상기 지연회로부는, 풀업트랜지스터 및 풀다운트랜지스터로 인루어진 적어도 하나의 CMOS 인버터; 상기 CMOS 인버터이 풀다운트랜지스터와 접지전원단 간에 채널이 접속된 모스트랜지스터 ; 및 상기 모스트랜지스터의 게이트 전압을 발생하며, 상기 모스트랜지스터의 채널을 통해 흐르는 전류흐름을 제어하기 위하여 상기 게이트 전압을 조절 가능하도록 가변저항을 갖는 전압분배기를 포함하는 것을 특징으로 한다.

이하, 본 발명은 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

제3도는 지연회로를 블록 처리하여 2-상 클록신호발생회로를 도시한 것이다. 종래의 구성과 동일한 구성요소에 대해서는 동일한 도면부호를 인용하였다.

제3도를 참조하면, 본 고안의 2-상 클록신호발생회로는 제2도에 도시된 종래의 회로와 동일한 구성을 가지되, 시간지연을 조절하기 위한 지연기로서 종래이 인버터 체인 대신에 전압조정을 이용한 지연회로(21, 22)를 사용한다. 즉, 낸드게이트(NA1)의 출력단과 인버터(I3)의 입력단 사이에 그리고 낸드게이트(NA2)의 출력단과 인버터(I4)의 입력단 사이에 각각 전압조정을 이용한 지연회로(21, 22)가 연결 구성되는바, 이하에서 본 고안에 따른 전압조정을 이용한 지연회로(21, 22)를 상세히 설명한다.

제4도는 본 고안의 일실시예에 따른 전압조정을 이용한 지연회로(21 또는 22)의 상세 회로도를 도시한 것이다. 제4도를 참조하면, 본 고안의 일실시예에 따른 지연회로는 풀업트랜지스터(P2) 및 풀다운트랜지스터(N1)로 이루어진 적어도 하나의 CMOS 인버터와, 상기 CMOS 인버터이 풀업트랜지스터(P2)와 공급전원단(Vcc) 간에 채널이 접속된 피모스트랜지스터(P1), 및 상기 피모스트랜지스터(P1)의 게이트 전압(V_G)을 발생하며, 상기 피모스트랜지스터(P1)의 채널을 통해 흐르는 전류흐름을 제어하기 위하여 상기 게이트 전압(V_G)을 조절 가능하도록 가변저항(R1)을 갖는 전압분배기(410)로 이루어진다.

전압분배기(410)는 가변저항(R1)과 저항(R2)에 의해 분압된 전압을 피모스트랜지스터(P1)의 게이트전압(V_G)으로서 발생한다.

상기의 지연회로는 낸드게이트(NA1 또는 NA2)의 출력 즉, 입력신호(IN)가 하이에서 로우로 바뀔 대 피모스트랜지스터(P2)가 온되어 Vcc가 노드(NP2)로 전달된다. 이때 Vcc가 노드(NP2)로 전달되는 전류패스에 시간지연요소인 피모스트랜지스터(P1)가 형성되어 있으므로 피모스트랜지스터(P1)의 게이트전압(V_G)의 레벨을 조절하여 피모스트랜지스터(P1)에 흐르는 전류를 변화시킴으로써 노드(NP2)가 Vcc 만큼 올라가는데 소요되는 시간을 조절할 수 있다.

좀더 상세히 설명하면, 전원전압(Vcc)과 풀업트랜지스터(P2) 사이에 연결된 피모스트랜지스터(P1)의 게이트전압(V_G)으로 가변저항(R1)과 분압저항(R2)에 의해 분압된 전압이 인가된다. 가변저항(R1)을 변화시키면 피모스트랜지스터(P1)의 게이트전압(V_G)이 변화되고, 이에 따라 피모스트랜지스터(P1)에 흐르는 전류가 변화된다.

그러므로, 노드(NP1)가 Vcc으로 변화되는 데 걸리는 시간(즉 풀업시간이 조절되고 이로써 지연값을 얻을 수 있게 딘다. 피모스트랜지스터(P1)는 게이트전압(V_G)이 커질수록 피모스트랜지스터(P1)의 채널을 통해 흐르는 전류는 작아진다. 피모스트랜지스터(P1)를 통해 흐르는 전류가 작으면, Vcc에서 노드(NP1)로 단위시간당 작은 전하가 전달되므로 노드(NP1)가 Vcc 레벨까지 풀업되는데 걸리는 시간이 길어진다.

이로써, 시간지연이 생기게 된다.

이와 같이, 본 고안의 지연회로는 직렬연결된 인버터의 개수에 의해 지연시간을 설정하는 것이 아니고, 간단히 가변저항을 조정하여 지연값을 얻을 수 있다.

상기와 같은 원리를 이용하여 구성한 회로의 시뮬레이션 결과의 데이터를 제5도와 제6도, 제7도에 각각 나타내었다.

제5도는 제4도의 트랜지스터(P1)의 게이트 전압을 변화시켰을 때 노드(NP1)의 전압을 모의 실험한 결과를 나타낸 데이터 곡선이다. 제5도에 곡선 A는 게이트전압(V_G)이 1V 일 때 노드(NP1)의 시간에 대한 파형을 나타낸 것이고, 곡선 B는 게이트전압(V_G)이 3.4V일 때 노드(NP1)의 시간에 대한 파형을 각각 나타낸 것이다,

게이트전압(V_G)과 시간지연 관계를 나타낸 제5도를 참조하면, 시간지연요소인 피모스트랜지스터(P1)의 게이트전압(V_G)이 클수록 노드(NP1)가 전압조정(Vcc)에 도달하는 시간이 크게 지연됨을 알 수 있다.

제6도는 입력전압(IN)이 하이상태에서 로우상태로 바뀔 때 임의의 게이트전압(V_G)에 대한 각 노드별 출력파형을 나타낸 것이다. 제6도에서 A는 입력 클럭(CLOCK IN)이고, B는 풀업용 피모스트랜지스터(P2)와 풀다운용 엔모스트랜지스터(N1)의 게이트 입력(IN)이며, C는 제4도이 노드(NP1)에 대한 전압파형도이고, D는 제4도의 노드(NP2)에 대한 전압파형도이며, E는 제4도의 지연회로의 출력(OUT)의 전압파형도이고, F는 제1상의 클럭신호(PHASE I)이다.

제4도의 시간지연된 노드(NP1), (NP2)에 의해 출력노드(OUT)의 출력이 입력(IN)에 대해 시간지연되어 발생하였으며, 이때이 시간지연값이 제1도의 시간간격 td가 된다. 그리고, 출력(OUT)이 반전되어(E) 제1도에서와 같은 제1상의 클럭신호(PHASE I)도 얻어짐을 알 수 있다.

제7도는 본 고안을 이용하여 모의 실험한 비중첩 2-상 클럭의 출력 파형도이다.

제8도는 본 고안의 다른 실시예에 따른 지연회로도로서, 제4도에서는 Vcc쪽에 시간지연요소인 피모스트랜지스터(P1)를 구성하여 입력(IN)이 하이에서 로우상태로 바뀔 때 출력이 하이에서 로우로 바뀌는 시간을 조절하는 방법이라면, 제8도는 제4도와는 반대로 Vss쪽에 지연요소인 엔모스트랜지스터(N2)를 연결하여 입력(IN)이 로우에서 하이상태로 바뀔 때 출력이 로우에서 하이로 바뀌는 시간을 조절하도록 구성한 것이다.

상기한 바와 같은 본 고안은 시간지연 설정을 위해 인버터 개수를 조절하지 않고, 전압을 조정하여 시간지연을 자유로이 조절하는 것으로서, 회로를 간략하게 구성할 수 있는 이점이 있고, 인버터 체인을 제거함으로써 인버터 체인내이 인버터를 통해 클럭을 반전시킬 때 발생되는 노이즈를 제거하고 이에 따라 전력소모를 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하야야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상이 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (2)

1. 클럭신호를 입력하여 서로 중첩되지 않고 서로 다른 위상을 갖는 2-상 클럭신호는 발생하기 위하여, 지연회로부를 갖는 2-상 클록신호발생회로에 있어서, 상기 지연회로부는, 풀업트랜지스터 및 풀다운트랜지스터로 이루어진 적어도 하나의 CMOS 인버터 ; 상기 CMOS 인버터의 풀업트랜지스터와 공급전원단 간에 채널이 접속된 모스트랜지스터 ; 및 상기 모스트랜지스터에 게이트 전압을 발생하며, 상기 모스트랜지스터의 채널을 통해 흐르는 전류흐름을 제어하기 위하영 상기 게이트전압을 조절 가능하도록 가변저항을 갖는 전압분배기를 포함하는 것을 특징으로 하는 2-상 클록신호발생회로.
2. 클럭신호를 입력하여 서로 중첩되지 않고 서로 다른 위상을 갖는 2-상 클럭신호는 발생하기 위하여, 지연회로를 갖는 2-상 클록신호발생회로로 있어서, 상기 지연회로부는, 풀업트랜지스터 및 풀다운트랜지스터로 이루어진 적어도 하나의 CMOS 인버터 ; 상기 CMOS 인버터의 풀다운트랜지스터와 접지전원단 간에 채널이 접속된 모스트랜지스터 ; 및 상기 모스트랜지스터의 게이트 전압을 발생하며, 상기 모스트랜지스터의 채널을 통해 흐르는 전류흐름을 제어하기 위하여 상기 게이트 전압을 조절 가능하도록 가변저항을 갖는 전압분배기를 포함하는 것을 특징으로 하는 2-상 클록신호발생회로.