KR100493174B1 - 주파수 분주기용 기준 전압 발생기 및 그 방법 - Google Patents

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Abstract

본 발명은 주파수 분주기용 기준 전압 발생기 및 그 방법에 관한 것으로, 기준 전압에 따라 입력신호들에 대해 제1 및 제2출력 레벨을 결정하고, 결정된 제1 및 제2출력을 래치하는 구성을 반복하여 최종 출력하는 소자에 기준 전압을 공급하는 기준 전압 발생기에 있어서, 소정 전류가 흐르는 기준 전류부; 및 소자내에서 제1출력을 결정하는 회로를 복사하여 기준 전류부와 소자 사이에 구비하고, 복사된 회로의 입력측은 기준 전류부에 연결되며 복사된 회로의 전류는 기준 전류부의 전류를 복사하여 흐르게하며, 복사된 회로에서 제1출력 레벨의 소정 비에 해당하는 값을 분압하여 기준 전압으로 출력하는 레플리카부를 포함함을 특징으로한다.

Description

주파수 분주기용 기준 전압 발생기 및 그 방법{Reference voltage generator for frequency divider and method thereof}
본 발명은 주파수 분주기용 기준 전압 발생기 및 그 방법에 관한 것으로, 특히 주파수 분주기에 공급되는 기준 전압을 발생시키는 기준 전압 발생기 및 그 방법에 관한 것이다.
일반적으로 무선주파수(RF) 시스템에서 사용하는 주파수 합성기는 VCO(Voltage Controlled Oscillator)에서 출력되는 국부 발진 주파수를 선택된 채널 주파수에 고정시키는 역할을 하며, 일반적으로 PLL(Phase Locked Loop)을 이용하여 구성된다.
도 1은 일반적인 PLL에 대한 블록도이다. 도시된 PLL은 위상 감지기(PD, Phase Detector, 10), 전하 펌프(charge pump, 11), 루프필터(loop filter, 12), VCO(13), 프리 스케일러(14) 및 분주기(15)로 구성된다.
PD(10)는 기준 주파수와 주파수 분주기(14)에서 출력되는 주파수의 위상을 감지하여 그 차이에 해당하는 펄스를 출력한다. 전하펌프(11)는 PD(10)에서 출력되는 펄스신호에 따라 그 신호 폭에 해당하는 만큼의 전하량을 출력하거나 루프 필터(12)에 구비된 커패시터(미도시)로부터 가져온다. 루프필터(12)는 보통 저역통과필터로 구성되어 상기 전하펌프(11)로/로부터 전하를 방출/축적하면서 전압을 조절하고 저역통과 필터링하여 저주파 성분의 전압을 출력한다. VCO(13)는 루프필터(12)로부터 입력되는 전압에 따라 특정 주파수를 출력한다. 프리 스케일러(14)는 2개의 고정된 비율중 하나로 VCO(13)의 출력 주파수를 나누어서 프리스케일러(14)에 입력되는 주파수보다 낮은 주파수를 출력한다. 프리 스케일러(14)의 나눗셈 비율은 모드 제어신호에 의해 선택된다. 분주기(15)는 VCO(13)에서 출력된 주파수가 기준 주파수와 실질적으로 동일하도록 프리 스케일러(14)에서 출력되는 주파수를 분주하여 PD(10)로 출력한다.
상기 프리 스케일러(14)에 대해 보다 상세히 설명한다면, 프리 스케일러(14)는 4/5 동기 분주기(미도시)와 8 비동기 분주기(미도시)로 구성될 수 있다. 4/5 동기 분주기는 도 2에 도시된 바와 같이 여러 개의 DFF을 캐스케이드로 연결하여 구성된다. 도시된 바에 따르면, 4/5동기 분주기는 제1DFF(21), 제1DFF(21)에 입력신호를 공급하는 제1NOR 게이트(20), 제2DFF(22), 제3DFF(24) 및 제3DFF(24)에 입력신호를 공급하는 제2NOR게이트(23)를 포함한다.
제1NOR게이트(20)의 입력으로는 제2DFF(22)의 Q단자 출력과 제3DFF(24)의 QB단자 출력이 각각 공급되고, 제2NOR게이트(23)의 입력으로는 제2DFF(22)의 QB단자 출력과 모드제어신호(MC)가 각각 공급된다. 제1DFF(21)는 클럭에 대해 2분주된 신호를 출력하고, 제2DFF(22)는 4분주된 신호를 출력한다. 제3DFF(24)는 MC신호가 하이레벨인동안 제2DFF(22)의 출력을 그대로 유지하고, MC신호가 로우레벨로 되면 5분주를 수행한다.
이 때, DFF는 GHz 대역의 신호를 직접 받아서 분주하는 부분이므로 CMOS 로직 게이트로는 설계가 불가능하다. 따라서 CML(Current Mode Logic)을 이용하여 구현된다. CML은 차동 증폭쌍을 이용하여 논리게이트를 구현한 것으로, 신호의 진폭을 일정하게 유지하도록 기준전압(DBIAS)이 잡혀있기때문에 매우 빠른 속도로 동작한다. DFF는 CML로 구현된 두 개의 D래치를 캐스케이드로 연결하여 각각 마스터-슬레이브로 동작하게함으로써 에지 트리거 동작을 하게 만들 수 있다.
그러나 제조 공차에 의해 제조 공정에 변화가 생기면 CML을 구성하는 소자인 NMOS 및 저항의 특성이 변하게된다. 저항의 경우 최대 20%정도의 저항값 변화가 생길 수 있다. 이로인해 DFF의 출력 전압이 변동될 수 있다.
이는 DFF에 공급되는 기준전압인 DBIAS가 고정된 값이기 때문에 입력신호에 진폭의 변동이 발생하여도 변동폭을 따라가지 못하여서 일어나게된다.
본 발명이 이루고자하는 기술적 과제는 입력신호의 진폭변동에 따라 DFF에 제공되는 기준전압의 레벨도 가변되게하는 주파수 분주기용 기준 전압 발생기 및 그 방법에 관한 것이다.
상기 기술적 과제를 이루기위한, 본 발명은 기준 전압에 따라 입력신호들에 대해 제1 및 제2출력 레벨을 결정하고, 결정된 제1 및 제2출력을 래치하는 구성을 반복하여 최종 출력하는 소자에 상기 기준 전압을 공급하는 기준 전압 발생기에 있어서, 소정 전류가 흐르는 기준 전류부; 및 상기 소자내에서 상기 제1출력을 결정하는 회로를 복사하여 상기 기준 전류부와 상기 소자 사이에 구비하고, 복사된 회로의 입력측은 상기 기준 전류부에 연결되며 상기 복사된 회로의 전류는 상기 기준 전류부의 전류를 복사하여 흐르게하며, 상기 복사된 회로에서 상기 제1출력 레벨의 소정 비에 해당하는 값을 분압하여 상기 기준 전압으로 출력하는 레플리카부를 포함함을 특징으로한다.
상기 기술적 과제를 이루기위한, 본 발명은 기준 전압에 따라 입력신호들에 대해 제1 및 제2출력 레벨을 결정하고 상기 제1 및 제2출력을 래치하는 구성을 반복하여 최종 출력하는 소자에 상기 기준 전압을 공급하는 방법에 있어서, (a) 기준 전류를 설정하는 단계; (b) 상기 소자내에서 제1출력을 결정하는 회로를 복사하는 단계; (c) 상기 기준 전류를 복사하여 상기 복사된 회로에 흘리는 단계; 및 (d) 상기 복사된 회로에서 상기 제1출력 레벨의 소정 비에 해당하는 값을 분압하여 상기 기준 전압으로 공급하는 단계를 포함함을 특징으로한다.
이하에서 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다.
도 3은 NOR 게이트가 입력단자에 연결된 NOR 결합형 CML DFF의 내부 회로도를 도시한 것이다. 도시된 바에 따른 CML DFF는 4개의 스테이지(30, 31, 32, 33)로 구성된다.
제1 및 제3스테이지(30, 32)는 게이트 전압을 입력신호로하는 차동 증폭기이고, 제2 및 제4스테이지(31, 33)는 래치이다.
제1스테이지(30)는 NOR게이트를 구성하는 NMOS(N3, N4), NOR게이트와 차동 증폭기를 구성하며 기준 전압 DBIAS를 게이트 전압으로하는 NMOS(N5), 클럭(CK)에 연결되는 NMOS(N2) 및 접지에 연결되는 NMOS(N1)로 구성된다.
전체적으로, CK 및 CK와는 반대위상을 갖는 CKB에 따라 제1 및 제4스테이지(30, 33), 제2 및 제3스테이지(31, 32)의 동작이 각각 결정되고, 그에 따라 NOR게이트의 출력과 N5의 출력이 전파되어 최종적으로 Q 및 QB로 출력된다.
상기한 바와 같은 DFF의 구성에서 DBIAS가 공급되는 제1스테이지(30)의 동작을 구체적으로 설명하면 다음과 같다.
도 4a는 도 3의 제1스테이지(30)의 동작에 따른 타이밍도를 도시한 것이다.
DA 및 DB는 NOR게이트의 각 입력 전압이고, DBIAS는 N5의 게이트 전압이다. Y는 NOR게이트의 출력을 나타낸다.
도 4a에 도시된 바에 따르면, VNBS 및 클럭이 각각 하이레벨이면 N1, N2가 턴온되고, DA 및 DB이 둘 다 로우레벨인 경우, Y는 하이레벨이 된다. CK가 로우레벨이 되고 DA 및 DB가 각각 하이 및 로우레벨이면, Y는 하이레벨을 계속 유지한다. CK가 하이레벨로 바뀌고 DA 및 DB가 여전히 하이 및 로우레벨이면, Y를 로우레벨이 된다. CK가 로우레벨로 다시 바뀌고 DA 및 DB가 각각 하이 및 로우레벨이면, N2가 오프인 반면 제2스테이지(31)가 턴온되어 Y는 로우레벨을 유지하게 된다.
상기 타이밍도에 따르면, 정상적인 경우 DA 및 DB의 신호 레벨은 DBIAS를 중심으로 일정 진폭으로 입력되고, 그에 따라 NOR 게이트의 출력파형 Y도 그 레벨이 뚜렷하게 구분되어 출력됨을 알 수 있다. 그러나 공정변화에 의해 제조공차가 발생하였을 경우, CML DFF의 구조에 의해 출력 파형 Y는 하이 또는 로우 레벨 구간에서 입력 클럭의 반주기가 연속적으로 나타나게되어 도 4b에 도시된 바와 같이 리플 노이즈(ripple noise)가 남아있다. 공정변화가 생겨서 출력신호의 진폭이 작아지면 DBIAS 전압과의 차이가 작아지고 이러한 리플 노이즈에 남아있는 클럭의 라이징 에지(rising edge)구간에서 에러가 발생되어 출력파형이 정상적인 분주 동작을 하지 못하게 된다.
이를 확장하여 살펴보면, 4/5 분주기의 경우 DFF가 캐스캐이드로 연결되어 구성되므로 각 DFF의 출력 Q, QB는 다시 다음 단의 DFF의 입력으로 공급된다. 결국 앞단 DFF의 출력신호 진폭이 후단 DFF의 입력신호의 크기가 된다.
NOR 결합형 DFF에서 중요한 것은 입력 DA, DB신호가 DBIAS와 비교되어 NOR기능을 수행한다는 것이다. 예를 들어, DA,DB신호가 DBIAS보다 낮은 전압을 가지면 NOR 출력 Y는 하이레벨이 된다. 그러므로 안정적인 동작을 위해서 DBIAS 전압은 도 4a에 도시된 바와 같이 입력신호 크기의 중간 전압으로 설정되어야한다.
따라서 본 발명에서는 DBIAS를 외부에서 고정된 값으로 공급하는 대신, DFF를 구성하는 일부분을 복사하여 기준전압 발생기로 사용한다.
도 5는 본 발명에 따른 기준 전압 발생기에 대한 회로도이다. 도시된 기준 전압 발생기는 전류제어부(50), 전류 미러부(51), NMOS(N12) 및 레플리카부(52)를 구비한다.
전류제어부(50)는 VREF를 입력으로하는 OP 앰프, OP앰프에 연결되는 NMOS(N11) 및 N11의 소스에 연결되는 저항 Rc로 구성되고, OP 앰프의 출력에 따라 동작하는 N11의 저항과 Rc에 의해 전류값 I가 결정된다.
전류 미러부(51)는 N11의 드레인 단자에 연결되어 Rc에 흐르는 전류 I를 복사하여 N12에 동일하게 흐르도록 한다.
레플리카부(52)는 도 3의 CML DFF의 제1스테이지(30) 또는 제3스테이지(32)를 구성하는 R1, N3, N2 및 N1부분을 그대로 복사한 것이다. 레플리카부(52)의 저항 RR1과 RR2는 저항 R1에 걸리는 전압을 1/2로 분압하여 DBIAS 전압으로 출력하도록 구성된다. 출력된 DBIAS 전압은 상기 제1스테이지(30)의 DBIAS값으로 공급된다.
이 때, 레플리카부(52)의 N1은 N12와 전류 미러 형태로 구성되고, N1의 게이트 전압은 제1스테이지(30)의 N1의 게이트 단자에 연결되어 N1과 동일한 게이트 전압 VNBS에 연결된다. 따라서, N1에 흐르는 전류는 N12에 흐르는 전류 I와 동일하게되고, 제1스테이지(30)에서 CK에 의해 N2가 턴 온되었을 때 N1에 흐르는 전류와도 동일하게 된다. 따라서 DBIAS로 공급되는 전압은 입력신호의 중간값으로 설정될 수 있다.
본 발명에 따르면, 주파수 분주기에 사용되는 CML DFF에서 사용한 소자들을 그대로 레플리카시키고 이를 이용하여 CML DFF에 기준전압을 공급하므로, 공정변화로 인해 공차가 발생하여도 그에 따른 기준전압을 공급하게된다. 따라서 DBIAS 전압은 항상 입력신호의 중간값으로 설정될 수 있다.
도 1은 일반적인 PLL에 대한 블록도이다.
도 2는 일반적인 4/5분주기에 대한 블록도이다.
도 3은 NOR 게이트가 입력단자에 연결된 CML DFF의 내부 회로도를 도시한 것이다.
도 4a는 도 3의 제1스테이지의 동작에 따른 타이밍도를 도시한 것이다.
도 4b는 공정변화가 생겼을 경우 도 3의 제1스테이지의 동작에 따른 타이밍도를 도시한 것이다.
도 5는 본 발명에 따른 기준 전압 발생기에 대한 회로도이다.

Claims (8)

  1. 기준 전압에 따라 입력신호들에 대해 제1 및 제2출력 레벨을 결정하고, 결정된 제1 및 제2출력을 래치하는 구성을 반복하여 최종 출력하는 소자에 상기 기준 전압을 공급하는 기준 전압 발생기에 있어서,
    소정 전류가 흐르는 기준 전류부; 및
    상기 소자내에서 상기 제1출력을 결정하는 회로를 복사하여 상기 기준 전류부와 상기 소자 사이에 구비하고, 복사된 회로의 입력측은 상기 기준 전류부에 연결되며 상기 복사된 회로의 전류는 상기 기준 전류부의 전류를 복사하여 흐르게하며, 상기 복사된 회로에서 상기 제1출력 레벨의 소정 비에 해당하는 값을 분압하여 상기 기준 전압으로 출력하는 레플리카부를 포함함을 특징으로하는 기준전압 발생기.
  2. 제1항에 있어서, 상기 기준 전류부는
    소정 전압을 입력으로하여 전류값을 제어하는 전류 제어부;
    상기 전류 제어부에 일측이 연결되는 전류 미러부; 및
    드레인, 소스 및 게이트 단자를 구비하고, 상기 드레인 단자는 상기 게이트 단자에 연결되며 상기 드레인 단자가 상기 전류 미러부의 타측에 연결되어 상기 전류 제어부와 동일한 전류가 흐르게되는 제1트랜지스터를 구비함을 특징으로하는 기준전압 발생기.
  3. 제2항에 있어서, 상기 전류 제어부는
    상기 전압을 플러스 단자의 입력으로하고 마이너스 단자와의 전압 차를 증폭하는 연산 증폭기;
    드레인, 소스 및 게이트 단자를 구비하고, 상기 연산 증폭기에 상기 게이트 단자가 연결되고, 상기 드레인 단자는 상기 전류 미러부에 연결되며, 상기 소스 단자는 상기 연산 증폭기의 마이너스 단자에 연결되는 제2트랜지스터; 및
    상기 소스 단자에 연결되는 저항을 구비함을 특징으로하는 기준전압 발생기.
  4. 제1항에 있어서, 상기 레플리카부는
    상기 제1출력 레벨의 1/2에 해당하는 전압을 상기 기준전압으로 출력하는 것을 특징으로하는 기준전압 발생기.
  5. 제2항에 있어서, 상기 레플리카부는
    드레인, 소스 및 게이트 단자를 구비하고, 상기 소스 단자는 접지되며, 상기 게이트 단자는 상기 제1트랜지스터의 게이트 단자 및 상기 제1출력을 결정하는 회로에서 동일한 위치에 대응되는 제3트랜지스터의 게이트 단자에 연결되는 제4트랜지스터;
    드레인, 소스 및 게이트 단자를 각각 구비하고, 상기 제4트랜지스터의 드레인 단자에 연쇄적으로 직렬로 연결되며 각 게이트 단자는 턴 온 가능하도록 공급되는 전압에 연결되는 제5 및 제6트랜지스터; 및
    상기 제5 및 제6트랜지스터중 연결이 없는 드레인 단자에 연쇄적으로 직렬로 연결되고, 상기 제1출력 레벨을 원하는 비에 따라 분압하여 출력하는 두 저항을 구비함을 특징으로하는 기준전압 발생기.
  6. 기준 전압에 따라 입력신호들에 대해 제1 및 제2출력 레벨을 결정하고 상기 제1 및 제2출력을 래치하는 구성을 반복하여 최종 출력하는 소자에 상기 기준 전압을 공급하는 방법에 있어서,
    (a) 기준 전류를 설정하는 단계;
    (b) 상기 소자내에서 제1출력을 결정하는 회로를 복사하는 단계;
    (c) 상기 기준 전류를 복사하여 상기 복사된 회로에 흘리는 단계; 및
    (d) 상기 복사된 회로에서 상기 제1출력 레벨의 소정 비에 해당하는 값을 분압하여 상기 기준 전압으로 공급하는 단계를 포함함을 특징으로하는 기준 전압 공급 방법.
  7. 제6항에 있어서, 상기 (a)단계는
    (a1) 소정 전압을 입력으로하여 전류값을 제어하는 단계;
    (a2) 전류 미러를 통해 상기 제어된 전류값을 복사하는 단계; 및
    (a3) 드레인, 소스 및 게이트 단자를 구비하는 트랜지스터를 이용하여, 상기 드레인 단자를 상기 게이트 단자에 연결하고 상기 드레인 단자를 상기 전류 미러에 연결하여 상기 트랜지스터에 상기 복사된 전류가 흐르게하는 단계를 구비함을 특징으로하는 기준 전압 공급 방법.
  8. 제7항에 있어서, 상기 (c)단계는
    상기 복사된 회로를 상기 트랜지스터의 상기 게이트 단자에 연결하여 이루어지는 것을 특징으로하는 기준 전압 공급 방법.
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