KR100331571B1 - 90도 위상 전이기를 구비하는 직교 클락 발생장치 - Google Patents

Abstract

복수개의 차동 증폭기로 구성된 위상 전이기, 멀티 플라이어, 전하 펌프 및 바이어스 전압 발생기를 구비하는 직교 클락 발생 장치가 제공된다. 본 발명에 의한 직교 클락 발생장치는, 입력 신호를 위상 전이기에 통과시켜 지연된 신호를 발생시킨다. 이 지연된 신호와 클락 버퍼의 출력 신호를 멀티플라이어와 전하 펌프 등으로 이루어진 지연 제어 회로에 입력시켜 두 신호의 위상차가 90도 보다 작으면 위상 전이기의 지연이 커지도록 하는 신호를, 90도 보다 크면 지연이 작아지도록 하는 신호를 위상 전이기에 보낸다. 위상 전이기는 지연 제어신호에 따라 위상 지연을 결정한다. 이런 피드백과정을 통하여 90도 위상차를 가지는 두 신호 I와 Q가 발생하게 된다. 본 발명에 따른 클락 발생장치는 90도 위상 지연만을 필요로 하기 때문에, 180도 위상전이기를 사용하는 것과 비교해서 지터가 작으며, 또한 소전력과 면적도 작다.

Description

90도 위상 전이기를 구비하는 직교 클락 발생장치{Quadrature clock generator having 90 degree phase shifter}

본 발명은 직교 클락 발생 장치(Quadrature clock generator)에 관한 것으로서, 특히 90도 위상 전이를 이용한 직교 클락 발생 장치(Quadrature Clock Generator having 90 degree phase shifter)에 관한 것이다.

종래 기술에 의한 직교 클락(Quadrature Clock)을 발생시키는 방법은 여러 가지가 있다. 그 중 삼각파를 이용하는 방법에 의하면, 차동 증폭기(Differential Amplifier)와 저항과 커패시턴스를 이용한 RC저역 통과 필터(RC Lowpass Filter)로 구성된 삼각파 발생기에 기준 클락(Reference Clock)을 입력하여 삼각파를 얻고, 이 삼각파를 비교기(Comparator)에 입력하면, 기준 클락(Reference Clock)과 대비하여 90도 위상 전이(Phase Shift)된 직교 클락(Quadrature Clock)이 발생된다. 이 방법을 사용하여 50퍼센트 듀티 싸이클(50% Duty Cycle)을 얻기 위해서는 RC 필터의 시정수(Time Constant)는 싸이클 타임(Cycle Time)보다 수 배 크게 하여, 필터 출력 신호의 라이징 슬로프(Rising Slope)를 완만하게 즉, 출력이 이상적인 삼각파에 가깝게 해주어야 하는데 이럴 경우, 출력이 노이즈(Noise)에 민감해 질 수 있다. 즉 클락의 지터가 커질 수 있다.

다른 방법으로는, 여러 개의 딜레이 쎌(Delay Cell)로 구성된 180도 딜레이 블락(Delay Block)의 적당한 위치에서 직교(Quadrature)신호를 태핑(Tapping)해 내는 것이다. 180도 딜레이 블락(Delay Block)은 기존의 지연 동기 루프(Delay Locked Loop, 이하 'DLL'이라 한다)에서 위상 발생(Phase Generation)을 위해 자주 사용된다. 하지만, 이 경우에는 90도 위상에 해당하는 딜레이 블락(Delay Block)이 불필요하게 추가 되어 전력소모와 면적면에서 손해이다.

또 다른 방법은 입력 클락의 주파수를 반으로 분주하여 직교 클락 (Quadrature Clock)을 발생시키는 것이다. 이 직교 클락을 사용하여 DLL을 구성하려면, 두 개의 위상 보간기(Phase Interpolator)와 주파수 더블러(FrequencyDoubler)가 필요하다. 그러나 이 방법도 회로의 복잡성과 전력소모, 면적 등에서 불리하다.

따라서 본 발명이 이루고자하는 기술적 과제는 지터(Jitter)뿐만 아니라, 소모 전력과 면적도 작은 직교 클락 발생장치(Quadrature Clock Generator)를 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명에 따른 직교 클락 발생 장치의 일 실시예를 나타내는 블록도이다.

도 2는 도 1의 멀티플라이어를 구체적으로 나타내는 회로도이다.

도 3은 도 1의 전하 펌프를 구체적으로 나타내는 회로도이다.

도 4는 도 1의 위상 전이기를 구성하는 차동 증폭기를 구체적으로 나타내는 회로도이다.

도 5는 90도 위상 동기과정을 나타내는 타이밍 다이어그램이다.

상기와 같은 본 발명이 이루고자하는 기술적 과제를 달성하기 위한 본 발명은 입력 클락 신호에 응답하여 제 1차동 신호를 출력하는 클락 버퍼, 복수의 차동 증폭기를 케스케이드로 연결하여 구성되며 상기 제 1차동신호에 응답하여 제 2의 차동 신호를 출력하는 위상 전이기, 상기 제 1차동 신호 및 상기 제 2 차동 신호에 응답하며 제 3의 차동신호를 출력하는 멀티플라이어, 상기 제 3차동 신호에 응답하여, 상기 위상 전이기의 지연을 조절하는 제어신호를 발생시키는 전하 펌프, 및 상기 제어신호에 응답하여, 상기 위상전이기의 출력전압이 지연에 상관없이 일정한 레벨로 스윙하도록, 상기 제어신호에 따라 변하는 바이어스 전압을 발생시키는 바이어스 전압 발생기를 구비하는 것을 특징으로 하는 직교 클락 발생장치가 제공된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 1은 본 발명에 따른 직교 클락 발생 장치(Quadrature clock generator)를 나타내는 블록도이다.

도 1을 참조하면, 본 발명에 따른 직교 클락 발생 장치는, 클락 버퍼(101), 복수개의 차동 증폭기(differential amplifier; Amp_1, Amp_2, 및 Amp_n) 구성된 위상 전이기(Phase shifter; 103), 멀티 플라이어(Multiplier; 107), 전하 펌프 (Charge pump; 1097) 및 바이어스 전압 발생기(bias voltage generator; 105)를 구비한다.

우선, 180도의 위상 차를 가지는 입력 클락 신호들(CLK, CLKB)이 복수개 또는 단일의 차동 증폭기(미 도시)로 구성된 클락 버퍼(101)에 입력되고, 클락 버퍼(101)의 지연(delay)를 무시하면, 클락 버퍼(101)의 출력신호의 I는 상기 입력 클락 신호 CLK와 위상이 동일하며, 클락 버퍼(101)의 다른 출력신호 IB는 상기 입력 클락 신호 CLKB와 위상이 동일하다.

클락 버퍼(101)의 출력신호 I와 IB는 멀티 플라이어(107)에 입력된다. 또한 I와 IB는 90도 위상 전이기(90도 phase shifter; 103)에도 입력된다. 다수의 차동 증폭기(Amp_1, Amp_2, 및 Amp_n)가 케스케이드(cascade)로 연결된 위상 전이기 (103)는 I와 IB를 입력으로 하여 서로 180도의 위상 차를 가지는 두 신호 Q와 QB를 발생시킨다. 클락 버퍼(101)가 다수의 차동증폭기를 캐스케이드로 연결하여 구성된경우에 있어서, 위상 전이기(103)는 소스 커플드 차동 증폭기를 케스케이드로 연결하여 구성될 수도 있다. 위상 전이기(103)의 첫 번째 차동 증폭기(Amp_1)의 입력단은 클락 버퍼(101)의 출력단에 연결되어 차동 신호들을 받아들이고, 마지막 단의 차동 증폭기(Amp_n)는 클락 버퍼(101)의 마지막단의 차동 증폭기와 동일하게 구성되며, 차동 증폭기의 지연은 조정이 가능하며, 지연에 따른 출력 스윙이 비교적 일정하도록 전류원(current source)의 제어가 가능하다. 위상 전이기(103)는 차동 신호를 출력한다.

멀티 플라이어(107)는 클락 버퍼(101)의 출력신호 I 및 IB와 90도 위상 전이기(103)의 출력신호 Q 및 QB에 응답하여, I와 Q의 곱인 출력신호(OUT)와 IB와 QB의 곱인 다른 출력신호(OUTB)를 발생시키며, 이 출력신호 들(OUT, OUTB)이 전하 펌프(charge pump; 109)에 입력되어 위상 전이기(103)의 지연을 조정하는 제어 전압신호(VCON)를 만들어 낸다.

또한, 바이어스 전압 발생기(105)는 위상 전이기(103)의 출력 전압이 지연에 상관없이 일정한 레벨로 스윙(swing)하도록, 위상 전이기(103)의 지연을 조정하는 제어 전압신호(VCON)에 따라 변하는 바이어스 전압(VBIAS)을 발생시킨다.

그림 2은 멀티 플라이어(107)의 일 예를 나타내는 회로도이다. 멀티 플라이어(107)는 입력 신호(I, Q)의 전압을 낮추는 레벨 전이(level shift)회로(미 도시)와 입력 신호간 지연 보상을 위한 지연 수단(미 도시)을 갖는다. 도 2을 참조하면, 커런트 소스(current source; 207)을 통하여 바이어스 전류가 공급되고, 적당한 전압 바이어스 조건에서 멀티플라이어(107)가 동작하도록 Q와 QB가 엔모스 (NMOS)203, 204를 통해 임계 전압(threshold voltage; Vth) 정도 전압이 낮아져서, 엔모스(NMOS) 208,209의 게이트에 각각 공급된다. 피모스(PMOS) 205는 Q와 QB의 지연을 보상해주기 위해서 I신호선과 엔모스(NMOS) 210, 213의 게이트 사이에 추가되었으며, 피모스(PMOS) 206도 Q와 QB의 지연을 보상해주기 위해서 IB 신호선과 211, 212의 게이트 사이에 추가되었다.

I와 IB가 각각 Q와 QB보다 전압이 높거나 낮을 때에는 OUT의 전압이 OUTB의 전압보다 낮고, 전압레벨이 서로 같을 때는 OUT의 전압이 OUTB의 전압보다 높다. 즉 I와 Q를 곱한 신호가 OUT로 출력된다.

도 3은 전하 펌프(109)의 일 실시예를 나타내는 것이다. 도 3를 참조하면, OUT의 전압이 OUTB의 전압보다 높을 때에는 커런트 소스(current source; 301)의 전류의 대부분이 엔모스(NOMS) 302의 드레인을 통하여 흐르고, 피모스(PMOS) 304, 305의 커런트 미러(current mirror)효과에 의해 이 전류에 상당하는 전류가 커패시턴스(306)을 충전시켜 제어 전압신호(VCON)가 상승한다.

반대로, OUT전압이 OUTB전압보다 낮을 때에는, 커런트 소스(301)의 전류의 대부분이 엔모스 303의 드레인을 통해 흐르므로 이 전류에 의해 커패시터가 방전하여 제어 전압 신호(VCON)가 하강한다.

도 2 및 도 3를 참조하여 직교 클락이 발생되는 과정을 살펴보면, 먼저 I와 Q의 위상차가 90도 보다 작으면 멀티플라이어(107)의 출력 OUT의 논리 '하이'의 펄스 폭을 멀티플라이어(107)의 다른 출력 OUTB의 논리 '하이'의 펄스 폭 보다 크게 하여 전하 펌프를 통하여 제어 전압신호(VCON)을 증가시킨다. 제어전압신호(VCON)가 증가하면 위상 전이기(103)의 지연이 커지면서 I와 Q의 위상차도 90도 가까워진다.

반대로, I와 Q의 위상 차가 90도 보다 크면, 멀티플라이어(107)의 출력 OUT의 논리 '하이'의 펄스 폭을 멀티플라이어(107)의 다른 출력 OUTB의 논리 '하이'의 펄스 폭 보다 작게 하여 전하 펌프(109)를 통하여 제어 전압 신호(VCON)를 감소시킨다. 제어 전압신호(VCON)가 감소하면 위상 전이기의 지연이 작아지면서 I와 Q의 위상차도 90도 가까워진다. 상기와 같은 일련의 피드백 과정을 통하여 I와 Q는 90도의 위상 차를 가지게 되며, 프로세서나 동작 전압, 온도의 변동에 상관없이 이 위상 차가 유지된다.

도 4는 위상 전이기를 구성하는 다수의 차동 증폭기의 케스케이드 연결로 이루어지는 90도 위상 전이기(또는 전압 제어 지연 쎌(voltage controlled delay cell)이라고도 한다)의 일 실시 예를 나타내는 도면이다. 도 4를 참조하면, 차동 증폭기는 입력신호들(VIN, VINB)에 대하여 일정한 시간 지연을 가지는 VOUT, VOUTB를 출력시킨다. 여기서 앞단의 차동 증폭기의 출력신호는 바로 다음 단의 차동 증폭기의 입력신호로 사용된다. 게이트가 접지된 피모스 405,406에 의하여 차동 증폭기의 최대 지연이 결정된다. 상기 지연은 피모스 404,407의 게이트 전압인 제어 전압신호(VCON)로 조정하고, 제어 전압 신호(VCON)가 변하더라도 차동 증폭기의 출력인 VOUT, VOUTB의 스윙 레벨(swing level)이 입력인 VIN, VINB 스윙 레벨과 동일하도록 바이어스 전압(VBIAS)을 조정한다. 바이어스 전압(VBIAS)은 리플리카 바이어스 회로(미 도시)에서 공급될 수 있다.

차동 증폭기의 입력과 출력의 전압 스윙 레벨을 같게 하면 즉, 대 신호 전압 이득(large signl voltage gain)을 1이 되게 하면, 다수의 차동 증폭기로 위상 전이기를 구성하였을 때에 위상 전이기의 입, 출력 전압 스윙 레벨을 서로 같게 할 수 있다.

90도 위상 전이기는 다수의 전압 제어 지연 쎌(voltage controlled delay cell)을 케스케이드(cascade)로 연결하여 구성할 수 있다. 멀티플라이어(107)가 정확히 90도 위상차를 감지해 내기 위해서는 멀티플라이어(107)에 입력되는 I와 Q 신호가 정합(matching)되어야 한다. 즉, I와 Q의 스윙 레벨(swing level), 전이 시간(transition time), 신호가 보는 입력 임피이던스 등이 일치해야 한다.

정합 방법으로는, 클락 버퍼(101)를 다수의 차동 증폭기로 구성한 경우, 위상 전이기(103)의 최종단의 차동 증폭기(Amp_n)는 클락 버퍼(101)의 최종단의 차동 증폭기(미 도시)와 동일하게 구성하고, 위상 전이기(103)의 첫 번째단의 차동 증폭기(Amp_1)를 복사한 더미 써키트(dummy circuit)를 위상 전이기(103)의 최종단 차동 증폭기(Amp_n)의 출력에 연결하는 것이다.

도 5은 90도 위상 동기(phase locking)과정을 나타내는 타이밍 다이어그램이다. 본 발명에 의한 동기가 완료되면, OUT, OUTB의 논리 '하이(high)'의 펄스폭은 같고, 제어 전압 신호(VCON)의 직류 레벨은 일정하게 유지된다.

따라서, 본 발명에 의한 직교 클락 발생장치는, 입력 신호(CLK, CLKB)를 위상 전이기(Phase Shifter 또는 Variable Delay Block)에 통과시켜 지연(Delay)된 신호(Q, QB)를 발생시킨다. 이 지연된 신호(Q, QB)와 클락 버퍼의 출력 신호(I,IB)를 멀티플라이어(Multiplier)와 전하 펌프(Charge Pump)등으로 이루어진 지연 제어 회로(Delay Control Circuit)에 입력시켜 두 신호의 위상차가 90도 보다 작으면 위상 전이기(Phase Shifter)의 지연이 커지도록 하는 신호를, 90도 보다 크면 지연이 작아지도록 하는 신호를 위상 전이기에 보낸다. 위상 전이기는 지연 제어(Delay Control)신호에 따라 위상 지연(Phase Delay)을 결정한다. 이런 피드벡(Feedback)과정을 통하여 90도 위상차를 가지는 두 신호 I(In phase)와 Q(Quadrature phase)가 발생하게 된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 따른 클락 발생장치(Clock Generator)는 90도 위상 지연(Phase Delay)만을 필요로 하기 때문에, 삼각파 발생기를 이용하는 직교 클락 발생 장치(Quadrature Clock Generator)와 비교해서 지터(Jitter)가 작다.

또한, 180도 위상 전이기(Phase Shifter)를 사용하는 대신에 90도 위상 전이기(Phase Shifter)를 사용하기 때문에 소모 전력과 면적이 작다.

Claims (3)

1. 직교 클락 발생장치에 있어서,

   차동 증폭기로 구성되며, 입력 클락 신호에 응답하여 제 1차동 신호를 출력하는 클락 버퍼;

   복수의 차동 증폭기를 케스케이드로 연결하여 구성되며, 상기 제 1차동신호에 응답하여 제 2의 차동 신호를 출력하는 위상 전이기;

   상기 제 1차동 신호 및 상기 제 2 차동 신호에 응답하며 제 3의 차동신호를 출력하는 멀티플라이어;

   상기 제 3차동 신호에 응답하여, 상기 위상 전이기의 지연을 조절하는 제어신호를 발생시키는 전하 펌프; 및

   상기 제어신호에 응답하여, 상기 위상 전이기의 출력전압이 지연에 상관없이 일정한 레벨로 스윙하도록, 상기 제어신호에 따라 변하는 바이어스 전압을 발생시키는 바이어스 전압 발생기를 구비하는 것을 특징으로 하는 직교 클락 발생장치.
2. 제 1항에 있어서, 상기 직교 클락 발생 장치는,

   차동 증폭기를 케스케이드로 연결하여 구성되는 경우, 상기 위상 전이기의 마지막 차동 증폭기와 상기 클락 버퍼의 마지막 차동증폭기가 동일하게 구성되는 클락 버퍼; 및

   상기 위상 전이기의 출력에 연결되며, 상기 위상 전이기의 첫 번째 차동 증폭기와 동일한 차동 증폭기를 더 구비하는 것을 특징으로 하는 직교 클락 발생장치.
3. 제 1항에 있어서, 상기 위상 전이기는,

   소스 커플드 차동증폭기로 구성되는 것을 특징으로 하는 직교 클락 발생 장치.