JP2010200364A - 遅延ロックドループ回路 - Google Patents

Abstract

【課題】原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。
【解決手段】遅延素子（１０）は、基準クロック信号の立ち上がり（又は立ち下がり）から、ループフィルタ（４０）の出力に基づいた量だけ遅延して変化する遅延クロック信号を生成する。信号生成回路（２０）は、基準クロック信号の立ち上がり及び立ち下がり並びに遅延クロック信号の変化に応じて相補的に変化する二つの信号を生成する。チャージポンプ回路（３０）は、ループフィルタ（４０）に対して、これら二つの信号に従って、基準クロック信号の立ち上がり（又は立ち下がり）から遅延クロック信号の変化までの間プッシュ動作（又はプル動作）を、遅延クロック信号の変化から基準クロック信号の立ち下がり（又は立ち上がり）までの間プル動作（又はプッシュ動作）を行う。
【選択図】図１

Description

本発明は、遅延ロックドループ回路に関する。

遅延ロックドループ回路（ＤＬＬ）は、メモリアクセスなどの際、データ信号に対してクロックの最適なストローブポイントを検出するために用いられる。例えば、遅延ロックドループ回路は、シングルデータレート（ＳＤＲ）では基準クロック信号の１／２位相を検出し、ダブルデータレート（ＤＤＲ）では基準クロック信号の１／４位相や３／４位相を検出する。また、一般に、メモリなどでは、ワードラインやセンスアンプなどのタイミングシーケンス制御のために遅延ロックドループ回路が用いられる。

図１６は、従来の遅延ロックドループ回路の構成を示す。遅延回路１００は、直列に接続された４個の遅延素子１０１を有し、基準クロック信号ＣＬＫｒを受け、一周期遅延した遅延クロック信号ＣＬＫｄを出力する。位相比較器１０２は、基準クロック信号ＣＬＫｒと遅延クロック信号ＣＬＫｄとの位相を比較し、この比較結果に応じて信号ＵＰ及びＤＮを出力する。チャージポンプ回路（ループフィルタを含む）１０３は、信号ＵＰ及びＤＮに基づいて遅延回路１００を制御する。上記構成の遅延ロックドループ回路は、遅延クロック信号ＣＬＫｄの位相が基準クロック信号ＣＬＫｒの位相から一周期遅延したときに安定し、このとき、遅延クロック信号ＣＬＫｄの遅延がロックされる（例えば、特許文献１参照）。

上記構成の遅延ロックドループ回路では、遅延回路１００における初段の遅延素子１０１から１／４位相（９０°）遅れのクロック信号が出力される。また、３段目の遅延素子１０１から３／４位相（２７０°）遅れのクロック信号が出力される。

特開２０００―８２９５４号公報

従来の遅延ロックドループ回路では、基準クロック信号ＣＬＫｒと遅延素子１０１のドライブ能力や負荷容量が異なるため、１／４位相及び３／４位相の精度を上げにくいという問題がある。

また、従来の遅延ロックドループ回路では、遅延クロック信号は、基準クロック信号のデューティ比にかかわらず、基準クロック信号から１／４位相又は３／４位相遅れのクロック信号として生成される。このため、例えば、基準クロック信号のデューティ比が２５％よりも小さい場合、基準クロック信号のオンデューティ中に１／４位相遅れのクロック信号の立ち上がり又は立ち上がりが発生しないため、ＤＤＲでは使用することができなくなる。このように、従来の遅延ロックドループ回路は、デューティ比が５０％ではない基準クロック信号には対応できないおそれがある。

また、従来の遅延ロックドループ回路では、原理的に、遅延クロック信号ＣＬＫｄの遅延がロックされた後も極めて短いパルス幅の信号ＵＰ及びＤＮが出力される。したがって、従来の遅延ロックドループ回路には定常ジッタが存在する。定常ジッタを抑制するには遅延ゲインを小さくすることが考えられるが、遅延ゲインを小さくすると、遅延がロックされるまでの応答速度、すなわち、ロッキングタイムが遅くなってしまう。また、ループフィルタの容量を大きくしてフィルタ時定数を大きくすることで定常ジッタを抑制することも考えられるが、この場合、回路規模が大きくなってしまう。

上記問題に鑑み、本発明は、原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現することを課題とする。

上記課題を解決するために本発明が講じた手段は、遅延ロックドループ回路として、基準クロック信号の第１の論理レベルから第２の論理レベルへの第１の変化から遅延して、第１の論理レベルから第２の論理レベルへ変化する遅延クロック信号を生成する遅延素子と、前記基準クロック信号の第１の変化、前記基準クロック信号の前記第２の論理レベルから前記第１の論理レベルへの第２の変化、及び前記遅延クロック信号の変化に応じて相補的に変化する第１及び第２の信号を生成する信号生成回路と、前記第１及び第２の信号に従って、前記基準クロック信号の第１の変化から前記遅延クロック信号の変化までの間、プッシュ動作及びプル動作のいずれか一方である第１の動作を行い、前記遅延クロック信号の変化から前記基準クロック信号の第２の変化までの間、プッシュ動作及びプル動作の他方である第２の動作を行うチャージポンプ回路と、前記チャージポンプ回路の出力を積分してアナログ信号を出力するループフィルタとを備えたものとする。ここで、前記遅延素子は、前記ループフィルタの出力に基づいて、前記基準クロック信号の第１の変化から前記遅延クロック信号の変化までの遅延量、すなわち、前記遅延クロック信号の一方のエッジの遅延量を制御する。

この発明によると、信号生成回路によって、基準クロック信号の第１の論理レベルから第２の論理レベルへの第１の変化及びその逆の第２の変化、並びに、遅延素子によって遅延制御され生成された遅延クロック信号の第１の論理レベルから第２の論理レベルへの変化に応じて相補的に変化する第１及び第２の信号が生成され、これら第１及び第２の信号に従ってチャージポンプ回路がプッシュプル動作をし、その出力はループフィルタによって平滑化され、その平滑化された出力に基づいて、遅延素子によって遅延クロック信号の遅延制御が行われる。ここで、遅延クロック信号の変化は、基準クロック信号の第１の変化から、遅延素子によって制御される量だけ遅延して生じる。したがって、本発明に係る遅延ロックドループ回路では、遅延のロッキングポイントは、基準クロック信号の第１の変化から所定量だけ遅延した唯一のところとなり、また、基準クロック信号のデューティ比にかかわらず、基準クロック信号のオンデューティ又はオフデューティ中に立ち上がり又は立ち下がりが生じる遅延クロック信号が生成される。また、本発明に係る遅延ロックドループ回路では、原理的に、定常状態において、遅延クロック信号のジッタの原因となるパルスが出力されない。したがって、ジッタの抑制を目的としてフィルタ時定数を大きくする必要がなく、ループフィルタの小型化、ひいては遅延ロックドループ回路全体の小型化が実現される。

具体的には、前記遅延素子は、直列に接続され、ゲートに前記基準クロック信号を受ける互いに逆極性の第１及び第２のトランジスタ、及びこれらトランジスタの間に接続され、ゲートに前記ループフィルタの出力を受ける第３のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタとの間の所定ノードの電圧を出力信号とする第１の回路と、前記第１の回路の出力信号の波形を整形する第２の回路とを備えている。

この発明によると、第１の回路の出力信号の電圧は基準クロック信号の変化に応じて変化し、この変化に係る遅延は、第３のトランジスタに形成されるチャネルに応じて変化する。ここで、当該チャネルの形成状態はループフィルタの出力に応じて変化するため、ループフィルタの出力に基づく、第１の回路の出力信号の遅延量が制御可能となる。第１の回路の出力信号には当該遅延に伴い波形に鈍りが生じるが、第２の回路によって波形整形され、また、リンギングも抑制される。これにより、第２の回路から出力された信号は遅延クロック信号として利用可能となる。また、第３のトランジスタのゲート電圧の調整によって上記遅延量が制御できることから、極めて広いロックインレンジが達成される。

以上のように、本発明によると、原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号が生成される。このため、時定数の大きなループフィルタを特に設ける必要がなくなり、遅延ロックドループ回路の回路規模が縮小する。

本発明の第１の実施形態に係る遅延ロックドループ回路の構成図である。 遅延素子の構成図である。 遅延素子のタイミングチャートである。 本発明の第１の実施形態に係る遅延ロックドループ回路のタイミングチャートである。 第１の参考例に係る遅延ロックドループ回路の構成図である。 第１の参考例に係る遅延ロックドループ回路のタイミングチャートである。 第２の参考例に係る遅延ロックドループ回路の構成図である。 第２の参考例に係る遅延ロックドループ回路のタイミングチャートである。 第３の参考例に係る遅延ロックドループ回路の構成図である。 第３の参考例に係る遅延ロックドループ回路のタイミングチャートである。 図９に示したチャージポンプ回路及びループフィルタの変形例である。 第４の参考例に係る遅延ロックドループ回路の構成図である。 第４の参考例に係る遅延ロックドループ回路のタイミングチャートである。 差動回路として構成した場合の遅延素子の構成図である。 第５の参考例に係る遅延ロックドループ回路の構成図である。 従来の遅延クロックループ回路の構成図である。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る遅延ロックドループ回路の構成を示す。本実施形態に係る遅延ロックドループ回路は、遅延素子１０、信号生成回路２０、チャージポンプ回路３０、及びループフィルタ４０を備えている。遅延素子１０は、基準クロック信号ＣＬＫｒを受け、遅延クロック信号ＣＬＫｄを出力する。遅延クロック信号ＣＬＫｄの遅延量は、ループフィルタ４０から出力された制御電圧Ｖｃによって制御される。信号生成回路２０は、基準クロック信号ＣＬＫｒと遅延クロック信号ＣＬＫｄの反転との論理積を信号ＵＰとして、また、基準クロック信号ＣＬＫｒと遅延クロック信号ＣＬＫｄとの論理積を信号ＤＮとして、それぞれ出力する。チャージポンプ回路３０は、電流源３０１、電流源３０１が供給する電流Ｉ１の通電／遮断を信号ＵＰに従って制御するスイッチ３０２、電流源３０３、及び、電流源３０３が供給する電流Ｉ２の通電／遮断を信号ＤＮに従って制御するスイッチ３０４を備え、信号ＵＰがＨｉレベルのとき、電流Ｉ１を外部へ出力し（プッシュ動作）、信号ＤＮがＨｉレベルのとき、電流Ｉ２を外部から引き込む（プル動作）。ループフィルタ４０は、容量４０１を備え、チャージポンプ回路３０の出力を受け、これを積分して制御電圧Ｖｃを生成する。

図２は、遅延素子１０の構成を示す。遅延素子１０において、反転回路１１は、遅延素子１０の入力信号ＩＮを受け、これを論理反転して信号ＩＮＶを出力する。具体的には、反転回路１１は、直列に接続されたＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１２、これら二つのトランジスタの間に接続されたＮＭＯＳトランジスタ１１３、及びトランジスタ１１３に並列に接続されたＮＭＯＳトランジスタ１１４を備えている。トランジスタ１１１及び１１２のそれぞれのゲートには信号ＩＮが与えられ、トランジスタ１１１及び１１３の接続箇所から信号ＩＮＶが出力される。また、トランジスタ１１３のゲートにはループフィルタ４０から出力された制御電圧Ｖｃが与えられ、トランジスタ１１４のゲートには所定の電圧が与えられる。一方、波形整形回路１２は、信号ＩＮＶの波形を整形し、遅延素子１０の出力信号ＯＵＴを生成する。具体的には、波形整形回路１２は、信号ＩＮＶを受け、信号ＯＵＴを出力するインバータ１２１、及びドレイン及びゲートがそれぞれインバータ１２１の入力端及び出力端に接続され、ソースに所定の電圧、例えば、グランド電圧が与えられたＮＭＯＳトランジスタ１２２を備えている。

反転回路１１において、信号ＩＮがＬｏレベルのとき、スイッチとしてのトランジスタ１１１及び１１２はそれぞれ導通状態及び非導通状態となり、反転回路１１の出力先には電源ノードから電荷が供給され、信号ＩＮＶはＨｉレベルとなる。一方、信号ＩＮがＨｉレベルのとき、トランジスタ１１１及び１１２はそれぞれ非導通状態及び導通状態となり、出力先に供給された電荷は接地ノードに引き抜かれ、信号ＩＮＶはＬｏレベルとなる。

図３は、遅延素子１０のタイミングチャートを示す。信号ＩＮが立ち下がると、信号ＩＮＶは、すぐさまＬｏレベルからＨｉレベルへ変化する。これに対して、信号ＩＮが立ち上がっても、信号ＩＮＶは、すぐにはＨｉレベルからＬｏレベルへ変化せずに比較的なだらかに変化する。これは、トランジスタ１１３及び１１４によって、接地ノードへの電荷引き抜きに制限が加えられることによる。このように波形に鈍りがある信号ＩＮＶは、波形整形回路１２によって波形整形され、急峻な立ち上がり及び立ち下がりを有する信号ＯＵＴとなって出力される。また、波形整形回路１２は、信号ＩＮＶに生じるリンギングを抑制するといった効果を奏する。

上述したように、トランジスタ１１３及び１１４によって接地ノードへの電荷引き抜きに制限が加えられた結果、信号ＯＵＴの立ち上がりは、信号ＩＮが立ち上がってからある程度遅延して発生する。ここで、制御電圧Ｖｃを適宜調整することによって、トランジスタ１１３に形成されるチャネルの状態が変化し、信号ＩＮＶのＨｉレベルからＬｏレベルへの変化の速度が変化し、結果として、信号ＯＵＴの遅延量が調整される。なお、トランジスタ１１４は一定の大きさの電流を引き込む電流源として動作する。すなわち、接地ノードへの電荷引き抜きに関して最小値の制限を設けている。この制限がない場合、トランジスタ１１３に流れる電流が比較的小さい場合に、制御電圧Ｖｃがほんのわずか変化することより、遅延クロック信号ＣＬＫｄの遅延量が大幅に変化してしまい、発振してしまうおそれがあるからである。

図４は、本実施形態に係る遅延ロックドループ回路のタイミングチャートを示す。基準クロック信号ＣＬＫｒ及び遅延クロック信号ＣＬＫｄは、それぞれ、図３に示した信号ＩＮ及びＯＵＴに相当する。信号ＵＰは、基準クロック信号ＣＬＫｒの立ち上がりから遅延クロック信号ＣＬＫｄの立ち上がりまでの期間、Ｈｉレベルとなる。信号ＤＮは、遅延クロック信号ＣＬＫｄの立ち上がりから基準クロック信号ＣＬＫｒの立ち下がりまでの期間、Ｈｉレベルとなる。すなわち、信号ＵＰ及びＤＮは、遅延クロック信号ＣＬＫｄの立ち上がりを境として、基準クロック信号ＣＬＫｒのオンデューティの前半及び後半の期間、それぞれＨｉレベルとなる。なお、図４に示したタイミングチャートにおいて、信号ＵＰ及びＤＮに重ねて、チャージポンプ回路３０から外部に向かって流れる電流（プッシュ電流）及び外部からチャージポンプ回路３０に向かって流れる電流（プル電流）をその大きさとともに平行斜線で表示している。

基準クロック信号ＣＬＫｒが立ち上がると信号ＵＰがＨｉレベルとなり、チャージポンプ回路３０からループフィルタ４０に電流Ｉ１が供給され、制御電圧Ｖｃは漸増する。制御電圧Ｖｃが比較的低い場合、遅延クロック信号ＣＬＫｄの遅延量は比較的大きく、逆に、制御電圧Ｖｃが比較的高い場合、遅延クロック信号ＣＬＫｄの遅延量は比較的小さい。したがって、制御電圧Ｖｃの増大は、遅延クロック信号ＣＬＫｄの遅延量を減少させる方向に働き、基準クロック信号ＣＬＫｒが立ち上がってからある程度の時間が経過したときに、遅延クロック信号ＣＬＫｄが立ち上がる。この結果、信号ＤＮがＨｉレベルとなり、ループフィルタ４０からチャージポンプ回路３０に電流Ｉ２が引き込まれ、制御電圧Ｖｃは漸減して元のレベルに戻る。

本実施形態に係る遅延ロックドループ回路では、遅延クロック信号ＣＬＫｄの立ち上がりは、基準クロック信号ＣＬＫｒのオンデューティをある比率で内分した時点で発生するが、この比率は、電流Ｉ１及びＩ２の関係によって決まる。すなわち、本実施形態に係る遅延ロックドループ回路では、チャージポンプ回路３０によるプッシュ動作及びプル動作に係る電荷量が平衡するようにフィードバックシステムが作用し、信号ＵＰと信号ＤＮとのＨｉ期間の比が電流Ｉ１と電流Ｉ２の逆数比となったところでシステムが安定する。したがって、電流Ｉ１及びＩ２の大きさを適宜設定することによって、遅延クロック信号ＣＬＫｄが基準クロック信号ＣＬＫｒのオンデューティを所望の比率で内分する時点で立ち上がるように調整することができる。

特に、電流Ｉ１及びＩ２を等しく設定した場合、遅延クロック信号ＣＬＫｄの立ち上がりは、基準クロック信号ＣＬＫｒのオンデューティのちょうど半分の時点で生じる。すなわち、基準クロック信号ＣＬＫｒのデューティ比が５０％であるか否かにかかわらず、基準クロック信号ＣＬＫｒのオンデューティの半分の時点で立ち上がりが生じる遅延クロック信号ＣＬＫｄを得ることができる。

また、従来の遅延ロックドループ回路では定常状態において信号ＵＰ及びＤＮが出力されないのが理想であるが、原理上、実際にはごく短いパルスが出力され、これが定常ジッタの原因となっていたのに対して、本実施形態に係る遅延ロックドループ回路では、定常状態において、チャージポンプ回路３０によるプッシュ動作及びプル動作に係る電荷量が平衡となるように信号ＵＰ及びＤＮが常に出力される。これにより、制御電圧Ｖｃは、図４に示したように漸増、漸減を繰り返すが、遅延素子１０の遅延量は、漸増部分の電圧軌跡で決定される。したがって、本実施形態に係る遅延ロックドループ回路では、原理上、定常ジッタの原因が発生せず、ジッタ特性に極めて優れた出力、すなわち、遅延クロック信号を得ることができる。

以上、本実施形態によると、原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成することができる。

なお、遅延ロックドループ回路を、上記説明とは逆の論理で動作するように構成してもよい。

（第１の参考例）
図５は、第１の参考例に係る遅延ロックドループ回路の構成を示す。本参考例に係る遅延ロックドループ回路は、第１の実施形態とは異なる構成の信号生成回路２０を備えている。本参考例に係る信号生成回路２０は、基準クロック信号ＣＬＫｒと遅延クロック信号ＣＬＫｄの反転との論理積を信号ＵＰとして、また、基準クロック信号ＣＬＫｒを信号ＤＮとして、それぞれ出力する。以下、本参考例に係る遅延ロックドループ回路について、第１の実施形態に係る遅延ロックドループ回路と異なる点のみを説明する。

図６は、本参考例に係る遅延ロックドループ回路のタイミングチャートを示す。信号ＵＰは、基準クロック信号ＣＬＫｒの立ち上がりから遅延クロック信号ＣＬＫｄの立ち上がりまでの期間、Ｈｉレベルとなる。信号ＤＮは、基準クロック信号ＣＬＫｒと同じである。なお、図６に示したタイミングチャートにおいて、信号ＵＰ及びＤＮに重ねて、チャージポンプ回路３０から外部に向かって流れる電流（プッシュ電流）及び外部からチャージポンプ回路３０に向かって流れる電流（プル電流）をその大きさとともに平行斜線で表示している。

基準クロック信号ＣＬＫｒが立ち上がると信号ＵＰ及びＤＮがＨｉレベルとなり、チャージポンプ回路３０におけるスイッチ３０２及び３０４が閉じ、チャージポンプ回路３０からループフィルタ４０に、電流Ｉ１と電流Ｉ２との差分電流が供給され、制御電圧Ｖｃは漸増する。そして、基準クロック信号ＣＬＫｒが立ち上がってからある程度の時間が経過したときに、遅延クロック信号ＣＬＫｄが立ち上がる。この結果、信号ＵＰのみがＬｏレベルとなり、スイッチ３０２のみが開き、ループフィルタ４０からチャージポンプ回路３０に電流Ｉ２が引き込まれ、制御電圧Ｖｃは漸減して元のレベルに戻る。したがって、電流Ｉ１及びＩ２の大きさを適宜設定することによって、遅延クロック信号ＣＬＫｄが基準クロック信号ＣＬＫｒのオンデューティを所望の比率で内分する時点で立ち上がるように調整することができる。

特に、電流Ｉ１を電流Ｉ２の２倍に相当する大きさとなるように設定した場合、チャージポンプ回路３０におけるスイッチ３０２及び３０４がいずれも閉じたときに供給される電流の大きさと、スイッチ３０４のみが閉じたときに引き込まれる電流の大きさとが等しくなり、遅延クロック信号ＣＬＫｄの立ち上がりは、基準クロック信号ＣＬＫｒのオンデューティのちょうど半分の時点で生じる。

以上、本参考例によると、第１の実施形態と比較して信号生成回路２０の構成が容易になり、遅延ロックドループ回路全体としての回路規模が縮小する。

（第２の参考例）
図７は、第２の参考例に係る遅延ロックドループ回路の構成を示す。本参考例に係る遅延ロックドループ回路は、第１の参考例とは異なる構成のチャージポンプ回路３０を備えている。本参考例に係るチャージポンプ回路３０は、第１の参考例に係るチャージポンプ回路３０に、さらに、電流源３０５、電流源３０５が供給する電流Ｉ３の通電／遮断を信号ＵＰに従って制御するスイッチ３０６、電流源３０７、及び、電流源３０７が供給する電流Ｉ４の通電／遮断を信号ＤＮに従って制御するスイッチ３０８を備えている。以下、第１の参考例と異なる点についてのみ説明する。

図８は、本参考例に係る遅延ロックドループ回路のタイミングチャートを示す。なお、図８に示したタイミングチャートにおいて、信号ＵＰ及びＤＮに重ねて、チャージポンプ回路３０から外部に向かって流れる電流（プッシュ電流）及び外部からチャージポンプ回路３０に向かって流れる電流（プル電流）をその大きさとともに平行斜線で表示している。

基準クロック信号ＣＬＫｒが立ち上がると信号ＵＰ及びＤＮがＨｉレベルとなり、チャージポンプ回路３０におけるスイッチ３０２及び３０４が閉じ、チャージポンプ回路３０からループフィルタ４０に、電流Ｉ１と電流Ｉ２との差分電流が供給され、制御電圧Ｖｃは漸増する。そして、基準クロック信号ＣＬＫｒが立ち上がってからある程度の時間が経過したときに、遅延クロック信号ＣＬＫｄが立ち上がる。この結果、信号ＵＰのみがＬｏレベルとなり、スイッチ３０２は開き、代わりにスイッチ３０６が閉じ、ループフィルタ４０からチャージポンプ回路３０に、電流Ｉ２と電流Ｉ３との合計電流が引き込まれ、制御電圧Ｖｃは漸減して元のレベルに戻る。そして、基準クロック信号ＣＬＫｒが立ち下がったとき、信号ＤＮはＬｏレベルとなり、スイッチ３０４は開き、代わりにスイッチ３０８が閉じ、ループフィルタ４０に、電流Ｉ３と電流Ｉ４との差分電流が供給される。ここで、電流Ｉ３と電流Ｉ４とが等しいとき、プッシュ電流とプル電流とは相殺され、基準クロック信号ＣＬＫｒがＬｏレベルにある間は、チャージポンプ回路３０のプッシュプル動作は見かけ上停止する。

本参考例に係る遅延ロックドループ回路においても、電流Ｉ１〜Ｉ４の大きさを適宜設定することによって、遅延クロック信号ＣＬＫｄが基準クロック信号ＣＬＫｒのオンデューティを所望の比率で内分する時点で立ち上がるように調整することができる。特に、電流Ｉ２〜Ｉ４の大きさをいずれも等しくし、電流Ｉ１を電流Ｉ２〜Ｉ４の大きさの３倍に相当する大きさとなるように設定した場合、チャージポンプ回路３０におけるスイッチ３０２及び３０４が閉じたときにループフィルタ４０に供給される電流の大きさと、スイッチ３０４及び３０６が閉じたときにループフィルタ４０から引き込まれる電流の大きさとが等しくなり、遅延クロック信号ＣＬＫｄの立ち上がりは、基準クロック信号ＣＬＫｒのオンデューティのちょうど半分の時点で生じる。

以上、本参考例によると、第１の実施形態と比較して信号生成回路２０の構成が容易になり、遅延ロックドループ回路全体としての回路規模が縮小する。

（第３の参考例）
図９は、第３の参考例に係る遅延ロックドループ回路の構成を示す。本参考例に係る遅延ロックドループ回路は、第１及び２の参考例とは異なる構成のチャージポンプ回路３０を備えている。本参考例に係るチャージポンプ回路３０は、第２の参考例に係るチャージポンプ回路３０に、さらに、電流源３０１と同極性の電流Ｉ５を供給する電流源３０９を備えている。すなわち、本参考例に係るチャージポンプ回路３０では、信号ＵＰ及びＤＮの状態にかかわらず、電流源３０９から電流Ｉ５が常時供給されている。以下、第２の参考例と異なる点についてのみ説明する。

図１０は、本参考例に係る遅延ロックドループ回路のタイミングチャートを示す。なお、図１０に示したタイミングチャートにおいて、信号ＵＰ及びＤＮに重ねて、チャージポンプ回路３０から外部に向かって流れる電流（プッシュ電流）及び外部からチャージポンプ回路３０に向かって流れる電流（プル電流）をその大きさとともに平行斜線で表示している。

基準クロック信号ＣＬＫｒが立ち上がると信号ＵＰ及びＤＮがＨｉレベルとなり、チャージポンプ回路３０におけるスイッチ３０２及び３０４が閉じ、チャージポンプ回路３０からループフィルタ４０に、電流Ｉ１と電流Ｉ５との合計電流と電流Ｉ２との差分電流が供給され、制御電圧Ｖｃは漸増する。そして、基準クロック信号ＣＬＫｒが立ち上がってからある程度の時間が経過したときに、遅延クロック信号ＣＬＫｄが立ち上がる。この結果、信号ＵＰのみがＬｏレベルとなり、スイッチ３０２は開き、代わりにスイッチ３０６が閉じ、ループフィルタ４０からチャージポンプ回路３０に、電流Ｉ２と電流Ｉ３との合計電流と電流Ｉ５との差分電流が引き込まれ、制御電圧Ｖｃは漸減して元のレベルに戻る。そして、基準クロック信号ＣＬＫｒが立ち下がったとき、信号ＤＮはＬｏレベルとなり、スイッチ３０４は開き、代わりにスイッチ３０８が閉じ、ループフィルタ４０に、電流Ｉ４と電流Ｉ５との合計電流と電流Ｉ３との差分電流が供給される。ここで、電流Ｉ４と電流Ｉ５との合計電流と電流Ｉ３とが等しいとき、プッシュ電流とプル電流とは相殺され、基準クロック信号ＣＬＫｒがＬｏレベルにある間は、チャージポンプ回路３０のプッシュプル動作は見かけ上停止する。

本参考例に係る遅延ロックドループ回路においても、電流Ｉ１〜Ｉ５の大きさを適宜設定することによって、遅延クロック信号ＣＬＫｄが基準クロック信号ＣＬＫｒのオンデューティを所望の比率で内分する時点で立ち上がるように調整することができる。特に、電流Ｉ１及びＩ３の大きさを等しくし、電流Ｉ２、Ｉ４及びＩ５の大きさを等しくし、かつ、電流Ｉ１及びＩ３を電流Ｉ２、Ｉ４及びＩ５の大きさの２倍に相当する大きさとなるように設定した場合、チャージポンプ回路３０におけるスイッチ３０２及び３０４が閉じたときにループフィルタ４０に供給される電流の大きさと、スイッチ３０４及び３０６が閉じたときにループフィルタ４０から引き込まれる電流の大きさとが等しくなり、遅延クロック信号ＣＬＫｄの立ち上がりは、基準クロック信号ＣＬＫｒのオンデューティのちょうど半分の時点で生じる。

以上、本参考例によると、第１の実施形態と比較して信号生成回路２０の構成が容易になり、遅延ロックドループ回路全体としての回路規模が縮小する。

ところで、本参考例に係るチャージポンプ回路３０では、信号ＵＰ及びＤＮのそれぞれに従って同じ大きさの電流がその向きを変えつつ連続的に流れるため、電流の通電／遮断のスイッチング制御はもはや不要となり、図１１に示したような回路構成が可能となる。すなわち、チャージポンプ回路３０は、信号ＵＰの反転（以下、「信号／ＵＰ」と表す）を受ける抵抗３１１（抵抗値Ｒ１）、信号ＤＮを受ける抵抗３１２（抵抗値Ｒ２）、及び、一端が抵抗３１１及び３１２の接続箇所に接続され、他端にグランド電圧Ｖｓｓが与えられた抵抗３１３（抵抗値Ｒ３）を備えており、また、ループフィルタ４０は、容量４０１、及び、負帰還部分に容量４０１が接続され、反転入力端がチャージポンプ回路３０における抵抗３１１〜３１３の接続箇所に接続され、非反転入力端に電圧Ｖａが与えられた演算増幅器４０２を備えている。

図１１において、信号／ＵＰ及びＤＮのＨｉレベルの電圧を電源電圧Ｖｄｄ、Ｌｏレベルの電圧をグランド電圧Ｖｓｓ（＝０）としたとき、基準クロック信号ＣＬＫｒが立ち上がると信号／ＵＰ及びＤＮはそれぞれグランド電圧Ｖｓｓ及び電源電圧Ｖｄｄとなる。ここで、次の条件、
Ｒ２＝Ｒ３＝２Ｒ１＝Ｒ、かつ、Ｖａ＝（Ｖｄｄ−Ｖｓｓ）／２＝Ｖｄｄ／２
を満たすように、抵抗３１１〜３１３の抵抗値、及び、電圧Ｖａをそれぞれ設定すると、信号／ＵＰ及びＤＮがそれぞれグランド電圧Ｖｓｓ及び電源電圧Ｖｄｄとなったとき、抵抗３１１から信号／ＵＰの入力端に、大きさがＶｄｄ／Ｒの電流が流れ出し、信号ＤＮの入力端から抵抗３１２に、大きさがＶｄｄ／２／Ｒの電流が流れ込む。また、抵抗３１１〜３１３の接続点からグランドノードには、大きさがＶｄｄ／２／Ｒの電流が流れている。したがって、キルヒホッフの法則により、演算増幅器４０２の出力側から抵抗３１１〜３１３の接続点に、容量４０１を介して電流Ｖｄｄ／Ｒが流れ込む。この結果、制御電圧Ｖｃは漸増する。

そして、基準クロック信号ＣＬＫｒが立ち上がってからある程度の時間が経過したときに、遅延クロック信号ＣＬＫｄが立ち上がり、信号／ＵＰが電源電圧Ｖｄｄとなり、信号／ＵＰの入力端から抵抗３１１に、大きさがＶｄｄ／Ｒの電流が流れ込む。したがって、キルヒホッフの法則により、抵抗３１１〜３１３の接続点から演算増幅器４０２の出力側に、容量４０１を介して電流Ｖｄｄ／Ｒが流れ出す。この結果、制御電圧Ｖｃは漸減して元のレベルに戻る。

その後、基準クロック信号ＣＬＫｒが立ち下がったとき、信号ＤＮはグランド電圧Ｖｓｓ（＝０）となり、抵抗３１２から信号ＤＮの入力端に、大きさがＶｄｄ／２／Ｒの電流が流れ出す。したがって、信号／ＵＰの入力端から抵抗３１１に流れ込む電流は、抵抗３１２及び３１３を通じて流れ出し、ループフィルタ４０には流れ込まなくなる。すなわち、基準クロック信号ＣＬＫｒがＬｏレベルにある間は、チャージポンプ回路３０のプッシュプル動作は見かけ上停止する。

以上のように、図１１に示したチャージポンプ回路３０及びループフィルタ４０を備えた遅延ロックドループ回路は、図９に示した本参考例に係る遅延ロックドループ回路と同様の動作をする。しかも、図１１に示した変形例ではスイッチを用いていないためスイッチングノイズに起因する電流精度の劣化がなく、また、図９に示した遅延ロックドループ回路よりも低電圧での動作が可能となる。

（第４の参考例）
図１２は、第４の参考例に係る遅延ロックドループ回路の構成を示す。本参考例に係る遅延ロックドループ回路は、上記の第１の実施形態及び各参考例に係る遅延ロックドループ回路のいずれか二つを組み合わせた構成をしており、第１の遅延ロックドループ回路は、遅延素子１０ｒ、信号生成回路２０ｒ、チャージポンプ回路３０ｒ、及びループフィルタ４０ｒを備え、第２の遅延ロックドループ回路は、遅延素子１０ｆ、信号生成回路２０ｆ、チャージポンプ回路３０ｆ、及びループフィルタ４０ｆを備えている。第１及び第２の遅延ロックドループ回路は、それぞれ、基準クロック信号ＣＬＫｒの立ち上がり及び立ち下がりから遅延して論理レベルが変化する遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆを出力する。第１及び第２の遅延ロックドループ回路の具体的構成は、第１の実施形態及び各参考例で説明した通りである。また、本参考例に係る遅延ロックドループ回路はクロック生成回路５０を備えている。以下、本参考例に特徴的な部分についてのみ説明する。

クロック生成回路５０は、遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆから遅延クロック信号ＣＬＫｄを生成する。図１３は、本参考例に係る遅延ロックドループ回路のタイミングチャートを示す。遅延クロック信号ＣＬＫｄの生成方法はさまざまであるが、例えば、図１３に示したように、遅延クロック信号ＣＬＫｄは、遅延クロック信号ＣＬＫｄｒが立ち上がることによって立ち上がり、遅延クロック信号ＣＬＫｄｆが立ち上がることによって立ち下がるようにすればよい。

特に、遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆがそれぞれ基準クロック信号ＣＬＫｒのオンデューティ及びオフデューティのちょうど半分の時点で立ち上がるように、第１及び第２の遅延ロックドループ回路を構成することによって、遅延クロック信号ＣＬＫｄは、基準クロック信号ＣＬＫｒのオンデューティのちょうど半分の時点で立ち上がり、オフデューティのちょうど半分の時点で立ち下がる。ここで、基準クロック信号ＣＬＫｒの周期をＴ、デューティ比をαとすると、遅延クロック信号ＣＬＫｄのオンデューティの時間は、
αＴ／２＋（１−α）Ｔ／２＝Ｔ／２
となり、基準クロック信号ＣＬＫｒのちょうど半分の周期（Ｔ／２）となる。すなわち、基準クロック信号ＣＬＫｒのデューティ比にかかわらず遅延クロック信号ＣＬＫｄのデューティ比は５０％となる。

以上、本参考例によると、基準クロック信号ＣＬＫｒから１／４位相（９０°）遅れ及び３／４位相（２７０°）遅れで論理レベルが変化する遅延クロック信号ＣＬＫｄが生成される。また、基準クロック信号ＣＬＫｒのデューティ比が補正される。

さらに、本参考例においては、遅延素子１０ｒと遅延素子１０ｆを、差動回路で構成すれば、ノイズに対してより強い構成となる。具体的には、図１４で示す差動回路で構成可能である。図１４に示した遅延素子１０Ａは、図２に示した反転回路１１と同様の反転回路１１ａ及び１１ｂ、及び、差動増幅器を有する波形整形回路１２Ａを備えている。反転回路１１ａ及び１１ｂは、それぞれ、差動入力信号として信号ＩＮ⁺及びＩＮ^-を受ける。波形整形回路１２Ａは、反転回路１１ａ及び１１ｂの出力を受けて波形整形し、信号ＯＵＴ⁺及びＯＵＴ^-を出力する。図１４に示した差動回路を図１２に示した遅延ロックドループ回路に適用する場合は、信号ＩＮ⁺として基準クロック信号ＣＬＫｒを、信号ＩＮ^-として基準クロック信号ＣＬＫｒの反転信号を入力し、信号ＯＵＴ⁺及びＯＵＴ^-を遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆにそれぞれ対応させればよい。このように、遅延素子を差動回路で構成することにより、電源などで発生する同相位相ノイズがキャンセルされ、より高精度の遅延クロック信号を生成することができる。

（第５の参考例）
図１５は、第５の参考例に係る遅延ロックドループ回路の構成を示す。本参考例に係る遅延ロックドループ回路は、第４の参考例に係る遅延ロックドループ回路における第１及び第２の遅延ロックドループ回路に、互いに逆位相関係にある基準クロック信号ＣＬＫｒ及びその反転（以下、「基準クロック信号／ＣＬＫｒ」と表す）を与える構成となっている。

第１及び第２の遅延ロックドループ回路は、それぞれ、基準クロック信号ＣＬＫｒ及び／ＣＬＫｒの立ち上がり（又は立ち下がり）から遅延して論理レベルが変化する遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆを出力する。すなわち、第２の遅延ロックドループ回路は、実質的に、基準クロック信号ＣＬＫｒの立ち下がり（又は立ち上がり）から遅延して論理レベルが変化する遅延クロック信号ＣＬＫｄｆを出力するものであり、クロック生成回路５０によって生成される遅延クロック信号ＣＬＫｄは第４の参考例の場合と同様である。

本参考例では、第１及び第２の遅延ロックドループ回路の極性を同一にすることができる。したがって、第１及び第２の遅延ロックドループ回路として同じものを使用することができるため、回路設計が容易になる。

なお、第４及び第５の参考例では、遅延素子１０ｒ及び１０ｆのそれぞれによって生成された遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆから新たな遅延クロック信号ＣＬＫｄを生成しているが、本発明はこれに限定されるものではない。遅延クロック信号ＣＬＫｄは、遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆ以外にも、遅延クロック信号ＣＬＫｄｒ及びＣＬＫｄｆに基づいて生成された信号であって基準クロック信号ＣＬＫｒ及び／ＣＬＫｒの立ち上がり（又は立ち下がり）から所定位相だけ遅延して論理レベルが変化する信号、例えば、信号生成回路２０ｒ及び２０ｆのそれぞれによって生成された信号ＵＰ又は信号ＤＮから生成するようにしてもよい。

同様に、第１の実施形態及び各参考例に係る遅延ロックドループ回路の出力クロック信号は、遅延素子１０によって生成された遅延クロック信号ＣＬＫｄに限られず、例えば、信号生成回路２０によって生成された信号ＵＰ又は第１の実施形態の場合には信号ＤＮであってもよい。信号ＵＰは遅延クロック信号ＣＬＫｄが波形整形されたものであるから、むしろ信号ＵＰを遅延ロックドループ回路の出力とした方が好ましい。

また、図４その他のタイミングチャートに示したような、基準クロック信号ＣＬＫｒのオンデューティ（又はオフデューティ）中に、一旦増加（又は減少）した後元のレベルに戻るといった制御電圧Ｖｃの変化は、基準クロック信号ＣＬＫｒの立ち上がり及び立ち下がり並びに遅延クロック信号ＣＬＫｄの立ち上がり（遅延クロック信号ＣＬＫｄが基準クロック信号ＣＬＫｒの立ち上がり及び立ち下がりのいずれか一方から遅延して立ち下がる場合には当該立ち下がり）に応じて相補的に変化する信号ＵＰ及びＤＮに基づいて、実現可能である。したがって、上記第１の実施形態及び各参考例で説明した信号生成回路２０及びチャージポンプ回路３０以外にもさまざまな回路構成が実現可能である。例えば、図６のタイミングチャートにおいて、信号ＵＰが遅延クロック信号ＣＬＫｄの立ち上がりから基準クロック信号ＣＬＫｒの立ち下がりまでの間に論理レベルＨｉとなるように信号生成回路２０及びチャージポンプ回路３０の構成を変更しても、本発明が奏する効果に何ら違いはない。

本発明に係る遅延ロックドループ回路は、基準クロック信号のデューティ比にかかわらず高精度かつ定常ジッタがない遅延クロック信号を生成するため、ＤＤＲ（ダブル・データ・レート）規格のインタフェースに、特に有用である。

１０，１０Ａ，１０ｒ，１０ｆ 遅延素子
１１，１１ａ，１１ｂ 反転回路（第１の回路）
１２，１２Ａ 波形整形回路（第２の回路）
２０，２０ｒ、２０ｆ 信号生成回路
３０，３０ｒ、３０ｆ チャージポンプ回路
４０，４０ｒ、４０ｆ ループフィルタ
５０ クロック生成回路
１１１ トランジスタ（第１のトランジスタ）
１１２ トランジスタ（第２のトランジスタ）
１１３ トランジスタ（第３のトランジスタ）
１１４ トランジスタ（電流源）
１２１ インバータ
１２２ トランジスタ
３０１ 電流源（第１の電流源）
３０２ スイッチ（第１のスイッチ）
３０３ 電流源（第２の電流源）
３０４ スイッチ（第２のスイッチ）
３０５ 電流源（第３の電流源）
３０６ スイッチ（第３のスイッチ）
３０７ 電流源（第４の電流源）
３０８ スイッチ（第４のスイッチ）
３０９ 電流源（第５の電流源）
３１１ 抵抗（第１の抵抗）
３１２ 抵抗（第２の抵抗）
３１３ 抵抗（第３の抵抗）
４０１ 容量
４０２ 演算増幅器

Claims (8)

1. 基準クロック信号の第１の論理レベルから第２の論理レベルへの第１の変化から遅延して、第１の論理レベルから第２の論理レベルへ変化する遅延クロック信号を生成する遅延素子と、
   前記基準クロック信号の第１の変化、前記基準クロック信号の前記第２の論理レベルから前記第１の論理レベルへの第２の変化、及び前記遅延クロック信号の変化に応じて相補的に変化する第１及び第２の信号を生成する信号生成回路と、
   前記第１及び第２の信号に従って、前記基準クロック信号の第１の変化から前記遅延クロック信号の変化までの間、プッシュ動作及びプル動作のいずれか一方である第１の動作を行い、前記遅延クロック信号の変化から前記基準クロック信号の第２の変化までの間、プッシュ動作及びプル動作の他方である第２の動作を行うチャージポンプ回路と、
   前記チャージポンプ回路の出力を積分してアナログ信号を出力するループフィルタとを備え、
   前記遅延素子は、前記ループフィルタの出力に基づいて、前記基準クロック信号の第１の変化から前記遅延クロック信号の変化までの遅延量を制御する、遅延ロックドループ回路において、
   前記遅延素子は、
   直列に接続され、ゲートに前記基準クロック信号を受ける互いに逆極性の第１及び第２のトランジスタ、及びこれらトランジスタの間に接続され、ゲートに前記ループフィルタの出力を受ける第３のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタとの間の所定ノードの電圧を出力信号とする第１の回路と、
   前記第１の回路の出力信号の波形を整形する第２の回路とを備えたものである
   ことを特徴とする遅延ロックドループ回路。
2. 請求項１に記載の遅延ロックドループ回路において、
   前記ループフィルタが、波形に鈍利のある出力で前記第３のトランジスタを制御する
   ことを特徴とする遅延ロックドループ回路。
3. 請求項１に記載の遅延ロックドループ回路において、
   前記第１の回路の出力信号の立ち上がり及び立ち下がりのいずれか一方が他方に対してなだらかな変化をする
   ことを特徴とする遅延ロックドループ回路。
4. 請求項３に記載の遅延ロックドループ回路において、
   前記第２の回路は、なだらかな変化をする前記第１の回路の出力信号の立ち上がり及び立ち下がりのいずれか一方を波形整形して、急峻なエッジを有する前記遅延クロック信号を生成する
   ことを特徴とする遅延ロックドループ回路。
5. 基準クロック信号を受けて遅延させた遅延クロック信号を出力する遅延素子と、
   前記基準クロックと前記遅延クロック信号とを個々に入力して互いに異なる位相の第１の信号及び第２の信号を生成して出力する信号生成回路と、
   前記第１の信号及び第２の信号を個々に与えてプッシュ・プル動作させた電流を出力するチャージポンプ回路と、
   前記チャージポンプ回路の出力信号を積分した信号を出力するループフィルタと、
   前記遅延クロック信号を出力する出力端子と、を備え、
   前記ループフィルタの出力信号によって前記遅延クロック信号の一方のエッジの遅延量を制御する
   ことを特徴とする遅延ロックドループ回路。
6. 請求項５に記載の遅延ロックドループ回路において、
   前記遅延素子が、入力信号を論理反転した信号を出力する反転回路と、前記反転回路の出力信号を波形整形した信号を出力する波形整形回路とを備え、
   前記ループフィルタの出力信号によって、前記反転回路における接地端子への電荷移動に制限を与える
   ことを特徴とする遅延ロックドループ回路。
7. 請求項６に記載の遅延ロックドループ回路において、
   前記遅延素子が、
   第１極性の第１のトランジスタ、第２極性の第２、第３のトランジスタを並列接続した並列接続列及び、第１極性の第４のトランジスタを備えて入力信号を論理反転した信号を出力する反転回路と、
   前記反転回路の出力信号を波形整形した信号を出力する波形整形回路とを備え、
   前記第１のトランジスタ、前記並列接続列、前記第４のトランジスタを２つの電源端子間において縦続接続し、
   前記第１及び第４のトランジスタのゲートに前記基準クロック信号を与え、前記第２のトランジスタの制御端子に前記ループフィルタの出力信号を与え、前記第３のトランジスタの制御端子に電圧を与え、前記縦続接続したトランジスタの接続部から信号を出力する
   ことを特徴とする遅延ロックドループ回路。
8. 請求項７に記載の遅延ロックドループ回路において、
   前記第１のトランジスタと前記第２、第３のトランジスタの共通接続部から前記信号を出力する
   ことを特徴とする遅延ロックドループ回路。

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