JP4590106B2

JP4590106B2 - デュアル制御アナログ遅延素子

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Publication number: JP4590106B2
Application number: JP2000603146A
Authority: JP
Inventors: リイ，キ−ジュン; ビューラー，ガープリート
Original assignee: Conversant Intellectual Property Management Inc; Mosaid Technologies Inc
Current assignee: Mosaid Technologies Inc
Priority date: 1999-02-26
Filing date: 2000-02-25
Publication date: 2010-12-01
Anticipated expiration: 2020-02-25
Also published as: US7263117B2; US6559699B2; EP1188239A1; EP1188239B1; WO2000052822A1; CA2263061A1; KR20010112287A; KR100690442B1; US8063687B2; CA2263061C; JP2003533900A; DE60013128T2; US20030231041A1; US20080036500A1; US20020027464A1; DE60013128D1; AU2790100A

Description

【０００１】
【発明の分野】
この発明は、遅延ロックループの分野に関し、特に、新規な遅延素子に関する。
【０００２】
【発明の背景】
遅延ロックループは、内部クロック信号のタイミングを制御して、入力または外部クロック信号のものと適合させるために使用される。典型的には、外部クロック信号は遅延線を通され、ここで外部クロック信号は、制御可能な時間の間遅延される。遅延線の出力信号は、クロック配分ツリーを介してクロックされるよう回路に与えられる。配分ツリーからのクロック信号の１つ（内部クロック信号）は、外部クロックとともに比較器に与えられ、比較器は任意の位相差を決定する。この差は、遅延線制御信号を生成するために使用され、この信号は、遅延を変動させるために遅延線に与えられ、それにより外部クロック信号と内部クロック信号とのいかなる位相差をも最小にする。
【０００３】
典型的には、遅延線は、粗遅延素子と、１つ以上の細密遅延素子とから形成される。１つ以上の粗遅延素子は、細密遅延素子と直列に接続される。細密遅延素子は、１つの粗遅延素子の最大の時間遅延に調整可能である。この構造を使用するシステムは、１９９８年６月３０日に出願された、「プロセス、電圧および温度に依存しない切換遅延補償スキーム」（“Process, Voltage and Temperature Independent Switched Delay Compensation Scheme”）と題する、ガープリート・ビューラー（Gurpreet Bhullar）らによって発明された、米国特許出願連続番号第０９／１０６，７５５号に記載され、これは引用により援用される。
【０００４】
この種の遅延線において、複数個のインバータが、入力クロックを受ける入力と出力との間に直列に接続される。遅延線制御によって制御されるスイッチは、種々のインバータをバイパスするために切換えられ、外部クロック信号がいくつのインバータを通過しなければならないかを制御する。
【０００５】
しかしながら、細密遅延素子でさえもステップで制御されるので、何らかのジッタが残ることがわかっている。これは、ロック点についてＤＬＬ設定を維持しようとする際、ＤＬＬ制御回路がある細密遅延素子を連続的に追加および除去しようとするかもしれないからである。ある細密制御ステップが、内部クロック信号が外部クロックと正確に位相が同じであるように遅延を設定しないのであれば、ロック点についてジッタが存在するであろう。
【０００６】
粗素子の遅延は、温度および電圧条件により細密遅延制御のダイナミックレンジによって提供可能である最大限よりも長い遅延を有することができるので、細密遅延線が１つの粗遅延素子を常に補償できるとは限らない、ということもわかっている。
【０００７】
電源レールに対するノイズが、ＲＣ−ベースのインバータ遅延線の場合特に、遅延線の出力信号においてジッタをもたらすことがある、ということもわかっている。
【０００８】
デジタル遅延線はまた、デジタル遅延線を設けるために必要とされる抵抗およびキャパシタのために、かなりの集積回路面積を占める。
【０００９】
できる限り大きなダイナミックレンジを有することも所望されている。このダイナミックレンジは、固定の粗遅延素子および細密遅延素子を有する遅延線においては限られている。さらに、遅延線の各遅延素子は、温度および電圧の変動により遅延の大きな変動を被る。
【００１０】
【発明の概要】
本発明は、上記のデジタル遅延線に対していくつかの利点を有する。ある遅延変動を与えるために５つの遅延素子を有していたプロトタイプにおける、上記デジタル遅延線と比較して、２つのみの素子が、本発明を用いてほぼ同じダイナミックレンジを達成するために必要とされた。したがって、各素子のダイナミックレンジにおいてかなりの改良がある。
【００１１】
本発明はまた、複数の抵抗およびキャパシタが必要とされないので、ほぼ同じ遅延に対して、上記デジタル遅延線よりも小さい集積回路チップ面積を占める。
【００１２】
ダイナミックレンジは、本発明において周波数が減少すると増大するが、これは、低周波数装置においておよびテスト目的のために必要とされるであろう増大した遅延時間を構成するのにさらに素子が必要とされるであろう、デジタル遅延線のものとは反対である。
【００１３】
本発明に使用される制御電圧は、非常に正確であり、かつ温度変動および電圧変動に対して影響されないものとすることができる。したがって、遅延は、プロセス変動の影響を実質的に受けない。
【００１４】
本発明は、先行技術のデジタル遅延素子の代わりに、アナログ遅延素子を使用する。
【００１５】
本発明のある実施例に従えば、入力クロック信号を遅延させる方法は、
（ａ）デジタルクロック信号を受けるステップと、
（ｂ）粗遅延制御入力および細密遅延制御入力の両方を有するアナログ遅延素子にデジタルクロック信号を与えるステップと、
（ｃ）粗遅延制御信号および細密遅延制御信号の両方をそれぞれの粗遅延制御入力および細密遅延制御入力に与え、遅延素子を介して細かいおよび粗い遅延の量を制御するステップと、
（ｄ）遅延素子を介して、細かい遅延および粗い遅延の合計に等しい量分だけ入力クロック信号から遅延されたデジタルクロック信号を出力するステップとを含む。
【００１６】
別の実施例に従えば、遅延され、出力クロック信号として出力端子に与えられるべき入力クロック信号を受けるための入力端子を有する遅延素子であって、遅延素子は、
（ａ）第１の入力ノードと、
（ｂ）第１の入力ノードでランプ電圧を生成するための回路と、
（ｃ）基準電圧を受けるための第２の入力ノードと、
（ｄ）第１の入力ノードのランプ電圧レベルを第２の入力ノードの基準電圧と比較し、かつ出力信号を与えるための回路と、
（ｅ）入力信号を受け出力段を選択的に可能化および不能化するための回路を含む出力端子に出力信号を結合するための出力段とを含む。
【００１７】
別の実施例に従えば、入力クロック信号を受け入力クロック信号を内部で遅延させ出力クロック信号を発生するための遅延線であって、遅延線は、
（ａ）入力クロック信号を受けるための入力および出力クロック信号を与えるための出力を有し、かつ第１の遅延調整入力および第２の遅延調整入力を有するアナログ遅延素子と、
（ｂ）アナログ遅延素子の第１の遅延調整入力に第１のバイアス電圧を与えるための第１のバイアス電圧生成器と、
（ｃ）アナログ遅延素子の第２の遅延調整入力に第２のバイアス電圧を与えるための第２のバイアス電圧生成器と、
（ｄ）第１および第２の制御信号をそれぞれ第１および第２の電圧バイアス生成器に与えるための遅延線制御回路とを含む。
【００１８】
別の実施例に従えば、入力クロック信号の遅延の粗いおよび細かい制御のための遅延素子であって、
（ａ）入力クロック信号の各サイクルごとに、入力クロック信号の第１のエッジに実質的に従って開始するランプ信号を生成するためのランプ信号生成器と、
（ｂ）ランプ信号の傾斜を変動させ遅延素子内で粗い遅延を制御するための回路と、
（ｃ）制御可能なしきい値電圧を受け遅延素子内で細かい遅延を制御するための回路と、
（ｄ）しきい値電圧との予め定められた関係を有する値を達成するランプ信号に実質的に従う第１のエッジと、入力クロック信号の第２のエッジに実質的に従う第２のエッジとを有する出力クロック信号を与えるための回路とを含む。
【００１９】
別の実施例に従えば、少なくとも１つの遅延素子を有する遅延線を介してクロック信号を遅延させるための方法であって、
（ａ）デジタル入力クロック信号の第１のエッジを受けるステップと、
（ｂ）クロック信号の第１のエッジの存在に応答して第１のノードにおいて第１のランプ電圧を生成するステップとを含み、ランプ電圧は、バイアス電圧によって制御される電流に依存する傾斜を有し、さらに、
（ｃ）第１のランプ電圧と予め定められたしきい値電圧レベルとの比較に応答して第２のノードにおいて出力電圧の第１のエッジを生成するステップと、
（ｄ）第２のノードでの出力電圧の第１のエッジに応答してデジタル出力クロック信号の第１のクロックエッジを生成するステップと、
（ｅ）デジタル入力クロック信号の第２のエッジを受けるステップと、
（ｆ）デジタル入力クロックの第２のエッジに応答してデジタル出力クロック信号の第２のクロックエッジを生成するステップとを含む。
【００２０】
この発明は、以下の図面と関連付けて以下の詳細な説明を考慮することによりよりよく理解される。
【００２１】
【好ましい実施例の詳細な説明】
図１Ａおよび図１Ｂを参照し、キャパシタ１０１は、定電流源１０３と直列に接続され、ノードＮ１がそれらの接合を形成する。キャパシタ１０１は、ノードＮ１にも接続される比較器１１１の入力キャパシタンスを含むノードＮ１の固有キャパシタンスを用いることにより実現可能である。電界効果トランジスタ（ＦＥＴ）１０５のソース−ドレイン回路は、キャパシタと並列に接続される。外部クロック信号ＩＮが、信号１０７として図１Ｂに示すように、電界効果トランジスタ（ＦＥＴ）１０５のゲートに与えられる。
【００２２】
ＦＥＴ１０５が非導通である限り、キャパシタは実質的に線形に充電する。図示のｎチャネル型ＦＥＴについて、外部クロック信号がロー論理レベルである間、ＦＥＴのソース−ドレイン回路は非導通である。外部クロック信号がハイ論理レベルであれば、ＦＥＴ１０５のソース−ドレイン回路は導通し、キャパシタ１０１を放電する。その結果、連続的なランプ信号が、信号１０９として図１Ｂに示すように、各クロックサイクルごとに生成される。信号１０９は、ノードＮ１から比較器１１１の入力の一方に与えられ、比較器１１１は、その他方の入力に与えられる基準電圧Ｖ_Tを有する。図１Ｂに示すとおり、ノードＮ１の電圧は、ランプが時間ｔ_dで増大すると、Ｖ_Tを超える。
【００２３】
定電流の値は、キャパシタがより速くまたはより遅くのいずれで充電するかを制御し、それにより、図２に示す、時間遅延曲線対ノードＮ１電圧の傾斜を制御する。したがって、電流源は、遅延素子の粗い遅延特性を制御する。
【００２４】
たとえば、定電流源１０３が電流のある値を与えると仮定すると、キャパシタは特定の速度で充電し、図２に示す充電速度（傾斜）曲線の１つを確立する。ＦＥＴ１０５のゲートへの入力信号がハイになりＦＥＴ１０５を導通させることによりキャパシタが放電すると、比較器への出力は、ハイ論理レベルになる。入力信号がロー論理レベルになった後（時間ｔ_a）、ＦＥＴ１０５はオフに切換わり、キャパシタ１０１は充電を開始する。ランプ信号１０９は、比較器の反転しない入力に与えられる。ランプ電圧がその他方の入力に与えられる電圧値、Ｖ_Tに達するまで、そのときその出力信号がハイ論理レベルに切換わるのであるが、比較器１１１の出力はロー論理レベルのままである。ＩＮの信号のトレーリングエッジと、比較器１１１がノードＮ２でその出力信号にトレーリングエッジを生成する時間との時間の差が、粗い遅延時間ｔ_dを表わす。
【００２５】
電流を充電するキャパシタ１０１を制御することにより、時間遅延ｔ_dが、所望の粗い遅延タイミング値に制御可能であることがわかるだろう。
【００２６】
比較器１１１の入力の一方に与えられる電圧Ｖ_Tは、図２における曲線上の動作点を制御し、かつしたがって、遅延素子の細かい遅延特性を制御する。
【００２７】
したがって、細かい遅延の増大について、電圧は、特定の粗い遅延曲線の傾斜上の動作点の充電によって決定される、遅延時間をｔ₁からｔ₂に増大させる。粗い遅延の増大について、粗い遅延曲線の傾斜は、遅延時間を変化させ、したがって、たとえばｔ₁からｔ₃まで充電する。粗いおよび細かい時間遅延両方について、粗い遅延曲線傾斜も、曲線上の動作点も、遅延時間を変化させ、ｔ₁からｔ₄まで充電する。
【００２８】
上述したアナログ遅延素子の基本的概念は、遅延回路において具現化可能であり、そのブロック図を図３に示す。アナログ遅延素子３０４（１つ以上が図３に示すように互いに結合可能であり、当業者には直ちに理解されるように、入力クロック信号として同じデューティサイクルを有する出力クロック信号を生成するために、最小限２つの遅延素子が必要とされる。一般的に、偶数の遅延素子が必要であるが、１つのみをここには示した。）は、ＩＮでそれに与えられた外部クロックと、Ｐｂｉａｓ生成器３０２によって生成された粗遅延制御信号Ｐｂｉａｓと、Ｖｒｅｆ＿ｆｉｎｅ生成器３０５によって生成された細密遅延制御信号Ｖｒｅｆ＿ｆｉｎｅとを有する。Ｐｂｉａｓ信号は、図１Ａ、図１Ｂおよび図２を参照して記載された定電流値を制御するために使用され、したがって粗遅延制御信号である。Ｖｒｅｆ＿ｆｉｎｅ制御信号は、図１Ａの比較器に与えられるＶ_T信号に対応し、したがって細密遅延制御信号である。遅延された外部クロック信号は、遅延クロックとして遅延素子の出力にあるものと示される。
【００２９】
Ｎｂｉａｓ信号生成器３０１は、Ｐｂｉａｓ生成器３０２およびＶｒｅｆ＿ｆｉｎｅ生成器３０５におけるある種のＦＥＴの動作のためにバイアス信号を与えるために使用され、以下により詳細に記載される。
【００３０】
アナログ遅延線制御回路３０６は、以下により詳細に記載するように、Ｐｂｉａｓ生成器を制御するための粗遅延制御信号Ａ０〜Ａ３１を出力し、かつＶｒｅｆ＿ｆｉｎｅ生成器を制御するための細密遅延制御信号Ｂ０〜Ｂ４も出力する。
【００３１】
アナログ遅延線制御は、たとえば、外部クロックと遅延クロックとの間の位相ミスマッチを指定する外部から供給された信号（図示せず）に応答する。内部クロックは、典型的には、外部クロックから得られる。その結果、アナログ遅延線制御は、粗遅延制御信号を出力し、それによりＰｂｉａｓ生成器は、アナログ遅延素子の粗遅延制御入力（または、直列のアナログ遅延素子の粗遅延制御入力）に信号を入力するようになる。これにより、遅延素子の遅延時間は、上記のとおり変化させられる。
【００３２】
時間遅延が最適に近づくと、アナログ遅延線制御は、さらなる調整が必要とされないということを示すべきアナログ遅延線制御への外部信号までさらに、細密遅延制御信号が時間遅延に対して調整するようにする。実際には、粗い遅延制御が遅延を制御しすぎた場合には、これは、外部信号によってアナログ遅延線制御に示されるが、これは、細かい遅延制御を用いてアナログ遅延素子または直列の素子の遅延を最適な遅延まで調整する点まで粗い遅延を後戻りさせる。
【００３３】
図４は、遅延素子３０４の好ましい実施例の概略図である。キャパシタ１０１は、図１から繰返され、ＦＥＴ１０５も同様である。定電流源１０３は、別のＦＥＴ４０１によって与えられる。この好ましい実施例では、ＦＥＴ１０５は、ｎチャネルＦＥＴであり、ＦＥＴ４０１はｐチャネルＦＥＴである。
【００３４】
ノードＮ１は、比較器４１３の入力に与えられる。比較器は、ＦＥＴ４０６、４０７、４０４、４０５および４１０から形成される周知の構造のカレントミラー増幅器として特に示される。比較器への入力は、ＦＥＴ４０４のゲートにある。ＦＥＴ４０５および４０７の接合は、比較器の出力を形成し、ＦＥＴ４０５のゲートは、比較器のための第２の入力を形成する。バイアス電圧Ｖ_aは、ＦＥＴ４１０のゲートに与えられる。
【００３５】
ノードＮ２の、比較器の出力信号は、インバータ４０８の入力に与えられ、インバータの出力は、ＮＯＲゲート４０９の一方の入力に与えられる。ＦＥＴ１０５のゲートは、ＣＬＫ＿ｉｎ信号を受け、この信号はＮＯＲゲート４０９の第２の入力、およびプルダウンＦＥＴ４１２および４１４のゲートにも与えられ、この第１のＦＥＴは、ＦＥＴ４１０のソース−ドレイン回路に並列に接続されるソース−ドレイン回路を有し、この第２のＦＥＴは、ノードＮ２と接地との間に接続されるソース−ドレイン回路を有する。
【００３６】
動作時には、電圧Ｐｂｉａｓは、ＦＥＴ４０１に与えられ、これによりＦＥＴ４０１はその飽和領域において動作し、そのため、Ｐｂｉａｓの値によって制御される電流の値を有する定電流源として有効に動作する。他の制御された電流源実現化例は、当業者には予想可能である。
【００３７】
図７に示すタイミング図も参照すると、信号ＣＬＫ＿ｉｎの周期のハイ論理レベル部について、出力信号ＣＬＫ＿ｏｕｔは、ＮＯＲゲート４０９の作用のためにロー論理レベルに保たれる。信号ＣＬＫ＿ｉｎのハイ論理レベルはまた、ＦＥＴ１０５を導通させ、それによりキャパシタ１０１を放電する。ノードＮ１は、したがって、図７に示すように、ロー論理レベルに維持される。電源からＦＥＴ４０１および１０５を通って接地まで流れる定電流の量は、電圧Ｐｂｉａｓによって制御される。しかしながら、ＣＬＫ＿ｉｎがロー論理レベルであれば、実質的に電流はＦＥＴ１０５を流れない。
【００３８】
ＦＥＴ４１４に与えられるハイ論理レベル電圧は、それを導通させ、インバータ４０８の入力を接地にし、ＮＯＲゲート４０９への他方の入力をハイ論理レベルにする。ＮＯＲゲートの出力は、したがってロー論理レベルである。ＦＥＴ４１２のゲートに与えられるハイ論理レベル電圧は、それを導通させ、ノードＮ３を接地にし、それにより比較器４１３を不能化する。
【００３９】
図７に示す時間ｔ０において、ＣＬＫ＿ｉｎの立下がりエッジは、ＦＥＴ１０５のゲートに与えられる。その結果、ＦＥＴ１０５は導通を止め、キャパシタ１０１は充電を開始する。ランプ電圧は、図７に示すようにノードＮ１で始まるが、これは時間遅延ｔ_d、ただしｔ_d＝ｔ₁−ｔ₀の後、しきい値電圧Ｖｒｅｆ＿ｆｉｎｅを超える。ＦＥＴ１０５のチャネル長さＬに対する、ＦＥＴ１０５のゲート幅Ｗの比Ｗ／Ｌは、ＦＥＴ１０５のゲートとソースとの間の電圧がＦＥＴ４０１のそれよりも大きくなるように、ＦＥＴ４０１のＷ／Ｌよりもかなり大きいものであるべきである。なお、このシステムは、ＣＬＫ＿ｉｎの立下がりエッジについて上に記載されるが、ＣＬＫ＿ｉｎの立上がりエッジに応答する、デュアルシステムが実現可能である。
【００４０】
ＣＬＫ＿ｉｎ信号がロー論理レベルになると、ＦＥＴ４１２が不能化され、基準電圧Ｖａがそのゲートに与えられるＦＥＴ４１０が動作するのを可能にし、それにより比較器を活性化する。ＦＥＴ４１４も不能化され、ノードＮ２の出力信号がインバータ４０８への入力を決定することを可能にする。
【００４１】
ＦＥＴ４０５のゲートに与えられる細密制御電圧Ｖｒｅｆ＿ｆｉｎｅでは、ノードＮ１の電圧がＶｒｅｆ＿ｆｉｎｅレベルに達しそれを超えると、比較器４１３は、ＦＥＴブランチ４０６、４０４、４１０により多くの電流を通し、それによりＮ２ノードの電圧が、図７の曲線Ｎ２によって示すように、ローからハイ論理レベルに変化することを可能にする。これは、時間ｔ１で起きる。したがって、ＣＬＫ＿ｉｎ電圧の立下がりエッジが、時間ｔｄ分、時間ｔ０から時間ｔ１まで遅延される。この電圧は、インバータ４０８において反転され、そのため、ＮＯＲゲート４０９に与えられる電圧は、ＣＬＫ＿ｉｎ信号のそれと同じ極性となる。なお、インバータ４０８の出力はＮ２が時間ｔ₁でその切換点に達するまで切換わらない。効果的には、インバータ４０８は、ノードＮ２での依然としてアナログ信号であるものを、きれいなデジタル出力のＣＬＫ＿ｏｕｔに変形する。
【００４２】
ＣＬＫ＿ｉｎ信号は再び、ハイ論理レベルに戻り、ＦＥＴ１０５、４１２および４１４は可能化され、キャパシタ１０１を放電し（ノードＮ１を接地にし）、比較器４１３を不能化し、ノードＮ２を接地にし、ＮＯＲゲート４０９の出力をロー論理レベルにする。ＣＬＫ＿ｉｎ信号がその特定の所与の周波数で動作するとき、遅延された出力ＣＬＫ＿ｏｕｔが得られる、Ｎ１およびＮ２のもとでのランプ電圧の生成が、サイクルごとに繰返される。なお、出力信号ＣＬＫ＿ｏｕｔが遅延される、遅延ｔ_dは、２つの制御電圧、粗い遅延を決定するＰｂｉａｓと、細かい遅延を決定するＶｒｅｆ＿ｆｉｎｅとによって決定されることが重要である。カレントミラー比較器の使用は、制御電圧レベルＰｂｉａｓおよびＶｒｅｆ＿ｆｉｎｅに基づく遅延ｔ_dの正確なカスタマイズされた制御を可能にする。
【００４３】
図５は、粗遅延制御回路およびＰｂｉａｓ信号生成器の好ましい形の概略図である。これは、カレントミラー回路５００、電流制御回路５０１、およびキャパシタ５１０からなる。カレントミラー回路は、ＰＭＯＳＦＥＴ５０５および５０６、ＮＭＯＳＦＥＴ５０７および５０８、ならびにＰＭＯＳＦＥＴ５０９から形成される、正電源レールと接地との間に接続される３つのカレントミラーのカスケードからなる。キャパシタ５１０は、ＦＥＴ５０９の出力と接地との間に接続される。制御電圧Ｐｂｉａｓは、ＦＥＴ５０９の出力から得られる。
【００４４】
電流制御回路５０１は、各々が２つのＮＭＯＳＦＥＴ５０２Ａおよび５０３Ａ〜５０２Ｎおよび５０３Ｎで形成される、並列に接続された複数のプルダウン回路からなる。ＦＥＴの各対のソース−ドレイン回路は、ノードＮ３と接地との間に直列に接続され、ノードＮ３は、ＰＭＯＳＦＥＴ５０５を介して正電源レールに接続される。デコードされた選択論理信号Ａ０〜ＡＮは、ＦＥＴ５０２Ａ〜５０２Ｎのゲートの１つ以上に与えられ、バイアス電圧ｎｂｉａｓは、ＦＥＴ５０３Ａ〜５０３Ｎのゲートに与えられる。
【００４５】
ＦＥＴ５０３Ａ〜５０３Ｎのサイズは、それらのゲートに与えられる共通のｎｂｉａｓ電圧で、ＦＥＴが異なった抵抗を与えるように、互いに選択的に異なっている。ＦＥＴ５０２Ａ〜５０２Ｎのサイズは、それらのすべてが最小の抵抗を与えるようなものであるべきであり、それらのゲートに与えられる可能化電圧では、それらはスイッチとして働く。全体のサイズは、正電圧レール（ＶＤＤ）から、ＦＥＴ５０５を介し、ＦＥＴ５０２Ａ〜５０２Ｎによって形成されるスイッチ、それぞれのＦＥＴ５０３Ａ〜５０３Ｎを通り接地まで通過する電流が、ＦＥＴ５０３Ａ〜５０３Ｎを通る連続的な経路を通じて線形に変動する（増大する）ようなものであるべきである。好ましい実施例では、３２対のＦＥＴ５０２および５０３があった。基準電圧ｎｂｉａｓは、従来のＤＣ基準電圧生成器（図示せず）から受取られた。
【００４６】
信号Ａ０〜ＡＮは、カウンタ（たとえば、ＡＮ＝３２について５ビットのカウンタ５１４）によって与えられる信号をデコードするデコーダ５１２から得ることができる。カウンタは、周知の態様で、フィードバッククロック信号の位相を外部（クロック）信号と比較しＵＰ信号およびＤＮ信号を生成する遅延線制御３０６（図３）からアップおよびダウン（ＵＰ／ＤＮ）制御信号を受ける。
【００４７】
動作時には、ゲートバイアスｎｂｉａｓは、一定のＤＣ電圧であるので、ＮＭＯＳＦＥＴ５０３Ａ〜５０３Ｎのゲートバイアスは一定である。これらのＦＥＴを通過する電流は、それらのサイズによって決定される。ＦＥＴ５０２Ａ〜５０２Ｎのゲートは、図３を参照して言及された粗遅延制御信号Ａ０〜ＡＮを受ける。ＦＥＴ５０２Ａ〜５０２Ｎの１つ（または必要であればそれ以上）は、オンに切換えられ、それにより、ＦＥＴ５０３Ａ〜５０３Ｎの１つ（またはそれ以上）は、ノードＮ３と接地との間に接続されるようになる。一例として、Ａ０〜ＡＮ制御信号の１つのみが活性化されるならば、ＦＥＴ５０３Ａ〜５０３Ｎの対応する１つのサイズによって制御される定電流は、正電圧レールから、ＰＭＯＳ５０５を通ってノードＮ３へ、Ａ０〜Ａｎ制御信号によって活性化されるＦＥＴ５０２Ａ〜５０２Ｎの１つを通って、ＦＥＴ５０３Ａ〜５０３Ｎの対応する１つから接地まで通過する。図５のＦＥＴ５０５、５０６、５０７、５０８および５０９ならびに図４に示すＦＥＴ４０１の比に依存して、定電流は、図４の回路のノードＮ１に供給される。結果として、ノードＮ１のランプ傾斜が決定される。実際、このランプ傾斜は、制御信号Ａ０〜ＡＮによって決定される。
【００４８】
ノードＮ１のランプ傾斜は、図８に示すように、Ｎ２ノードのランプ傾斜にも影響を与える。図８は、図７と同様であるがより詳細が加えられ、特に、粗い制御でノードＮ１のランプ傾斜を変動させる効果を例示する。図８では、点線ＳＬ１は、ＦＥＴ５０３Ａ〜５０３Ｎの１つの有効抵抗がより小さい（より大きい定電流）ときノードＮ１の信号のより急峻な傾斜を示し、ＦＥＴ５０３Ａ〜５０３Ｎの１つの有効抵抗がより大きい（より小さい定電流）ときより浅い傾斜を示す。
【００４９】
回路において使用されるべきＦＥＴ５０３Ａ〜５０３Ｎ（および、対応するＦＥＴ５０２Ａ〜５０２Ｎおよび制御信号Ａ０〜ＡＮ）の数は、粗い遅延の量および必要とされる分解によって決定される。２つ以上のＦＥＴ５０３Ａ〜５０３Ｎは、単一の電流経路のみ（ＦＥＴ５０２および５０３の単一の対）を切換えることにより与えられ得るものよりも急峻なまたは中間であり得る特定の傾斜をもたらすために、並列に切換えられ異なった抵抗を与えることができる。
【００５０】
細密遅延制御電圧Ｖｒｅｆ＿ｆｉｎｅは、好ましくは、図６に示すような回路において生成される。電流制御回路６１１は、以下の記載を除いて、図５の電流制御回路５０１のものと同様に形成される。この場合には、直列に接続されたＦＥＴ対は、６０５Ａおよび６０５Ｎ〜６０６Ａおよび６０６Ｎであり、ＦＥＴ６０６のドレインは、ＦＥＴ６０５のソースに接続される。ＦＥＴ６０６Ａ〜６０６Ｎのサイズは、好ましくは、２進法で重み付けされる、すなわち、好ましい実施例では、５ビットが、３２個のステップを与えるために使用される。したがって、ＦＥＴ６０６ＡのこれらのＦＥＴの幅対長さの比（Ｗ／Ｌ）は１であり、その次は２Ｗ／Ｌであり、その次は４Ｗ／Ｌであり、その次は８Ｗ／Ｌであり、５の最後は１６Ｗ／Ｌであった。バイアス電圧ｎｂｉａｓは、ＦＥＴ６０６Ａ〜６０６Ｎのゲートに与えられる。
【００５１】
細密遅延制御電圧Ｂ０〜ＢＮは、スイッチＦＥＴ６０５Ａ〜６０５Ｎのゲートの１つ以上に与えられる。
【００５２】
カレントミラー６１３は、ＰＭＯＳＦＥＴ６０１および６０２からなり、抵抗６０３およびＮＭＯＳＦＥＴ６０４を通るプルダウン経路を有する。カレントミラーの出力は、出力信号Ｖｒｅｆ＿ｆｉｎｅを与える。Ｖｒｅｆ＿ｆｉｎｅのレベルは、カレントミラーの出力から接地へ流れる電流を設定するバイアス電流制御回路６１１によって制御される。バイアス電流制御回路６１１は、図６に示すように、各直列対が、信号Ｖｒｅｆを運ぶ出力と接地との間に並列に接続される、複数個の直列に接続されたＦＥＴ６０５Ａおよび６０６Ａ〜６０６Ａおよび６０６Ｎで形成される。抵抗６１２も直列対に並列に接続され、６１１におけるＦＥＴのいずれもが可能化されないときカレントミラーの出力に負荷を与える。
【００５３】
動作時には、定電流は、正電圧レールから、ＦＥＴ６０１、抵抗６０３およびＦＥＴ６０４を通過する。カレントミラー作用のために、比例の定電流は、ＦＥＴ６０１と６０２との間のサイズ比に従って、正電圧レールから、ＦＥＴ６０２および制御回路６１１を通って流れる。ＦＥＴ６０６Ａ〜６０６Ｎは、２進法で重み付けされた抵抗として機能する。制御信号Ｂ０〜ＢＮによる１つ以上のＦＥＴ６０５Ａ〜６０５Ｎの可能化の際、ＦＥＴ６０２を通って流れる定電流は、正電圧レールから１つ以上の対応するＦＥＴ６０６Ａ〜６０６Ｎを通って伝わる。出力での電圧Ｖｒｅｆ＿ｆｉｎｅは、正電圧レールでの電圧、たとえばＶＤＤの、ＦＥＴ６０２の抵抗およびＦＥＴ６０６Ａ〜６０６Ｎの単一または並列の抵抗の比倍、によって決定される。
【００５４】
したがって、図６に示す５ビットの例において、電圧Ｖｒｅｆ＿ｆｉｎｅは、Ｂ０〜Ｂ４制御信号の５ビットの２進法組合せによって３２個の異なったレベルを有することができる。制御信号Ｂ０〜Ｂ４（またはＢＮ）は、遅延線制御３０６におけるカウンタおよびデコーダを用いて、制御信号Ａ０〜ＡＮと同様の態様で生成可能であり、カウンタは、フィードバッククロックの位相と外部（入力）信号のそれとの比較からＵＰ／ＤＮ信号によって駆動される。
【００５５】
図９は、図７および図８の拡大された電圧曲線を例示し、細密遅延制御電圧Ｖｒｅｆ＿ｆｉｎｅの変動の効果を伴う。前述のとおり、ノードＮ１で、特定のランプ傾斜は、特定の粗制御信号Ａ０〜ＡＮによって決定される。変動する細かい遅延の効果を例示するために、Ｖｒｅｆ＿ｆｉｎｅの３つの値、ＶＦ１、ＶＦ２およびＶＦ３がこの曲線に重ね合せられる。ランプとのＶＦ３、ＶＦ２およびＶＦ１の交差は、それぞれ遅延ｔｄ３、ｔｄ２およびｔｄ１を与える、（ＣＬＫ＿ｏｕｔ曲線上に示される）回路の遅延動作点ｔ３、ｔ２およびｔ１を構成する。
【００５６】
それぞれＬＥ１、ＬＥ２およびＬＥ３での立上がりエッジとともに、ノードＮ２の信号の対応するタイミングも示す。異なった時間遅延された出力クロック信号のそれぞれの立上がりエッジも、曲線ＣＬＫ＿ｏｕｔにおいてＬＥ１、ＬＥ２およびＬＥ３として示す。
【００５７】
したがって、ノードＮ１（図４）でのランプの傾斜を変動させる、遅延素子または直列の素子（図３および図４）のＦＥＴ４０１に与えられる粗遅延信号Ｐｂｉａｓは、信号Ａ０〜ＡＮによって制御され、ランプの傾斜上の動作点を変動させる比較器４１３（図４）におけるＦＥＴ４０５に与えられる細密遅延信号Ｖｒｅｆ＿ｆｉｎｅが組合さり、広い程度までアナログ遅延素子における時間遅延を変動させ、前述の先行技術の構造で直面される問題を回避する。
【００５８】
このように上記説明は、可変のアナログ遅延素子によってデジタルクロック信号を制御し、制御可能な遅延を備えるデジタル出力クロック信号を発生するシステムを記載した。
【００５９】
上記の好ましい実施例の説明は、さまざまな目的のための特定の導電性タイプのＦＥＴならびに正の極性を有する電源および接地の使用を示したが、この発明の範囲内で、電源の極性の対応する変更とともに、反対の導電性のＦＥＴを代わりに使用できることが認められる。
【００６０】
この発明を理解する者は、ここに記載される原理を用いて代替の実施例および改良を想起するであろう。そのような実施例および改良は、前掲の特許請求の範囲に規定されるこの発明の精神および範囲内にあるものとみなされる。
【図面の簡単な説明】
【図１Ａ】この発明のその最も基本的な形での遅延素子のブロック図である。
【図１Ｂ】図１Ａの回路において観測され得る波形の図である。
【図２】図１の回路がいかにして遅延を制御するかを例示するために使用されるグラフの図である。
【図３】本発明の実施例に従って構成された２つのアナログ遅延素子を備える遅延線のブロック図である。
【図４】本発明の実施例に従って構成された遅延素子の概略図である。
【図５】本発明の実施例に従う粗遅延制御信号生成回路の概略図である。
【図６】本発明の実施例に従う細密遅延制御信号生成回路の概略図である。
【図７】特定の粗いおよび細かい設定のための図４の回路のさまざまな場所における波形を例示するプロットの図である。
【図８】２つの異なった粗い遅延設定を示す、図４の回路のさまざまな場所における波形を例示するプロットの図である。
【図９】異なった細かい遅延設定のための、図４の回路のさまざまな場所における波形を例示するプロットの図である。

Claims

入力信号を受けるとともに遅延させて、出力信号を生成するための装置であって、前記入力信号および前記出力信号の各々は、ローレベルおよびハイレベルを有し、
前記装置は、
第１および第２の遅延素子を備え、
前記第１および第２の遅延素子の各々は、遅延時間を有するとともに第１および第２の入力を有し、
前記第１の遅延素子は、前記入力信号に応答し、その前記遅延時間で内部的に遅延された信号を出力するように構成され、
前記第２の遅延素子は、その前記遅延時間で内部的に遅延された信号に応答し、前記出力信号を供給するように構成され、
前記装置は、
第１の制御信号に応答して、前記第１のおよび第２の遅延素子の各々の前記第１の入力に、第１のバイアス電圧を供給するための第１のバイアス電圧生成器と、
第２の制御信号に応答して、前記第１のおよび第２の遅延素子の各々の前記第２の入力に、第２のバイアス電圧を供給するための第２のバイアス電圧生成器とをさらに備える、装置。
前記第１および第２の遅延素子の前記遅延時間を選択的に調整するために、前記第１の制御信号および前記第２の制御信号を出力するためのコントローラをさらに備える、請求項１に記載の装置。
前記第１および第２の遅延素子の各々は、比較器を備える、請求項１または２に記載の装置。
前記第１の遅延素子は、
前記入力信号を受けるために、第１のノードに接続されたトランジスタと、
前記トランジスタが非導通の間に充電するためのキャパシタと、
前記キャパシタに電流を供給するために、前記第１のノードを通して前記キャパシタに直列に接続された電流源とをさらに備え、
前記比較器は、前記第１のノードにおける電圧を受け、前記電圧を前記第２のバイアス電圧と比較するように構成され、それによって前記内部的に遅延された信号を供給する、請求項３に記載の装置。
前記第２の遅延素子は、
前記第１の遅延素子からの前記内部的に遅延された信号を受けるために、第１のノードに接続されたトランジスタと、
前記トランジスタが非導通の間に充電するためのキャパシタと、
前記キャパシタに電流を供給するために、前記第１のノードを通して前記キャパシタに直列に接続された電流源とをさらに備え、
前記比較器は、前記第１のノードにおける電圧を受け、前記電圧を前記第２のバイアス電圧と比較するように構成され、それによって前記出力信号を供給する、請求項３に記載の装置。
前記第１のおよび第２の遅延素子の各々の前記比較器は、
前記第１および第２のバイアス電圧生成器の両方に、入力として第３のバイアス電圧を供給するための第３のバイアス電圧生成器をさらに備える、請求項４または５に記載の装置。
入力信号を受けるとともに遅延させて、出力信号を生成するための遅延素子であって、前記入力信号および前記出力信号の各々は、ローレベルおよびハイレベルを有し、
前記遅延素子は、
第１のプログラム可能なバイアス電圧に応答して一定電流を供給するための電流手段と、
第１のノードにおいて、前記電流手段に直列に接続されたオン・オフ装置とを備え、
前記オン・オフ装置は、前記入力信号に応答してターンオンまたはターンオフするように構成され、
前記遅延素子は、
前記オン・オフ装置がオンの間、充電するためのキャパシタと、
第１のトランジスタおよび第２のトランジスタと、
前記第１のトランジスタに直列に接続された第３のトランジスタとをさらに備え、
前記第３のトランジスタのゲートは、前記第１のノードに接続され、
前記遅延素子は、
第２のノードにおいて、前記第２のトランジスタに直列に接続された第４のトランジスタをさらに備え、
前記第４のトランジスタのゲートは、第２のプログラム可能なバイアス電圧に応答するように構成され、
前記出力信号は、前記第２のノードに供給され、
前記遅延素子は、
前記第１から第４のトランジスタをカレントミラーとして動作させるための、前記第３のトランジスタおよび前記第４のトランジスタの第３のノードに接続された第５のトランジスタをさらに備える、遅延素子。
前記電流手段は、
第６のトランジスタを備え、
前記第６のトランジスタのゲートは、第１の一組の信号に応答して第１のバイアス電圧生成器によって生成される前記第１のプログラム可能なバイアス電圧に応答する、請求項７に記載の遅延素子。
前記第２のプログラム可能なバイアス電圧は、第２の一組の信号に応答して第２のバイアス電圧生成器によって生成される、請求項８に記載の遅延素子。
前記第１のプログラム可能なバイアス電圧および前記第２のプログラム可能なバイアス電圧は、一緒になって、前記入力信号に加えられる遅延時間を決定して前記出力信号を生成し、
前記第１の一組の信号は、粗い遅延制御信号であり、
前記第２の一組の信号は、細かい遅延制御信号である、請求項９に記載の遅延素子。
前記第６のトランジスタは、第３のバイアス電圧を受ける、請求項８〜１０のいずれか１項に記載の遅延素子。
前記第１のバイアス電圧は、前記第１および第２の遅延素子の各々の前記遅延時間の粗い遅延を制御する、請求項１に記載の装置。
前記第２のバイアス電圧は、前記第１および第２の遅延素子の各々の前記遅延時間の細かい遅延を制御する、請求項１に記載の装置。
前記第１のノードに接続された前記トランジスタは、前記第１のバイアス電圧に応答する、請求項４または５に記載の装置。