JP2003533900A - デュアル制御アナログ遅延素子 - Google Patents
デュアル制御アナログ遅延素子Info
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- H03K2005/00019—Variable delay
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- H03K2005/00032—Dc control of switching transistors
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】
各々が選択的に調整される粗いおよび細かい遅延部を有するアナログ遅延素子からなる遅延線が記載される。粗遅延部は、入力クロック信号を受け、予め定められた粗い遅延設定に基づいて傾斜を有するランプ信号を生成する。細密遅延部は、予め定められた細かい遅延設定に基づいてしきい値電圧を生成する。比較器が、粗遅延ランプ信号電圧を細密遅延しきい値電圧と比較し、ランプ信号電圧が細密遅延しきい値電圧を超えるとき出力クロック信号を生成する。粗い遅延は、３２ビットのバイナリ入力信号に基づいて線形に調整可能であり、細かい遅延は、５ビットのバイナリ入力信号に基づいて２進法で重み付けして調整される。粗遅延部および細密遅延部はどちらも、出力クロック信号のフィードバックバージョンを入力クロック信号と比較し、制御信号を与えて遅延線において粗いおよび細かい遅延をインクリメントまたはデクリメントする遅延線制御回路によって制御される。
Description
【０００１】
この発明は、遅延ロックループの分野に関し、特に、新規な遅延素子に関する
。
。
【０００２】
遅延ロックループは、内部クロック信号のタイミングを制御して、入力または
外部クロック信号のものと適合させるために使用される。典型的には、外部クロ
ック信号は遅延線を通され、ここで外部クロック信号は、制御可能な時間の間遅
延される。遅延線の出力信号は、クロック配分ツリーを介してクロックされるよ
う回路に与えられる。配分ツリーからのクロック信号の１つ（内部クロック信号
）は、外部クロックとともに比較器に与えられ、比較器は任意の位相差を決定す
る。この差は、遅延線制御信号を生成するために使用され、この信号は、遅延を
変動させるために遅延線に与えられ、それにより外部クロック信号と内部クロッ
ク信号とのいかなる位相差をも最小にする。
外部クロック信号のものと適合させるために使用される。典型的には、外部クロ
ック信号は遅延線を通され、ここで外部クロック信号は、制御可能な時間の間遅
延される。遅延線の出力信号は、クロック配分ツリーを介してクロックされるよ
う回路に与えられる。配分ツリーからのクロック信号の１つ（内部クロック信号
）は、外部クロックとともに比較器に与えられ、比較器は任意の位相差を決定す
る。この差は、遅延線制御信号を生成するために使用され、この信号は、遅延を
変動させるために遅延線に与えられ、それにより外部クロック信号と内部クロッ
ク信号とのいかなる位相差をも最小にする。
【０００３】
典型的には、遅延線は、粗遅延素子と、１つ以上の細密遅延素子とから形成さ
れる。１つ以上の粗遅延素子は、細密遅延素子と直列に接続される。細密遅延素
子は、１つの粗遅延素子の最大の時間遅延に調整可能である。この構造を使用す
るシステムは、１９９８年６月３０日に出願された、「プロセス、電圧および温
度に依存しない切換遅延補償スキーム」（“Process, Voltage and Temperature
Independent Switched Delay Compensation Scheme”）と題する、ガープリー
ト・ビューラー（Gurpreet Bhullar）らによって発明された、米国特許出願連続
番号第０９／１０６，７５５号に記載され、これは引用により援用される。
れる。１つ以上の粗遅延素子は、細密遅延素子と直列に接続される。細密遅延素
子は、１つの粗遅延素子の最大の時間遅延に調整可能である。この構造を使用す
るシステムは、１９９８年６月３０日に出願された、「プロセス、電圧および温
度に依存しない切換遅延補償スキーム」（“Process, Voltage and Temperature
Independent Switched Delay Compensation Scheme”）と題する、ガープリー
ト・ビューラー（Gurpreet Bhullar）らによって発明された、米国特許出願連続
番号第０９／１０６，７５５号に記載され、これは引用により援用される。
【０００４】
この種の遅延線において、複数個のインバータが、入力クロックを受ける入力
と出力との間に直列に接続される。遅延線制御によって制御されるスイッチは、
種々のインバータをバイパスするために切換えられ、外部クロック信号がいくつ
のインバータを通過しなければならないかを制御する。
と出力との間に直列に接続される。遅延線制御によって制御されるスイッチは、
種々のインバータをバイパスするために切換えられ、外部クロック信号がいくつ
のインバータを通過しなければならないかを制御する。
【０００５】
しかしながら、細密遅延素子でさえもステップで制御されるので、何らかのジ
ッタが残ることがわかっている。これは、ロック点についてＤＬＬ設定を維持し
ようとする際、ＤＬＬ制御回路がある細密遅延素子を連続的に追加および除去し
ようとするかもしれないからである。ある細密制御ステップが、内部クロック信
号が外部クロックと正確に位相が同じであるように遅延を設定しないのであれば
、ロック点についてジッタが存在するであろう。
ッタが残ることがわかっている。これは、ロック点についてＤＬＬ設定を維持し
ようとする際、ＤＬＬ制御回路がある細密遅延素子を連続的に追加および除去し
ようとするかもしれないからである。ある細密制御ステップが、内部クロック信
号が外部クロックと正確に位相が同じであるように遅延を設定しないのであれば
、ロック点についてジッタが存在するであろう。
【０００６】
粗素子の遅延は、温度および電圧条件により細密遅延制御のダイナミックレン
ジによって提供可能である最大限よりも長い遅延を有することができるので、細
密遅延線が１つの粗遅延素子を常に補償できるとは限らない、ということもわか
っている。
ジによって提供可能である最大限よりも長い遅延を有することができるので、細
密遅延線が１つの粗遅延素子を常に補償できるとは限らない、ということもわか
っている。
【０００７】
電源レールに対するノイズが、ＲＣ−ベースのインバータ遅延線の場合特に、
遅延線の出力信号においてジッタをもたらすことがある、ということもわかって
いる。
遅延線の出力信号においてジッタをもたらすことがある、ということもわかって
いる。
【０００８】
デジタル遅延線はまた、デジタル遅延線を設けるために必要とされる抵抗およ
びキャパシタのために、かなりの集積回路面積を占める。
びキャパシタのために、かなりの集積回路面積を占める。
【０００９】
できる限り大きなダイナミックレンジを有することも所望されている。このダ
イナミックレンジは、固定の粗遅延素子および細密遅延素子を有する遅延線にお
いては限られている。さらに、遅延線の各遅延素子は、温度および電圧の変動に
より遅延の大きな変動を被る。
イナミックレンジは、固定の粗遅延素子および細密遅延素子を有する遅延線にお
いては限られている。さらに、遅延線の各遅延素子は、温度および電圧の変動に
より遅延の大きな変動を被る。
【００１０】
本発明は、上記のデジタル遅延線に対していくつかの利点を有する。ある遅延
変動を与えるために５つの遅延素子を有していたプロトタイプにおける、上記デ
ジタル遅延線と比較して、２つのみの素子が、本発明を用いてほぼ同じダイナミ
ックレンジを達成するために必要とされた。したがって、各素子のダイナミック
レンジにおいてかなりの改良がある。
変動を与えるために５つの遅延素子を有していたプロトタイプにおける、上記デ
ジタル遅延線と比較して、２つのみの素子が、本発明を用いてほぼ同じダイナミ
ックレンジを達成するために必要とされた。したがって、各素子のダイナミック
レンジにおいてかなりの改良がある。
【００１１】
本発明はまた、複数の抵抗およびキャパシタが必要とされないので、ほぼ同じ
遅延に対して、上記デジタル遅延線よりも小さい集積回路チップ面積を占める。
遅延に対して、上記デジタル遅延線よりも小さい集積回路チップ面積を占める。
【００１２】
ダイナミックレンジは、本発明において周波数が減少すると増大するが、これ
は、低周波数装置においておよびテスト目的のために必要とされるであろう増大
した遅延時間を構成するのにさらに素子が必要とされるであろう、デジタル遅延
線のものとは反対である。
は、低周波数装置においておよびテスト目的のために必要とされるであろう増大
した遅延時間を構成するのにさらに素子が必要とされるであろう、デジタル遅延
線のものとは反対である。
【００１３】
本発明に使用される制御電圧は、非常に正確であり、かつ温度変動および電圧
変動に対して影響されないものとすることができる。したがって、遅延は、プロ
セス変動の影響を実質的に受けない。
変動に対して影響されないものとすることができる。したがって、遅延は、プロ
セス変動の影響を実質的に受けない。
【００１４】
本発明は、先行技術のデジタル遅延素子の代わりに、アナログ遅延素子を使用
する。
する。
【００１５】
本発明のある実施例に従えば、入力クロック信号を遅延させる方法は、
（ａ） デジタルクロック信号を受けるステップと、
（ｂ） 粗遅延制御入力および細密遅延制御入力の両方を有するアナログ遅延
素子にデジタルクロック信号を与えるステップと、 （ｃ） 粗遅延制御信号および細密遅延制御信号の両方をそれぞれの粗遅延制
御入力および細密遅延制御入力に与え、遅延素子を介して細かいおよび粗い遅延
の量を制御するステップと、 （ｄ） 遅延素子を介して、細かい遅延および粗い遅延の合計に等しい量分だ
け入力クロック信号から遅延されたデジタルクロック信号を出力するステップと
を含む。
素子にデジタルクロック信号を与えるステップと、 （ｃ） 粗遅延制御信号および細密遅延制御信号の両方をそれぞれの粗遅延制
御入力および細密遅延制御入力に与え、遅延素子を介して細かいおよび粗い遅延
の量を制御するステップと、 （ｄ） 遅延素子を介して、細かい遅延および粗い遅延の合計に等しい量分だ
け入力クロック信号から遅延されたデジタルクロック信号を出力するステップと
を含む。
【００１６】
別の実施例に従えば、遅延され、出力クロック信号として出力端子に与えられ
るべき入力クロック信号を受けるための入力端子を有する遅延素子であって、遅
延素子は、 （ａ） 第１の入力ノードと、 （ｂ） 第１の入力ノードでランプ電圧を生成するための回路と、 （ｃ） 基準電圧を受けるための第２の入力ノードと、 （ｄ） 第１の入力ノードのランプ電圧レベルを第２の入力ノードの基準電圧
と比較し、かつ出力信号を与えるための回路と、 （ｅ） 入力信号を受け出力段を選択的に可能化および不能化するための回路
を含む出力端子に出力信号を結合するための出力段とを含む。
るべき入力クロック信号を受けるための入力端子を有する遅延素子であって、遅
延素子は、 （ａ） 第１の入力ノードと、 （ｂ） 第１の入力ノードでランプ電圧を生成するための回路と、 （ｃ） 基準電圧を受けるための第２の入力ノードと、 （ｄ） 第１の入力ノードのランプ電圧レベルを第２の入力ノードの基準電圧
と比較し、かつ出力信号を与えるための回路と、 （ｅ） 入力信号を受け出力段を選択的に可能化および不能化するための回路
を含む出力端子に出力信号を結合するための出力段とを含む。
【００１７】
別の実施例に従えば、入力クロック信号を受け入力クロック信号を内部で遅延
させ出力クロック信号を発生するための遅延線であって、遅延線は、 （ａ） 入力クロック信号を受けるための入力および出力クロック信号を与え
るための出力を有し、かつ第１の遅延調整入力および第２の遅延調整入力を有す
るアナログ遅延素子と、 （ｂ） アナログ遅延素子の第１の遅延調整入力に第１のバイアス電圧を与え
るための第１のバイアス電圧生成器と、 （ｃ） アナログ遅延素子の第２の遅延調整入力に第２のバイアス電圧を与え
るための第２のバイアス電圧生成器と、 （ｄ） 第１および第２の制御信号をそれぞれ第１および第２の電圧バイアス
生成器に与えるための遅延線制御回路とを含む。
させ出力クロック信号を発生するための遅延線であって、遅延線は、 （ａ） 入力クロック信号を受けるための入力および出力クロック信号を与え
るための出力を有し、かつ第１の遅延調整入力および第２の遅延調整入力を有す
るアナログ遅延素子と、 （ｂ） アナログ遅延素子の第１の遅延調整入力に第１のバイアス電圧を与え
るための第１のバイアス電圧生成器と、 （ｃ） アナログ遅延素子の第２の遅延調整入力に第２のバイアス電圧を与え
るための第２のバイアス電圧生成器と、 （ｄ） 第１および第２の制御信号をそれぞれ第１および第２の電圧バイアス
生成器に与えるための遅延線制御回路とを含む。
【００１８】
別の実施例に従えば、入力クロック信号の遅延の粗いおよび細かい制御のため
の遅延素子であって、 （ａ） 入力クロック信号の各サイクルごとに、入力クロック信号の第１のエ
ッジに実質的に従って開始するランプ信号を生成するためのランプ信号生成器と
、 （ｂ） ランプ信号の傾斜を変動させ遅延素子内で粗い遅延を制御するための
回路と、 （ｃ） 制御可能なしきい値電圧を受け遅延素子内で細かい遅延を制御するた
めの回路と、 （ｄ） しきい値電圧との予め定められた関係を有する値を達成するランプ信
号に実質的に従う第１のエッジと、入力クロック信号の第２のエッジに実質的に
従う第２のエッジとを有する出力クロック信号を与えるための回路とを含む。
の遅延素子であって、 （ａ） 入力クロック信号の各サイクルごとに、入力クロック信号の第１のエ
ッジに実質的に従って開始するランプ信号を生成するためのランプ信号生成器と
、 （ｂ） ランプ信号の傾斜を変動させ遅延素子内で粗い遅延を制御するための
回路と、 （ｃ） 制御可能なしきい値電圧を受け遅延素子内で細かい遅延を制御するた
めの回路と、 （ｄ） しきい値電圧との予め定められた関係を有する値を達成するランプ信
号に実質的に従う第１のエッジと、入力クロック信号の第２のエッジに実質的に
従う第２のエッジとを有する出力クロック信号を与えるための回路とを含む。
【００１９】
別の実施例に従えば、少なくとも１つの遅延素子を有する遅延線を介してクロ
ック信号を遅延させるための方法であって、 （ａ） デジタル入力クロック信号の第１のエッジを受けるステップと、 （ｂ） クロック信号の第１のエッジの存在に応答して第１のノードにおいて
第１のランプ電圧を生成するステップとを含み、ランプ電圧は、バイアス電圧に
よって制御される電流に依存する傾斜を有し、さらに、 （ｃ） 第１のランプ電圧と予め定められたしきい値電圧レベルとの比較に応
答して第２のノードにおいて出力電圧の第１のエッジを生成するステップと、 （ｄ） 第２のノードでの出力電圧の第１のエッジに応答してデジタル出力ク
ロック信号の第１のクロックエッジを生成するステップと、 （ｅ） デジタル入力クロック信号の第２のエッジを受けるステップと、 （ｆ） デジタル入力クロックの第２のエッジに応答してデジタル出力クロッ
ク信号の第２のクロックエッジを生成するステップとを含む。
ック信号を遅延させるための方法であって、 （ａ） デジタル入力クロック信号の第１のエッジを受けるステップと、 （ｂ） クロック信号の第１のエッジの存在に応答して第１のノードにおいて
第１のランプ電圧を生成するステップとを含み、ランプ電圧は、バイアス電圧に
よって制御される電流に依存する傾斜を有し、さらに、 （ｃ） 第１のランプ電圧と予め定められたしきい値電圧レベルとの比較に応
答して第２のノードにおいて出力電圧の第１のエッジを生成するステップと、 （ｄ） 第２のノードでの出力電圧の第１のエッジに応答してデジタル出力ク
ロック信号の第１のクロックエッジを生成するステップと、 （ｅ） デジタル入力クロック信号の第２のエッジを受けるステップと、 （ｆ） デジタル入力クロックの第２のエッジに応答してデジタル出力クロッ
ク信号の第２のクロックエッジを生成するステップとを含む。
【００２０】
この発明は、以下の図面と関連付けて以下の詳細な説明を考慮することにより
よりよく理解される。
よりよく理解される。
【００２１】
図１Ａおよび図１Ｂを参照し、キャパシタ１０１は、定電流源１０３と直列に
接続され、ノードＮ１がそれらの接合を形成する。キャパシタ１０１は、ノード
Ｎ１にも接続される比較器１１１の入力キャパシタンスを含むノードＮ１の固有
キャパシタンスを用いることにより実現可能である。電界効果トランジスタ（Ｆ
ＥＴ）１０５のソース−ドレイン回路は、キャパシタと並列に接続される。外部
クロック信号ＩＮが、信号１０７として図１Ｂに示すように、電界効果トランジ
スタ（ＦＥＴ）１０５のゲートに与えられる。
接続され、ノードＮ１がそれらの接合を形成する。キャパシタ１０１は、ノード
Ｎ１にも接続される比較器１１１の入力キャパシタンスを含むノードＮ１の固有
キャパシタンスを用いることにより実現可能である。電界効果トランジスタ（Ｆ
ＥＴ）１０５のソース−ドレイン回路は、キャパシタと並列に接続される。外部
クロック信号ＩＮが、信号１０７として図１Ｂに示すように、電界効果トランジ
スタ（ＦＥＴ）１０５のゲートに与えられる。
【００２２】
ＦＥＴ１０５が非導通である限り、キャパシタは実質的に線形に充電する。図
示のｎチャネル型ＦＥＴについて、外部クロック信号がロー論理レベルである間
、ＦＥＴのソース−ドレイン回路は非導通である。外部クロック信号がハイ論理
レベルであれば、ＦＥＴ１０５のソース−ドレイン回路は導通し、キャパシタ１
０１を放電する。その結果、連続的なランプ信号が、信号１０９として図１Ｂに
示すように、各クロックサイクルごとに生成される。信号１０９は、ノードＮ１
から比較器１１１の入力の一方に与えられ、比較器１１１は、その他方の入力に
与えられる基準電圧ＶTを有する。図１Ｂに示すとおり、ノードＮ１の電圧は、
ランプが時間ｔdで増大すると、ＶTを超える。
示のｎチャネル型ＦＥＴについて、外部クロック信号がロー論理レベルである間
、ＦＥＴのソース−ドレイン回路は非導通である。外部クロック信号がハイ論理
レベルであれば、ＦＥＴ１０５のソース−ドレイン回路は導通し、キャパシタ１
０１を放電する。その結果、連続的なランプ信号が、信号１０９として図１Ｂに
示すように、各クロックサイクルごとに生成される。信号１０９は、ノードＮ１
から比較器１１１の入力の一方に与えられ、比較器１１１は、その他方の入力に
与えられる基準電圧ＶTを有する。図１Ｂに示すとおり、ノードＮ１の電圧は、
ランプが時間ｔdで増大すると、ＶTを超える。
【００２３】
定電流の値は、キャパシタがより速くまたはより遅くのいずれで充電するかを
制御し、それにより、図２に示す、時間遅延曲線対ノードＮ１電圧の傾斜を制御
する。したがって、電流源は、遅延素子の粗い遅延特性を制御する。
制御し、それにより、図２に示す、時間遅延曲線対ノードＮ１電圧の傾斜を制御
する。したがって、電流源は、遅延素子の粗い遅延特性を制御する。
【００２４】
たとえば、定電流源１０３が電流のある値を与えると仮定すると、キャパシタ
は特定の速度で充電し、図２に示す充電速度（傾斜）曲線の１つを確立する。Ｆ
ＥＴ１０５のゲートへの入力信号がハイになりＦＥＴ１０５を導通させることに
よりキャパシタが放電すると、比較器への出力は、ハイ論理レベルになる。入力
信号がロー論理レベルになった後（時間ｔa）、ＦＥＴ１０５はオフに切換わり
、キャパシタ１０１は充電を開始する。ランプ信号１０９は、比較器の反転しな
い入力に与えられる。ランプ電圧がその他方の入力に与えられる電圧値、ＶTに
達するまで、そのときその出力信号がハイ論理レベルに切換わるのであるが、比
較器１１１の出力はロー論理レベルのままである。ＩＮの信号のトレーリングエ
ッジと、比較器１１１がノードＮ２でその出力信号にトレーリングエッジを生成
する時間との時間の差が、粗い遅延時間ｔdを表わす。
は特定の速度で充電し、図２に示す充電速度（傾斜）曲線の１つを確立する。Ｆ
ＥＴ１０５のゲートへの入力信号がハイになりＦＥＴ１０５を導通させることに
よりキャパシタが放電すると、比較器への出力は、ハイ論理レベルになる。入力
信号がロー論理レベルになった後（時間ｔa）、ＦＥＴ１０５はオフに切換わり
、キャパシタ１０１は充電を開始する。ランプ信号１０９は、比較器の反転しな
い入力に与えられる。ランプ電圧がその他方の入力に与えられる電圧値、ＶTに
達するまで、そのときその出力信号がハイ論理レベルに切換わるのであるが、比
較器１１１の出力はロー論理レベルのままである。ＩＮの信号のトレーリングエ
ッジと、比較器１１１がノードＮ２でその出力信号にトレーリングエッジを生成
する時間との時間の差が、粗い遅延時間ｔdを表わす。
【００２５】
電流を充電するキャパシタ１０１を制御することにより、時間遅延ｔdが、所
望の粗い遅延タイミング値に制御可能であることがわかるだろう。
望の粗い遅延タイミング値に制御可能であることがわかるだろう。
【００２６】
比較器１１１の入力の一方に与えられる電圧ＶTは、図２における曲線上の動
作点を制御し、かつしたがって、遅延素子の細かい遅延特性を制御する。
作点を制御し、かつしたがって、遅延素子の細かい遅延特性を制御する。
【００２７】
したがって、細かい遅延の増大について、電圧は、特定の粗い遅延曲線の傾斜
上の動作点の充電によって決定される、遅延時間をｔ1からｔ2に増大させる。粗
い遅延の増大について、粗い遅延曲線の傾斜は、遅延時間を変化させ、したがっ
て、たとえばｔ1からｔ3まで充電する。粗いおよび細かい時間遅延両方について
、粗い遅延曲線傾斜も、曲線上の動作点も、遅延時間を変化させ、ｔ1からｔ4ま
で充電する。
上の動作点の充電によって決定される、遅延時間をｔ1からｔ2に増大させる。粗
い遅延の増大について、粗い遅延曲線の傾斜は、遅延時間を変化させ、したがっ
て、たとえばｔ1からｔ3まで充電する。粗いおよび細かい時間遅延両方について
、粗い遅延曲線傾斜も、曲線上の動作点も、遅延時間を変化させ、ｔ1からｔ4ま
で充電する。
【００２８】
上述したアナログ遅延素子の基本的概念は、遅延回路において具現化可能であ
り、そのブロック図を図３に示す。アナログ遅延素子３０４（１つ以上が図３に
示すように互いに結合可能であり、当業者には直ちに理解されるように、入力ク
ロック信号として同じデューティサイクルを有する出力クロック信号を生成する
ために、最小限２つの遅延素子が必要とされる。一般的に、偶数の遅延素子が必
要であるが、１つのみをここには示した。）は、ＩＮでそれに与えられた外部ク
ロックと、Ｐｂｉａｓ生成器３０２によって生成された粗遅延制御信号Ｐｂｉａ
ｓと、Ｖｒｅｆ＿ｆｉｎｅ生成器３０５によって生成された細密遅延制御信号Ｖ
ｒｅｆ＿ｆｉｎｅとを有する。Ｐｂｉａｓ信号は、図１Ａ、図１Ｂおよび図２を
参照して記載された定電流値を制御するために使用され、したがって粗遅延制御
信号である。Ｖｒｅｆ＿ｆｉｎｅ制御信号は、図１Ａの比較器に与えられるＶT
信号に対応し、したがって細密遅延制御信号である。遅延された外部クロック信
号は、遅延クロックとして遅延素子の出力にあるものと示される。
り、そのブロック図を図３に示す。アナログ遅延素子３０４（１つ以上が図３に
示すように互いに結合可能であり、当業者には直ちに理解されるように、入力ク
ロック信号として同じデューティサイクルを有する出力クロック信号を生成する
ために、最小限２つの遅延素子が必要とされる。一般的に、偶数の遅延素子が必
要であるが、１つのみをここには示した。）は、ＩＮでそれに与えられた外部ク
ロックと、Ｐｂｉａｓ生成器３０２によって生成された粗遅延制御信号Ｐｂｉａ
ｓと、Ｖｒｅｆ＿ｆｉｎｅ生成器３０５によって生成された細密遅延制御信号Ｖ
ｒｅｆ＿ｆｉｎｅとを有する。Ｐｂｉａｓ信号は、図１Ａ、図１Ｂおよび図２を
参照して記載された定電流値を制御するために使用され、したがって粗遅延制御
信号である。Ｖｒｅｆ＿ｆｉｎｅ制御信号は、図１Ａの比較器に与えられるＶT
信号に対応し、したがって細密遅延制御信号である。遅延された外部クロック信
号は、遅延クロックとして遅延素子の出力にあるものと示される。
【００２９】
Ｎｂｉａｓ信号生成器３０１は、Ｐｂｉａｓ生成器３０２およびＶｒｅｆ＿ｆ
ｉｎｅ生成器３０５におけるある種のＦＥＴの動作のためにバイアス信号を与え
るために使用され、以下により詳細に記載される。
ｉｎｅ生成器３０５におけるある種のＦＥＴの動作のためにバイアス信号を与え
るために使用され、以下により詳細に記載される。
【００３０】
アナログ遅延線制御回路３０６は、以下により詳細に記載するように、Ｐｂｉ
ａｓ生成器を制御するための粗遅延制御信号Ａ０〜Ａ３１を出力し、かつＶｒｅ
ｆ＿ｆｉｎｅ生成器を制御するための細密遅延制御信号Ｂ０〜Ｂ４も出力する。
ａｓ生成器を制御するための粗遅延制御信号Ａ０〜Ａ３１を出力し、かつＶｒｅ
ｆ＿ｆｉｎｅ生成器を制御するための細密遅延制御信号Ｂ０〜Ｂ４も出力する。
【００３１】
アナログ遅延線制御は、たとえば、外部クロックと遅延クロックとの間の位相
ミスマッチを指定する外部から供給された信号（図示せず）に応答する。内部ク
ロックは、典型的には、外部クロックから得られる。その結果、アナログ遅延線
制御は、粗遅延制御信号を出力し、それによりＰｂｉａｓ生成器は、アナログ遅
延素子の粗遅延制御入力（または、直列のアナログ遅延素子の粗遅延制御入力）
に信号を入力するようになる。これにより、遅延素子の遅延時間は、上記のとお
り変化させられる。
ミスマッチを指定する外部から供給された信号（図示せず）に応答する。内部ク
ロックは、典型的には、外部クロックから得られる。その結果、アナログ遅延線
制御は、粗遅延制御信号を出力し、それによりＰｂｉａｓ生成器は、アナログ遅
延素子の粗遅延制御入力（または、直列のアナログ遅延素子の粗遅延制御入力）
に信号を入力するようになる。これにより、遅延素子の遅延時間は、上記のとお
り変化させられる。
【００３２】
時間遅延が最適に近づくと、アナログ遅延線制御は、さらなる調整が必要とさ
れないということを示すべきアナログ遅延線制御への外部信号までさらに、細密
遅延制御信号が時間遅延に対して調整するようにする。実際には、粗い遅延制御
が遅延を制御しすぎた場合には、これは、外部信号によってアナログ遅延線制御
に示されるが、これは、細かい遅延制御を用いてアナログ遅延素子または直列の
素子の遅延を最適な遅延まで調整する点まで粗い遅延を後戻りさせる。
れないということを示すべきアナログ遅延線制御への外部信号までさらに、細密
遅延制御信号が時間遅延に対して調整するようにする。実際には、粗い遅延制御
が遅延を制御しすぎた場合には、これは、外部信号によってアナログ遅延線制御
に示されるが、これは、細かい遅延制御を用いてアナログ遅延素子または直列の
素子の遅延を最適な遅延まで調整する点まで粗い遅延を後戻りさせる。
【００３３】
図４は、遅延素子３０４の好ましい実施例の概略図である。キャパシタ１０１
は、図１から繰返され、ＦＥＴ１０５も同様である。定電流源１０３は、別のＦ
ＥＴ４０１によって与えられる。この好ましい実施例では、ＦＥＴ１０５は、ｎ
チャネルＦＥＴであり、ＦＥＴ４０１はｐチャネルＦＥＴである。
は、図１から繰返され、ＦＥＴ１０５も同様である。定電流源１０３は、別のＦ
ＥＴ４０１によって与えられる。この好ましい実施例では、ＦＥＴ１０５は、ｎ
チャネルＦＥＴであり、ＦＥＴ４０１はｐチャネルＦＥＴである。
【００３４】
ノードＮ１は、比較器４１３の入力に与えられる。比較器は、ＦＥＴ４０６、
４０７、４０４、４０５および４１０から形成される周知の構造のカレントミラ
ー増幅器として特に示される。比較器への入力は、ＦＥＴ４０４のゲートにある
。ＦＥＴ４０５および４０７の接合は、比較器の出力を形成し、ＦＥＴ４０５の
ゲートは、比較器のための第２の入力を形成する。バイアス電圧Ｖaは、ＦＥＴ
４１０のゲートに与えられる。
４０７、４０４、４０５および４１０から形成される周知の構造のカレントミラ
ー増幅器として特に示される。比較器への入力は、ＦＥＴ４０４のゲートにある
。ＦＥＴ４０５および４０７の接合は、比較器の出力を形成し、ＦＥＴ４０５の
ゲートは、比較器のための第２の入力を形成する。バイアス電圧Ｖaは、ＦＥＴ
４１０のゲートに与えられる。
【００３５】
ノードＮ２の、比較器の出力信号は、インバータ４０８の入力に与えられ、イ
ンバータの出力は、ＮＯＲゲート４０９の一方の入力に与えられる。ＦＥＴ１０
５のゲートは、ＣＬＫ＿ｉｎ信号を受け、この信号はＮＯＲゲート４０９の第２
の入力、およびプルダウンＦＥＴ４１２および４１４のゲートにも与えられ、こ
の第１のＦＥＴは、ＦＥＴ４１０のソース−ドレイン回路に並列に接続されるソ
ース−ドレイン回路を有し、この第２のＦＥＴは、ノードＮ２と接地との間に接
続されるソース−ドレイン回路を有する。
ンバータの出力は、ＮＯＲゲート４０９の一方の入力に与えられる。ＦＥＴ１０
５のゲートは、ＣＬＫ＿ｉｎ信号を受け、この信号はＮＯＲゲート４０９の第２
の入力、およびプルダウンＦＥＴ４１２および４１４のゲートにも与えられ、こ
の第１のＦＥＴは、ＦＥＴ４１０のソース−ドレイン回路に並列に接続されるソ
ース−ドレイン回路を有し、この第２のＦＥＴは、ノードＮ２と接地との間に接
続されるソース−ドレイン回路を有する。
【００３６】
動作時には、電圧Ｐｂｉａｓは、ＦＥＴ４０１に与えられ、これによりＦＥＴ
４０１はその飽和領域において動作し、そのため、Ｐｂｉａｓの値によって制御
される電流の値を有する定電流源として有効に動作する。他の制御された電流源
実現化例は、当業者には予想可能である。
４０１はその飽和領域において動作し、そのため、Ｐｂｉａｓの値によって制御
される電流の値を有する定電流源として有効に動作する。他の制御された電流源
実現化例は、当業者には予想可能である。
【００３７】
図７に示すタイミング図も参照すると、信号ＣＬＫ＿ｉｎの周期のハイ論理レ
ベル部について、出力信号ＣＬＫ＿ｏｕｔは、ＮＯＲゲート４０９の作用のため
にロー論理レベルに保たれる。信号ＣＬＫ＿ｉｎのハイ論理レベルはまた、ＦＥ
Ｔ１０５を導通させ、それによりキャパシタ１０１を放電する。ノードＮ１は、
したがって、図７に示すように、ロー論理レベルに維持される。電源からＦＥＴ
４０１および１０５を通って接地まで流れる定電流の量は、電圧Ｐｂｉａｓによ
って制御される。しかしながら、ＣＬＫ＿ｉｎがロー論理レベルであれば、実質
的に電流はＦＥＴ１０５を流れない。
ベル部について、出力信号ＣＬＫ＿ｏｕｔは、ＮＯＲゲート４０９の作用のため
にロー論理レベルに保たれる。信号ＣＬＫ＿ｉｎのハイ論理レベルはまた、ＦＥ
Ｔ１０５を導通させ、それによりキャパシタ１０１を放電する。ノードＮ１は、
したがって、図７に示すように、ロー論理レベルに維持される。電源からＦＥＴ
４０１および１０５を通って接地まで流れる定電流の量は、電圧Ｐｂｉａｓによ
って制御される。しかしながら、ＣＬＫ＿ｉｎがロー論理レベルであれば、実質
的に電流はＦＥＴ１０５を流れない。
【００３８】
ＦＥＴ４１４に与えられるハイ論理レベル電圧は、それを導通させ、インバー
タ４０８の入力を接地にし、ＮＯＲゲート４０９への他方の入力をハイ論理レベ
ルにする。ＮＯＲゲートの出力は、したがってロー論理レベルである。ＦＥＴ４
１２のゲートに与えられるハイ論理レベル電圧は、それを導通させ、ノードＮ３
を接地にし、それにより比較器４１３を不能化する。
タ４０８の入力を接地にし、ＮＯＲゲート４０９への他方の入力をハイ論理レベ
ルにする。ＮＯＲゲートの出力は、したがってロー論理レベルである。ＦＥＴ４
１２のゲートに与えられるハイ論理レベル電圧は、それを導通させ、ノードＮ３
を接地にし、それにより比較器４１３を不能化する。
【００３９】
図７に示す時間ｔ０において、ＣＬＫ＿ｉｎの立下がりエッジは、ＦＥＴ１０
５のゲートに与えられる。その結果、ＦＥＴ１０５は導通を止め、キャパシタ１
０１は充電を開始する。ランプ電圧は、図７に示すようにノードＮ１で始まるが
、これは時間遅延ｔd、ただしｔd＝ｔ1−ｔ0の後、しきい値電圧Ｖｒｅｆ＿ｆｉ
ｎｅを超える。ＦＥＴ１０５のチャネル長さＬに対する、ＦＥＴ１０５のゲート
幅Ｗの比Ｗ／Ｌは、ＦＥＴ１０５のゲートとソースとの間の電圧がＦＥＴ４０１
のそれよりも大きくなるように、ＦＥＴ４０１のＷ／Ｌよりもかなり大きいもの
であるべきである。なお、このシステムは、ＣＬＫ＿ｉｎの立下がりエッジにつ
いて上に記載されるが、ＣＬＫ＿ｉｎの立上がりエッジに応答する、デュアルシ
ステムが実現可能である。
５のゲートに与えられる。その結果、ＦＥＴ１０５は導通を止め、キャパシタ１
０１は充電を開始する。ランプ電圧は、図７に示すようにノードＮ１で始まるが
、これは時間遅延ｔd、ただしｔd＝ｔ1−ｔ0の後、しきい値電圧Ｖｒｅｆ＿ｆｉ
ｎｅを超える。ＦＥＴ１０５のチャネル長さＬに対する、ＦＥＴ１０５のゲート
幅Ｗの比Ｗ／Ｌは、ＦＥＴ１０５のゲートとソースとの間の電圧がＦＥＴ４０１
のそれよりも大きくなるように、ＦＥＴ４０１のＷ／Ｌよりもかなり大きいもの
であるべきである。なお、このシステムは、ＣＬＫ＿ｉｎの立下がりエッジにつ
いて上に記載されるが、ＣＬＫ＿ｉｎの立上がりエッジに応答する、デュアルシ
ステムが実現可能である。
【００４０】
ＣＬＫ＿ｉｎ信号がロー論理レベルになると、ＦＥＴ４１２が不能化され、基
準電圧Ｖａがそのゲートに与えられるＦＥＴ４１０が動作するのを可能にし、そ
れにより比較器を活性化する。ＦＥＴ４１４も不能化され、ノードＮ２の出力信
号がインバータ４０８への入力を決定することを可能にする。
準電圧Ｖａがそのゲートに与えられるＦＥＴ４１０が動作するのを可能にし、そ
れにより比較器を活性化する。ＦＥＴ４１４も不能化され、ノードＮ２の出力信
号がインバータ４０８への入力を決定することを可能にする。
【００４１】
ＦＥＴ４０５のゲートに与えられる細密制御電圧Ｖｒｅｆ＿ｆｉｎｅでは、ノ
ードＮ１の電圧がＶｒｅｆ＿ｆｉｎｅレベルに達しそれを超えると、比較器４１
３は、ＦＥＴブランチ４０６、４０４、４１０により多くの電流を通し、それに
よりＮ２ノードの電圧が、図７の曲線Ｎ２によって示すように、ローからハイ論
理レベルに変化することを可能にする。これは、時間ｔ１で起きる。したがって
、ＣＬＫ＿ｉｎ電圧の立下がりエッジが、時間ｔｄ分、時間ｔ０から時間ｔ１ま
で遅延される。この電圧は、インバータ４０８において反転され、そのため、Ｎ
ＯＲゲート４０９に与えられる電圧は、ＣＬＫ＿ｉｎ信号のそれと同じ極性とな
る。なお、インバータ４０８の出力はＮ２が時間ｔ1でその切換点に達するまで
切換わらない。効果的には、インバータ４０８は、ノードＮ２での依然としてア
ナログ信号であるものを、きれいなデジタル出力のＣＬＫ＿ｏｕｔに変形する。
ードＮ１の電圧がＶｒｅｆ＿ｆｉｎｅレベルに達しそれを超えると、比較器４１
３は、ＦＥＴブランチ４０６、４０４、４１０により多くの電流を通し、それに
よりＮ２ノードの電圧が、図７の曲線Ｎ２によって示すように、ローからハイ論
理レベルに変化することを可能にする。これは、時間ｔ１で起きる。したがって
、ＣＬＫ＿ｉｎ電圧の立下がりエッジが、時間ｔｄ分、時間ｔ０から時間ｔ１ま
で遅延される。この電圧は、インバータ４０８において反転され、そのため、Ｎ
ＯＲゲート４０９に与えられる電圧は、ＣＬＫ＿ｉｎ信号のそれと同じ極性とな
る。なお、インバータ４０８の出力はＮ２が時間ｔ1でその切換点に達するまで
切換わらない。効果的には、インバータ４０８は、ノードＮ２での依然としてア
ナログ信号であるものを、きれいなデジタル出力のＣＬＫ＿ｏｕｔに変形する。
【００４２】
ＣＬＫ＿ｉｎ信号は再び、ハイ論理レベルに戻り、ＦＥＴ１０５、４１２およ
び４１４は可能化され、キャパシタ１０１を放電し（ノードＮ１を接地にし）、
比較器４１３を不能化し、ノードＮ２を接地にし、ＮＯＲゲート４０９の出力を
ロー論理レベルにする。ＣＬＫ＿ｉｎ信号がその特定の所与の周波数で動作する
とき、遅延された出力ＣＬＫ＿ｏｕｔが得られる、Ｎ１およびＮ２のもとでのラ
ンプ電圧の生成が、サイクルごとに繰返される。なお、出力信号ＣＬＫ＿ｏｕｔ
が遅延される、遅延ｔdは、２つの制御電圧、粗い遅延を決定するＰｂｉａｓと
、細かい遅延を決定するＶｒｅｆ＿ｆｉｎｅとによって決定されることが重要で
ある。カレントミラー比較器の使用は、制御電圧レベルＰｂｉａｓおよびＶｒｅ
ｆ＿ｆｉｎｅに基づく遅延ｔdの正確なカスタマイズされた制御を可能にする。
び４１４は可能化され、キャパシタ１０１を放電し（ノードＮ１を接地にし）、
比較器４１３を不能化し、ノードＮ２を接地にし、ＮＯＲゲート４０９の出力を
ロー論理レベルにする。ＣＬＫ＿ｉｎ信号がその特定の所与の周波数で動作する
とき、遅延された出力ＣＬＫ＿ｏｕｔが得られる、Ｎ１およびＮ２のもとでのラ
ンプ電圧の生成が、サイクルごとに繰返される。なお、出力信号ＣＬＫ＿ｏｕｔ
が遅延される、遅延ｔdは、２つの制御電圧、粗い遅延を決定するＰｂｉａｓと
、細かい遅延を決定するＶｒｅｆ＿ｆｉｎｅとによって決定されることが重要で
ある。カレントミラー比較器の使用は、制御電圧レベルＰｂｉａｓおよびＶｒｅ
ｆ＿ｆｉｎｅに基づく遅延ｔdの正確なカスタマイズされた制御を可能にする。
【００４３】
図５は、粗遅延制御回路およびＰｂｉａｓ信号生成器の好ましい形の概略図で
ある。これは、カレントミラー回路５００、電流制御回路５０１、およびキャパ
シタ５１０からなる。カレントミラー回路は、ＰＭＯＳ ＦＥＴ５０５および５
０６、ＮＭＯＳ ＦＥＴ５０７および５０８、ならびにＰＭＯＳ ＦＥＴ５０９
から形成される、正電源レールと接地との間に接続される３つのカレントミラー
のカスケードからなる。キャパシタ５１０は、ＦＥＴ５０９の出力と接地との間
に接続される。制御電圧Ｐｂｉａｓは、ＦＥＴ５０９の出力から得られる。
ある。これは、カレントミラー回路５００、電流制御回路５０１、およびキャパ
シタ５１０からなる。カレントミラー回路は、ＰＭＯＳ ＦＥＴ５０５および５
０６、ＮＭＯＳ ＦＥＴ５０７および５０８、ならびにＰＭＯＳ ＦＥＴ５０９
から形成される、正電源レールと接地との間に接続される３つのカレントミラー
のカスケードからなる。キャパシタ５１０は、ＦＥＴ５０９の出力と接地との間
に接続される。制御電圧Ｐｂｉａｓは、ＦＥＴ５０９の出力から得られる。
【００４４】
電流制御回路５０１は、各々が２つのＮＭＯＳ ＦＥＴ５０２Ａおよび５０３
Ａ〜５０２Ｎおよび５０３Ｎで形成される、並列に接続された複数のプルダウン
回路からなる。ＦＥＴの各対のソース−ドレイン回路は、ノードＮ３と接地との
間に直列に接続され、ノードＮ３は、ＰＭＯＳ ＦＥＴ５０５を介して正電源レ
ールに接続される。デコードされた選択論理信号Ａ０〜ＡＮは、ＦＥＴ５０２Ａ
〜５０２Ｎのゲートの１つ以上に与えられ、バイアス電圧ｎｂｉａｓは、ＦＥＴ
５０３Ａ〜５０３Ｎのゲートに与えられる。
Ａ〜５０２Ｎおよび５０３Ｎで形成される、並列に接続された複数のプルダウン
回路からなる。ＦＥＴの各対のソース−ドレイン回路は、ノードＮ３と接地との
間に直列に接続され、ノードＮ３は、ＰＭＯＳ ＦＥＴ５０５を介して正電源レ
ールに接続される。デコードされた選択論理信号Ａ０〜ＡＮは、ＦＥＴ５０２Ａ
〜５０２Ｎのゲートの１つ以上に与えられ、バイアス電圧ｎｂｉａｓは、ＦＥＴ
５０３Ａ〜５０３Ｎのゲートに与えられる。
【００４５】
ＦＥＴ５０３Ａ〜５０３Ｎのサイズは、それらのゲートに与えられる共通のｎ
ｂｉａｓ電圧で、ＦＥＴが異なった抵抗を与えるように、互いに選択的に異なっ
ている。ＦＥＴ５０２Ａ〜５０２Ｎのサイズは、それらのすべてが最小の抵抗を
与えるようなものであるべきであり、それらのゲートに与えられる可能化電圧で
は、それらはスイッチとして働く。全体のサイズは、正電圧レール（ＶＤＤ）か
ら、ＦＥＴ５０５を介し、ＦＥＴ５０２Ａ〜５０２Ｎによって形成されるスイッ
チ、それぞれのＦＥＴ５０３Ａ〜５０３Ｎを通り接地まで通過する電流が、ＦＥ
Ｔ５０３Ａ〜５０３Ｎを通る連続的な経路を通じて線形に変動する（増大する）
ようなものであるべきである。好ましい実施例では、３２対のＦＥＴ５０２およ
び５０３があった。基準電圧ｎｂｉａｓは、従来のＤＣ基準電圧生成器（図示せ
ず）から受取られた。
ｂｉａｓ電圧で、ＦＥＴが異なった抵抗を与えるように、互いに選択的に異なっ
ている。ＦＥＴ５０２Ａ〜５０２Ｎのサイズは、それらのすべてが最小の抵抗を
与えるようなものであるべきであり、それらのゲートに与えられる可能化電圧で
は、それらはスイッチとして働く。全体のサイズは、正電圧レール（ＶＤＤ）か
ら、ＦＥＴ５０５を介し、ＦＥＴ５０２Ａ〜５０２Ｎによって形成されるスイッ
チ、それぞれのＦＥＴ５０３Ａ〜５０３Ｎを通り接地まで通過する電流が、ＦＥ
Ｔ５０３Ａ〜５０３Ｎを通る連続的な経路を通じて線形に変動する（増大する）
ようなものであるべきである。好ましい実施例では、３２対のＦＥＴ５０２およ
び５０３があった。基準電圧ｎｂｉａｓは、従来のＤＣ基準電圧生成器（図示せ
ず）から受取られた。
【００４６】
信号Ａ０〜ＡＮは、カウンタ（たとえば、ＡＮ＝３２について５ビットのカウ
ンタ５１４）によって与えられる信号をデコードするデコーダ５１２から得るこ
とができる。カウンタは、周知の態様で、フィードバッククロック信号の位相を
外部（クロック）信号と比較しＵＰ信号およびＤＮ信号を生成する遅延線制御３
０６（図３）からアップおよびダウン（ＵＰ／ＤＮ）制御信号を受ける。
ンタ５１４）によって与えられる信号をデコードするデコーダ５１２から得るこ
とができる。カウンタは、周知の態様で、フィードバッククロック信号の位相を
外部（クロック）信号と比較しＵＰ信号およびＤＮ信号を生成する遅延線制御３
０６（図３）からアップおよびダウン（ＵＰ／ＤＮ）制御信号を受ける。
【００４７】
動作時には、ゲートバイアスｎｂｉａｓは、一定のＤＣ電圧であるので、ＮＭ
ＯＳ ＦＥＴ５０３Ａ〜５０３Ｎのゲートバイアスは一定である。これらのＦＥ
Ｔを通過する電流は、それらのサイズによって決定される。ＦＥＴ５０２Ａ〜５
０２Ｎのゲートは、図３を参照して言及された粗遅延制御信号Ａ０〜ＡＮを受け
る。ＦＥＴ５０２Ａ〜５０２Ｎの１つ（または必要であればそれ以上）は、オン
に切換えられ、それにより、ＦＥＴ５０３Ａ〜５０３Ｎの１つ（またはそれ以上
）は、ノードＮ３と接地との間に接続されるようになる。一例として、Ａ０〜Ａ
Ｎ制御信号の１つのみが活性化されるならば、ＦＥＴ５０３Ａ〜５０３Ｎの対応
する１つのサイズによって制御される定電流は、正電圧レールから、ＰＭＯＳ５
０５を通ってノードＮ３へ、Ａ０〜Ａｎ制御信号によって活性化されるＦＥＴ５
０２Ａ〜５０２Ｎの１つを通って、ＦＥＴ５０３Ａ〜５０３Ｎの対応する１つか
ら接地まで通過する。図５のＦＥＴ５０５、５０６、５０７、５０８および５０
９ならびに図４に示すＦＥＴ４０１の比に依存して、定電流は、図４の回路のノ
ードＮ１に供給される。結果として、ノードＮ１のランプ傾斜が決定される。実
際、このランプ傾斜は、制御信号Ａ０〜ＡＮによって決定される。
ＯＳ ＦＥＴ５０３Ａ〜５０３Ｎのゲートバイアスは一定である。これらのＦＥ
Ｔを通過する電流は、それらのサイズによって決定される。ＦＥＴ５０２Ａ〜５
０２Ｎのゲートは、図３を参照して言及された粗遅延制御信号Ａ０〜ＡＮを受け
る。ＦＥＴ５０２Ａ〜５０２Ｎの１つ（または必要であればそれ以上）は、オン
に切換えられ、それにより、ＦＥＴ５０３Ａ〜５０３Ｎの１つ（またはそれ以上
）は、ノードＮ３と接地との間に接続されるようになる。一例として、Ａ０〜Ａ
Ｎ制御信号の１つのみが活性化されるならば、ＦＥＴ５０３Ａ〜５０３Ｎの対応
する１つのサイズによって制御される定電流は、正電圧レールから、ＰＭＯＳ５
０５を通ってノードＮ３へ、Ａ０〜Ａｎ制御信号によって活性化されるＦＥＴ５
０２Ａ〜５０２Ｎの１つを通って、ＦＥＴ５０３Ａ〜５０３Ｎの対応する１つか
ら接地まで通過する。図５のＦＥＴ５０５、５０６、５０７、５０８および５０
９ならびに図４に示すＦＥＴ４０１の比に依存して、定電流は、図４の回路のノ
ードＮ１に供給される。結果として、ノードＮ１のランプ傾斜が決定される。実
際、このランプ傾斜は、制御信号Ａ０〜ＡＮによって決定される。
【００４８】
ノードＮ１のランプ傾斜は、図８に示すように、Ｎ２ノードのランプ傾斜にも
影響を与える。図８は、図７と同様であるがより詳細が加えられ、特に、粗い制
御でノードＮ１のランプ傾斜を変動させる効果を例示する。図８では、点線ＳＬ
１は、ＦＥＴ５０３Ａ〜５０３Ｎの１つの有効抵抗がより小さい（より大きい定
電流）ときノードＮ１の信号のより急峻な傾斜を示し、ＦＥＴ５０３Ａ〜５０３
Ｎの１つの有効抵抗がより大きい（より小さい定電流）ときより浅い傾斜を示す
。
影響を与える。図８は、図７と同様であるがより詳細が加えられ、特に、粗い制
御でノードＮ１のランプ傾斜を変動させる効果を例示する。図８では、点線ＳＬ
１は、ＦＥＴ５０３Ａ〜５０３Ｎの１つの有効抵抗がより小さい（より大きい定
電流）ときノードＮ１の信号のより急峻な傾斜を示し、ＦＥＴ５０３Ａ〜５０３
Ｎの１つの有効抵抗がより大きい（より小さい定電流）ときより浅い傾斜を示す
。
【００４９】
回路において使用されるべきＦＥＴ５０３Ａ〜５０３Ｎ（および、対応するＦ
ＥＴ５０２Ａ〜５０２Ｎおよび制御信号Ａ０〜ＡＮ）の数は、粗い遅延の量およ
び必要とされる分解によって決定される。２つ以上のＦＥＴ５０３Ａ〜５０３Ｎ
は、単一の電流経路のみ（ＦＥＴ５０２および５０３の単一の対）を切換えるこ
とにより与えられ得るものよりも急峻なまたは中間であり得る特定の傾斜をもた
らすために、並列に切換えられ異なった抵抗を与えることができる。
ＥＴ５０２Ａ〜５０２Ｎおよび制御信号Ａ０〜ＡＮ）の数は、粗い遅延の量およ
び必要とされる分解によって決定される。２つ以上のＦＥＴ５０３Ａ〜５０３Ｎ
は、単一の電流経路のみ（ＦＥＴ５０２および５０３の単一の対）を切換えるこ
とにより与えられ得るものよりも急峻なまたは中間であり得る特定の傾斜をもた
らすために、並列に切換えられ異なった抵抗を与えることができる。
【００５０】
細密遅延制御電圧Ｖｒｅｆ＿ｆｉｎｅは、好ましくは、図６に示すような回路
において生成される。電流制御回路６１１は、以下の記載を除いて、図５の電流
制御回路５０１のものと同様に形成される。この場合には、直列に接続されたＦ
ＥＴ対は、６０５Ａおよび６０５Ｎ〜６０６Ａおよび６０６Ｎであり、ＦＥＴ６
０６のドレインは、ＦＥＴ６０５のソースに接続される。ＦＥＴ６０６Ａ〜６０
６Ｎのサイズは、好ましくは、２進法で重み付けされる、すなわち、好ましい実
施例では、５ビットが、３２個のステップを与えるために使用される。したがっ
て、ＦＥＴ６０６ＡのこれらのＦＥＴの幅対長さの比（Ｗ／Ｌ）は１であり、そ
の次は２Ｗ／Ｌであり、その次は４Ｗ／Ｌであり、その次は８Ｗ／Ｌであり、５
の最後は１６Ｗ／Ｌであった。バイアス電圧ｎｂｉａｓは、ＦＥＴ６０６Ａ〜６
０６Ｎのゲートに与えられる。
において生成される。電流制御回路６１１は、以下の記載を除いて、図５の電流
制御回路５０１のものと同様に形成される。この場合には、直列に接続されたＦ
ＥＴ対は、６０５Ａおよび６０５Ｎ〜６０６Ａおよび６０６Ｎであり、ＦＥＴ６
０６のドレインは、ＦＥＴ６０５のソースに接続される。ＦＥＴ６０６Ａ〜６０
６Ｎのサイズは、好ましくは、２進法で重み付けされる、すなわち、好ましい実
施例では、５ビットが、３２個のステップを与えるために使用される。したがっ
て、ＦＥＴ６０６ＡのこれらのＦＥＴの幅対長さの比（Ｗ／Ｌ）は１であり、そ
の次は２Ｗ／Ｌであり、その次は４Ｗ／Ｌであり、その次は８Ｗ／Ｌであり、５
の最後は１６Ｗ／Ｌであった。バイアス電圧ｎｂｉａｓは、ＦＥＴ６０６Ａ〜６
０６Ｎのゲートに与えられる。
【００５１】
細密遅延制御電圧Ｂ０〜ＢＮは、スイッチＦＥＴ６０５Ａ〜６０５Ｎのゲート
の１つ以上に与えられる。
の１つ以上に与えられる。
【００５２】
カレントミラー６１３は、ＰＭＯＳ ＦＥＴ６０１および６０２からなり、抵
抗６０３およびＮＭＯＳ ＦＥＴ６０４を通るプルダウン経路を有する。カレン
トミラーの出力は、出力信号Ｖｒｅｆ＿ｆｉｎｅを与える。Ｖｒｅｆ＿ｆｉｎｅ
のレベルは、カレントミラーの出力から接地へ流れる電流を設定するバイアス電
流制御回路６１１によって制御される。バイアス電流制御回路６１１は、図６に
示すように、各直列対が、信号Ｖｒｅｆを運ぶ出力と接地との間に並列に接続さ
れる、複数個の直列に接続されたＦＥＴ６０５Ａおよび６０６Ａ〜６０６Ａおよ
び６０６Ｎで形成される。抵抗６１２も直列対に並列に接続され、６１１におけ
るＦＥＴのいずれもが可能化されないときカレントミラーの出力に負荷を与える
。
抗６０３およびＮＭＯＳ ＦＥＴ６０４を通るプルダウン経路を有する。カレン
トミラーの出力は、出力信号Ｖｒｅｆ＿ｆｉｎｅを与える。Ｖｒｅｆ＿ｆｉｎｅ
のレベルは、カレントミラーの出力から接地へ流れる電流を設定するバイアス電
流制御回路６１１によって制御される。バイアス電流制御回路６１１は、図６に
示すように、各直列対が、信号Ｖｒｅｆを運ぶ出力と接地との間に並列に接続さ
れる、複数個の直列に接続されたＦＥＴ６０５Ａおよび６０６Ａ〜６０６Ａおよ
び６０６Ｎで形成される。抵抗６１２も直列対に並列に接続され、６１１におけ
るＦＥＴのいずれもが可能化されないときカレントミラーの出力に負荷を与える
。
【００５３】
動作時には、定電流は、正電圧レールから、ＦＥＴ６０１、抵抗６０３および
ＦＥＴ６０４を通過する。カレントミラー作用のために、比例の定電流は、ＦＥ
Ｔ６０１と６０２との間のサイズ比に従って、正電圧レールから、ＦＥＴ６０２
および制御回路６１１を通って流れる。ＦＥＴ６０６Ａ〜６０６Ｎは、２進法で
重み付けされた抵抗として機能する。制御信号Ｂ０〜ＢＮによる１つ以上のＦＥ
Ｔ６０５Ａ〜６０５Ｎの可能化の際、ＦＥＴ６０２を通って流れる定電流は、正
電圧レールから１つ以上の対応するＦＥＴ６０６Ａ〜６０６Ｎを通って伝わる。
出力での電圧Ｖｒｅｆ＿ｆｉｎｅは、正電圧レールでの電圧、たとえばＶＤＤの
、ＦＥＴ６０２の抵抗およびＦＥＴ６０６Ａ〜６０６Ｎの単一または並列の抵抗
の比倍、によって決定される。
ＦＥＴ６０４を通過する。カレントミラー作用のために、比例の定電流は、ＦＥ
Ｔ６０１と６０２との間のサイズ比に従って、正電圧レールから、ＦＥＴ６０２
および制御回路６１１を通って流れる。ＦＥＴ６０６Ａ〜６０６Ｎは、２進法で
重み付けされた抵抗として機能する。制御信号Ｂ０〜ＢＮによる１つ以上のＦＥ
Ｔ６０５Ａ〜６０５Ｎの可能化の際、ＦＥＴ６０２を通って流れる定電流は、正
電圧レールから１つ以上の対応するＦＥＴ６０６Ａ〜６０６Ｎを通って伝わる。
出力での電圧Ｖｒｅｆ＿ｆｉｎｅは、正電圧レールでの電圧、たとえばＶＤＤの
、ＦＥＴ６０２の抵抗およびＦＥＴ６０６Ａ〜６０６Ｎの単一または並列の抵抗
の比倍、によって決定される。
【００５４】
したがって、図６に示す５ビットの例において、電圧Ｖｒｅｆ＿ｆｉｎｅは、
Ｂ０〜Ｂ４制御信号の５ビットの２進法組合せによって３２個の異なったレベル
を有することができる。制御信号Ｂ０〜Ｂ４（またはＢＮ）は、遅延線制御３０
６におけるカウンタおよびデコーダを用いて、制御信号Ａ０〜ＡＮと同様の態様
で生成可能であり、カウンタは、フィードバッククロックの位相と外部（入力）
信号のそれとの比較からＵＰ／ＤＮ信号によって駆動される。
Ｂ０〜Ｂ４制御信号の５ビットの２進法組合せによって３２個の異なったレベル
を有することができる。制御信号Ｂ０〜Ｂ４（またはＢＮ）は、遅延線制御３０
６におけるカウンタおよびデコーダを用いて、制御信号Ａ０〜ＡＮと同様の態様
で生成可能であり、カウンタは、フィードバッククロックの位相と外部（入力）
信号のそれとの比較からＵＰ／ＤＮ信号によって駆動される。
【００５５】
図９は、図７および図８の拡大された電圧曲線を例示し、細密遅延制御電圧Ｖ
ｒｅｆ＿ｆｉｎｅの変動の効果を伴う。前述のとおり、ノードＮ１で、特定のラ
ンプ傾斜は、特定の粗制御信号Ａ０〜ＡＮによって決定される。変動する細かい
遅延の効果を例示するために、Ｖｒｅｆ＿ｆｉｎｅの３つの値、ＶＦ１、ＶＦ２
およびＶＦ３がこの曲線に重ね合せられる。ランプとのＶＦ３、ＶＦ２およびＶ
Ｆ１の交差は、それぞれ遅延ｔｄ３、ｔｄ２およびｔｄ１を与える、（ＣＬＫ＿
ｏｕｔ曲線上に示される）回路の遅延動作点ｔ３、ｔ２およびｔ１を構成する。
ｒｅｆ＿ｆｉｎｅの変動の効果を伴う。前述のとおり、ノードＮ１で、特定のラ
ンプ傾斜は、特定の粗制御信号Ａ０〜ＡＮによって決定される。変動する細かい
遅延の効果を例示するために、Ｖｒｅｆ＿ｆｉｎｅの３つの値、ＶＦ１、ＶＦ２
およびＶＦ３がこの曲線に重ね合せられる。ランプとのＶＦ３、ＶＦ２およびＶ
Ｆ１の交差は、それぞれ遅延ｔｄ３、ｔｄ２およびｔｄ１を与える、（ＣＬＫ＿
ｏｕｔ曲線上に示される）回路の遅延動作点ｔ３、ｔ２およびｔ１を構成する。
【００５６】
それぞれＬＥ１、ＬＥ２およびＬＥ３での立上がりエッジとともに、ノードＮ
２の信号の対応するタイミングも示す。異なった時間遅延された出力クロック信
号のそれぞれの立上がりエッジも、曲線ＣＬＫ＿ｏｕｔにおいてＬＥ１、ＬＥ２
およびＬＥ３として示す。
２の信号の対応するタイミングも示す。異なった時間遅延された出力クロック信
号のそれぞれの立上がりエッジも、曲線ＣＬＫ＿ｏｕｔにおいてＬＥ１、ＬＥ２
およびＬＥ３として示す。
【００５７】
したがって、ノードＮ１（図４）でのランプの傾斜を変動させる、遅延素子ま
たは直列の素子（図３および図４）のＦＥＴ４０１に与えられる粗遅延信号Ｐｂ
ｉａｓは、信号Ａ０〜ＡＮによって制御され、ランプの傾斜上の動作点を変動さ
せる比較器４１３（図４）におけるＦＥＴ４０５に与えられる細密遅延信号Ｖｒ
ｅｆ＿ｆｉｎｅが組合さり、広い程度までアナログ遅延素子における時間遅延を
変動させ、前述の先行技術の構造で直面される問題を回避する。
たは直列の素子（図３および図４）のＦＥＴ４０１に与えられる粗遅延信号Ｐｂ
ｉａｓは、信号Ａ０〜ＡＮによって制御され、ランプの傾斜上の動作点を変動さ
せる比較器４１３（図４）におけるＦＥＴ４０５に与えられる細密遅延信号Ｖｒ
ｅｆ＿ｆｉｎｅが組合さり、広い程度までアナログ遅延素子における時間遅延を
変動させ、前述の先行技術の構造で直面される問題を回避する。
【００５８】
このように上記説明は、可変のアナログ遅延素子によってデジタルクロック信
号を制御し、制御可能な遅延を備えるデジタル出力クロック信号を発生するシス
テムを記載した。
号を制御し、制御可能な遅延を備えるデジタル出力クロック信号を発生するシス
テムを記載した。
【００５９】
上記の好ましい実施例の説明は、さまざまな目的のための特定の導電性タイプ
のＦＥＴならびに正の極性を有する電源および接地の使用を示したが、この発明
の範囲内で、電源の極性の対応する変更とともに、反対の導電性のＦＥＴを代わ
りに使用できることが認められる。
のＦＥＴならびに正の極性を有する電源および接地の使用を示したが、この発明
の範囲内で、電源の極性の対応する変更とともに、反対の導電性のＦＥＴを代わ
りに使用できることが認められる。
【００６０】
この発明を理解する者は、ここに記載される原理を用いて代替の実施例および
改良を想起するであろう。そのような実施例および改良は、前掲の特許請求の範
囲に規定されるこの発明の精神および範囲内にあるものとみなされる。
改良を想起するであろう。そのような実施例および改良は、前掲の特許請求の範
囲に規定されるこの発明の精神および範囲内にあるものとみなされる。
【図１Ａ】 この発明のその最も基本的な形での遅延素子のブロック図であ
る。
る。
【図１Ｂ】 図１Ａの回路において観測され得る波形の図である。
【図２】 図１の回路がいかにして遅延を制御するかを例示するために使用
されるグラフの図である。
されるグラフの図である。
【図３】 本発明の実施例に従って構成された２つのアナログ遅延素子を備
える遅延線のブロック図である。
える遅延線のブロック図である。
【図４】 本発明の実施例に従って構成された遅延素子の概略図である。
【図５】 本発明の実施例に従う粗遅延制御信号生成回路の概略図である。
【図６】 本発明の実施例に従う細密遅延制御信号生成回路の概略図である
。
。
【図７】 特定の粗いおよび細かい設定のための図４の回路のさまざまな場
所における波形を例示するプロットの図である。
所における波形を例示するプロットの図である。
【図８】 ２つの異なった粗い遅延設定を示す、図４の回路のさまざまな場
所における波形を例示するプロットの図である。
所における波形を例示するプロットの図である。
【図９】 異なった細かい遅延設定のための、図４の回路のさまざまな場所
における波形を例示するプロットの図である。
における波形を例示するプロットの図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年２月２１日（２００１．２．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ
)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，
ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，
ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＨ，ＣＮ，ＣＵ，Ｃ
Ｚ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ
，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，
ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，Ｌ
Ｒ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ
，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，
ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，Ｔ
Ｒ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
(72)発明者 ビューラー，ガープリート
カナダ、ケイ・２・ジィ ４・ジェイ・５
オンタリオ州、ネピアン、ダルハース
ト・ドライブ、278−イー
Ｆターム(参考） 5J001 AA04 AA11 BB11 BB12 BB21
DD09
5J098 AA03 AB13 AB21 AB23 AC04
AC27 AD16 FA03
Claims (8)
- 【請求項１】 遅延され出力端子に出力クロック信号として与えられるべき
入力クロック信号を受けるための入力端子を有する遅延素子であって、 （ａ） 第１の入力ノードと、 （ｂ） 第１の入力ノードでランプ電圧を生成するための回路と、 （ｃ） 基準電圧を受けるための第２の入力ノードと、 （ｄ） 第２の入力ノードの基準電圧と第１の入力ノードのランプ電圧レベル
を比較し、かつ出力信号を与えるための回路と、 （ｅ） 出力信号を出力端子に結合するための出力段とを含み、出力段は、入
力クロック信号によって選択的に可能化および不能化される、遅延素子。 - 【請求項２】 入力クロック信号を受け、入力クロック信号を内部で遅延さ
せて出力クロック信号を発生するための遅延線であって、 （ａ） 入力クロック信号を受けるための入力および出力クロック信号を与え
るための出力を有し、かつ第１の遅延調整入力および第２の遅延調整入力を有す
るアナログ遅延素子と、 （ｂ） 第１のバイアス電圧をアナログ遅延素子の第１の遅延調整入力に与え
るための第１のバイアス電圧生成器と、 （ｃ） 第２のバイアス電圧をアナログ遅延素子の第２の遅延調整入力に与え
るための第２のバイアス電圧生成器と、 （ｄ） 第１および第２の制御信号をそれぞれ第１および第２の電圧バイアス
生成器に与えるための遅延線制御回路とを含む、遅延線。 - 【請求項３】 アナログ遅延素子は、 （ａ） 入力クロック信号の第１のエッジに実質的に従って開始するランプ信
号を生成するためのランプ信号生成器と、 （ｂ） ランプ信号の傾斜を変動させ遅延素子内で粗い遅延を制御するための
回路と、 （ｃ） 制御可能なしきい値電圧を受け遅延素子内で細かい遅延を制御するた
めの回路と、 （ｄ） しきい値電圧との予め定められた関係を有する値を達成するランプ信
号に実質的に従う第１のエッジと、入力クロック信号の第２のエッジに実質的に
従う第２のエッジとを有する出力クロック信号を与えるための回路とからなる、
請求項２に記載の遅延線。 - 【請求項４】 入力クロック信号の遅延の粗いおよび細かい制御のための遅
延素子であって、 （ａ） 入力クロック信号のサイクルごとに、入力クロック信号の第１のエッ
ジに実質的に従って開始するランプ信号を生成するためのランプ信号生成器と、 （ｂ） ランプ信号の傾斜を変動させ遅延素子内で粗い遅延を制御するための
回路と、 （ｃ） 制御可能なしきい値電圧を受け遅延素子内で細かい遅延を制御するた
めの回路と、 （ｄ） しきい値電圧との予め定められた関係を有する値を達成するランプ信
号に実質的に従う第１のエッジと、入力クロック信号の第２のエッジに実質的に
従う第２のエッジとを有する出力クロック信号を与えるための回路とを含む、遅
延素子。 - 【請求項５】 ランプ電圧を生成するための回路は、第１のノードと関連付
けられるキャパシタンスを充電および放電するための回路を含む、請求項４に記
載の遅延素子。 - 【請求項６】 少なくとも１つの遅延素子を有する遅延線を介してクロック
信号を遅延させるための方法であって、 （ａ） デジタル入力クロック信号の第１のエッジを受けるステップと、 （ｂ） クロック信号の第１のエッジの存在に応答して第１のノードで第１の
ランプ電圧を生成するステップとを含み、ランプ電圧は、バイアス電圧によって
制御される電流に依存する傾斜を有し、さらに、 （ｃ） 第１のランプ電圧と予め定められたしきい値電圧レベルとの比較に応
答して第２のノードで出力電圧の第１のエッジを生成するステップと、 （ｄ） 第２のノードでの出力電圧の第１のエッジに応答してデジタル出力ク
ロック信号の第１のクロックエッジを生成するステップと、 （ｅ） デジタル入力クロック信号の第２のエッジを受けるステップと、 （ｆ） デジタル入力クロックの第２のエッジに応答してデジタル出力クロッ
ク信号の第２のエッジを生成するステップとを含む、方法。 - 【請求項７】 入力クロック信号を遅延させる方法であって、 （ａ） デジタルクロック信号を受けるステップと、 （ｂ） デジタルクロック信号を粗遅延制御入力および細密遅延制御入力の両
方を有するアナログ遅延素子に与えるステップと、 （ｃ） 粗遅延制御信号および細密遅延制御信号の両方をそれぞれの粗遅延制
御入力および細密遅延制御入力に与え、遅延素子を介して細かいおよび粗い遅延
の量を制御するステップと、 （ｄ） 遅延素子を介して細かい遅延および粗い遅延の合計に等しい量分だけ
入力クロック信号から遅延されるデジタルクロック信号を出力するステップとを
含む、方法。 - 【請求項８】 入力クロック信号として同じデューティサイクルを有する出
力クロック信号を発生するための少なくとも２つのアナログ遅延素子を含む、請
求項２に記載の遅延線。
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| US7982516B1 (en) | 2010-03-19 | 2011-07-19 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | RC-based delay element and method for reducing frequency induced delay variation |
| US11206838B2 (en) | 2013-04-11 | 2021-12-28 | General Mills, Inc. | Batter compositions, packaged batter products, and related methods |
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| CN108023577B (zh) * | 2016-10-28 | 2023-10-24 | 科域科技有限公司 | 脉宽滤波电路 |
| CN107968649B (zh) * | 2017-11-13 | 2021-01-12 | 东南大学 | 一种高精度数字时间转换器及其控制方法 |
| CN110011652B (zh) * | 2019-04-08 | 2024-04-02 | 北京承力电源有限公司 | 一种开关电源至少二级启动时序控制电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103822A (ja) * | 1983-11-11 | 1985-06-08 | Hitachi Ltd | 遅延回路 |
| JPH0357008A (ja) * | 1989-07-07 | 1991-03-12 | Inmos Ltd | 集積回路装置及びクロック発生回路 |
| JPH0795022A (ja) * | 1993-09-22 | 1995-04-07 | Toshiba Corp | 遅延回路 |
| JPH07202656A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 遅延回路装置 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184817A (ja) * | 1982-02-26 | 1983-10-28 | Yokogawa Hewlett Packard Ltd | 遅延回路 |
| US4633152A (en) * | 1984-11-29 | 1986-12-30 | Abex Corporation | Direct current motor controller |
| JPH03283912A (ja) * | 1990-03-30 | 1991-12-13 | Advantest Corp | 可変遅延回路 |
| US5355391A (en) * | 1992-03-06 | 1994-10-11 | Rambus, Inc. | High speed bus system |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| US5570243A (en) * | 1993-06-22 | 1996-10-29 | Fujitsu Limited | Variable delay circuit including current mirror and ramp generator circuits for use in the read channel of a data storage device |
| US5495161A (en) * | 1994-01-05 | 1996-02-27 | Sencorp | Speed control for a universal AC/DC motor |
| US5440515A (en) * | 1994-03-08 | 1995-08-08 | Motorola Inc. | Delay locked loop for detecting the phase difference of two signals having different frequencies |
| JP3553639B2 (ja) * | 1994-05-12 | 2004-08-11 | アジレント・テクノロジーズ・インク | タイミング調整回路 |
| JPH08125509A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 可変遅延回路、リング発振器、及びフリップフロップ回路 |
| JP3109560B2 (ja) * | 1995-02-10 | 2000-11-20 | 日本電気株式会社 | ばらつき補償技術による半導体集積回路 |
| JPH08222966A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | サンプル・ホールド回路 |
| JP3702038B2 (ja) * | 1996-05-14 | 2005-10-05 | 株式会社ルネサステクノロジ | 遅延回路 |
| KR100214510B1 (ko) * | 1996-10-15 | 1999-08-02 | 구본준 | 센스앰프의 전력 차단 회로 |
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5852360A (en) * | 1997-04-18 | 1998-12-22 | Exar Corporation | Programmable low drift reference voltage generator |
| US6101106A (en) * | 1999-02-05 | 2000-08-08 | The Boeing Company | Pulse width modulated controller for high temperature power conversion |
| CA2263061C (en) * | 1999-02-26 | 2011-01-25 | Ki-Jun Lee | Dual control analog delay element |
| US6870415B2 (en) * | 2002-09-12 | 2005-03-22 | Broadcom Corporation | Delay generator with controlled delay circuit |
| JP4076079B2 (ja) * | 2003-01-08 | 2008-04-16 | 株式会社日立製作所 | 半導体集積回路装置および半導体集積回路 |
| JPWO2004102805A1 (ja) * | 2003-05-13 | 2006-07-20 | 富士通株式会社 | 遅延回路 |
| JP3732841B2 (ja) * | 2003-07-04 | 2006-01-11 | 株式会社東芝 | 遅延回路 |
| US7064587B2 (en) * | 2003-11-28 | 2006-06-20 | Texas Instruments Incorporated | Output Buffer |
| US7391257B1 (en) * | 2007-01-31 | 2008-06-24 | Medtronic, Inc. | Chopper-stabilized instrumentation amplifier for impedance measurement |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103822A (ja) * | 1983-11-11 | 1985-06-08 | Hitachi Ltd | 遅延回路 |
| JPH0357008A (ja) * | 1989-07-07 | 1991-03-12 | Inmos Ltd | 集積回路装置及びクロック発生回路 |
| JPH0795022A (ja) * | 1993-09-22 | 1995-04-07 | Toshiba Corp | 遅延回路 |
| JPH07202656A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 遅延回路装置 |
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