JPH08125509A

JPH08125509A - 可変遅延回路、リング発振器、及びフリップフロップ回路

Info

Publication number: JPH08125509A
Application number: JP6260245A
Authority: JP
Inventors: Akira Ota; 彰太田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-25
Filing date: 1994-10-25
Publication date: 1996-05-17
Also published as: US5682114A; EP0712204A3; EP0712204A2

Abstract

(57)【要約】【構成】データ信号入力端子Ｉ1 と、論理ゲートのロ
ーレベル信号入力端子ＶＬと、これらの端子と、セレク
ト信号の入力端子Ｓｉ（ｉ＝１〜ｎ）の信号に応じて、
これらのいずれかの端子の信号を選択し、出力するｎ個
のセレクト回路ＳＥＬｉと、データ信号入力端子Ｉ1
と、ｎ個のセレクト回路ＳＥＬｉの信号出力とを入力と
する（ｎ＋１）入力ＮＯＲ回路ＮＯＲ1 （又は（ｎ＋
１）入力ＯＲ回路）とを備えた。【効果】ディジタル回路のみを用いて、バッファ１段
以下の遅延時間の調整を行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル回路におけ
る入力信号の立ち上がりエッジ／立ち下がりエッジから
出力信号の立ち上がり／立ち下がりまでの遅延時間を制
御信号によって変化させる可変遅延回路、及びこれを利
用したリングオシレータ，フリップフロップ回路に関す
るものである。

【０００２】

【従来の技術】以下、従来のシフトレジスタ回路例を図
２８〜図３０に基づいて説明する。図２８に一般に用い
られている可変遅延回路（その１）を示す。図２８にお
いて、Ｉ1 はデータ信号入力端子、Ｏ1 はデータ信号出
力端子、Ｂ1 〜Ｂn-1 はバッファ回路、ＳＥＬはＮ：１
のセレクト回路である。

【０００３】この遅延回路の動作を以下に示す。Ｎ：１
のセレクト回路ＳＥＬは、制御信号（図示せず）によっ
て、データ信号入力端子Ｉ1 の信号，あるいはバッファ
回路Ｂ1 〜Ｂn-1 の端子の出力信号のうちの１つを選択
して、データ信号出力端子Ｏ1 に出力する回路である。

【０００４】まず、Ｎ：１のセレクト回路ＳＥＬによっ
てデータ信号入力端子Ｉ1 の信号が選択され出力される
場合、データ入力端子Ｉ1 からデータ出力端子Ｏ1 まで
の遅延時間は、セレクト回路ＳＥＬの遅延時間，tSE で
ある。

【０００５】同様にして、Ｎ：１のセレクト回路ＳＥＬ
によってバッファ回路Ｂｉ（ｉは１以上（ｎ−１）以下
の整数）の出力端子の信号が選択され出力される場合、
データ入力端子Ｉ1 からデータ出力端子Ｏ1 までの遅延
時間は、セレクト回路ＳＥＬの遅延時間，tSE とｉ個の
バッファ回路の遅延時間，ｉ×tBとの和，即ち、tSE＋
（ｉ×tB）となる。

【０００６】この回路を用いることによって、遅延時間
を、tSE からtSE ＋（ｎ−１）×tBまで、時間幅tBで変
えることができる。この遅延回路ではすべての回路構成
をディジタル回路で構成することができるため、汎用の
ディジタル回路に簡単に応用することができる。しかし
バッファ回路の遅延時間，tB以下の時間幅を調整するこ
とはできない。

【０００７】図２９に一般に用いられている遅延回路
（その２）を示す。図２９において、Ｉ1 はデータ入力
端子，Ｏ1 はデータ出力端子，Ｄ0 〜Ｄnは遅延時間制
御信号入力端子，ＲＧはランプ波形発生回路，ＤＡはデ
ィジタル／アナログ変換回路，Ｃ1 はコンパレータ回路
である。

【０００８】この遅延回路の動作を以下に示す。ディジ
タル／アナログ変換回路ＤＡでは、遅延時間制御信号Ｄ
0 〜Ｄn に応じた出力電圧を発生する。ランプ波形発生
回路ＲＧでは、データ入力端子Ｉ1 からデータ入力信号
が入力されると、遅延時間tRG を経て、図３０のような
ランプ波形を発生する。コンパレータ回路Ｃ1 では、デ
ィジタル／アナログ変換回路ＤＡの出力端子の出力電圧
ＮDAと、ランプ波形発生回路ＲＧの出力端子ＮRGの出力
電圧とが等しくなってから遅延時間tCを経て、データ出
力端子Ｏ1 に信号が出力される。よって、上記出力電圧
ＮDAを調整することによって、遅延時間tRを変えること
ができ、遅延時間，tRG ＋tR＋tCを調整することができ
る。

【０００９】

【発明が解決しようとする課題】以上の様な従来の可変
遅延回路回路では、ディジタル／アナログ変換回路ＤＡ
の遅延時間制御信号Ｄ0 〜Ｄn のビット数を大きくする
ことによって、即ち，ディジタル／アナログ変換回路Ｄ
Ａの精度を高くすることによって、遅延時間の変化量を
調整することができ、遅延回路（その１）と比較して、
より小さい遅延時間の調整を行うことができる。しかし
この遅延回路（その２）の構成はアナログ回路を含むの
で、汎用のディジタル回路にそのまま応用することは困
難である。

【００１０】この発明は上記のような従来の問題点を解
消するためになされたもので、バッファ回路１段以下の
遅延時間の調整をディジタル回路を用いて実現すること
のできる可変遅延回路を提供することを目的としてい
る。

【００１１】またこの発明は、本発明の可変遅延回路を
用いて構成してなる、リング発振回路において制御信号
によって発振周波数を変えることができるリング発振器
回路を提供することを目的としている。

【００１２】またこの発明は、本発明の可変遅延回路を
用いて構成してなる、クロック信号と同期しながら動作
するクロック同期型フリップフロップ回路において、デ
ータとクロックのタイミングを調整する機能を付随させ
ることができるクロック同期型フリップフロップ回路を
提供することを目的としている。

【００１３】

【課題を解決するための手段】この発明（請求項１）に
かかる可変遅延回路は、ディジタル回路におけるデータ
入力信号の立ち上がりエッジ／立ち下がりエッジからそ
れぞれデータ出力信号の立ち上がりエッジ／立ち下がり
エッジまでの遅延時間を制御信号によって変化させる可
変遅延回路において、データ信号入力端子と、論理ゲー
トのＬ信号が入力する第１の信号入力端子と、第１のセ
レクト信号入力端子の信号に応じて、これらのいずれか
の端子の信号を選択し、出力するｎ個（ｎは０以上の整
数）のセレクト回路と、上記データ信号入力端子の信号
と、上記ｎ個のセレクト回路の出力信号とを入力とする
（ｎ＋１）入力ＮＯＲ／ＯＲ回路とを備えたものであ
る。

【００１４】またこの発明（請求項２）にかかる可変遅
延回路は、請求項１記載の可変遅延回路の後段に、該可
変遅延回路の出力信号を入力させる第２のデータ信号入
力端子と、論理ゲートのＬ信号を入力させる第２の信号
入力端子と、これらの端子の信号と、これらのどの端子
の信号を出力するかを選択する第２のセレクト信号入力
端子の信号とを入力とするｍ個（ｍは０以上の整数）の
セレクト回路と、上記第１の可変遅延回路の出力信号
と、上記ｍ個のセレクト回路の出力信号とを入力とする
（ｍ＋１）入力ＮＯＲ／ＯＲ回路（ＮＯＲ又はＯＲ回
路）とを備えた第２の可変遅延回路を有するものであ
る。

【００１５】またこの発明（請求項３）にかかる可変遅
延回路は、請求項１記載の可変遅延回路において、上記
データ信号入力端子と、上記（ｎ＋１）入力ＮＯＲ／Ｏ
Ｒ回路の入力端子との間に遅延素子を設けたものであ
る。

【００１６】またこの発明（請求項４）にかかる可変遅
延回路は、ディジタル回路におけるデータ入力信号の立
ち上がりエッジ／立ち下がりエッジから、データ出力信
号の立ち上がり／立ち下がりまでの遅延時間を、制御信
号によって変化させる可変遅延回路において、データ信
号入力端子と、データ入力信号を入力とするインバータ
／バッファと、上記データ入力端子の信号とｎ個のセレ
クト信号とを入力とするｎ個のセレクト回路用２入力Ｎ
ＯＲ／ＯＲ回路と、上記インバータ／バッファの出力信
号と、上記ｎ個の２入力ＮＯＲ／ＯＲ回路の出力信号と
を入力とする（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路とを備
えたものである。

【００１７】またこの発明（請求項５）にかかる可変遅
延回路は、ディジタル回路におけるデータ入力信号の立
ち上がりエッジ／立ち下がりエッジからデータ出力信号
の立ち上がり／立ち下がりまでの遅延時間を制御信号に
よって変化させる可変遅延回路において、上記請求項１
〜４の各可変遅延回路のうちいずれか、またはすべてを
複数個直列に接続したものである。

【００１８】またこの発明（請求項６）にかかる可変遅
延回路は、ディジタル回路における入力信号の立ち上が
りエッジ／立ち下がりエッジからデータ出力信号の立ち
上がり／立ち下がりまでの遅延時間を制御信号によって
変化させる可変遅延回路において、データ信号入力端子
と、上記データ入力信号を入力とするインバータと、該
インバータの出力信号を、第１の入力，データ入力信号
を第２の入力とする第１の部分遅延回路と、上記第１の
部分遅延回路の出力信号を第１の入力、上記インバータ
の出力信号を第２の入力とする第２の部分遅延回路と、
上記第（ｉ−１）の部分遅延回路の出力信号を，第１の
入力、第（ｉ−２）の部分遅延回路の出力信号を第２の
入力とする第ｉの部分遅延回路（ｉは３以上ｎ以下の整
数）であって、上記第２の入力と、ｉ個のセレクト信号
を入力とするｎ個の２入力ＮＯＲ／ＯＲ回路と、上記第
１の入力と、上記ｎ個の２入力ＮＯＲ／ＯＲ回路の出力
信号を入力とする（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路と
を備え、該（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路の出力を
出力とするものである第ｉの部分遅延回路とを備えたも
のである。

【００１９】またこの発明（請求項７）にかかる可変遅
延回路は、ディジタル回路における入力信号の立ち上が
りエッジ／立ち下がりエッジから出力信号の立ち上がり
／立ち下がりまでの遅延時間を制御信号によって変化さ
せる可変遅延回路において、ｉ個（１以上ｎ以下の整
数）の遅延時間制御信号を入力とするディジタル／アナ
ログ変換回路と、データ入力信号を入力とするインバー
タ／バッファと、上記データ入力信号と、上記ディジタ
ル／アナログ変換回路の出力とを入力とするｎ個の２入
力ＮＯＲ／ＯＲ回路と、上記インバータ／バッファの出
力信号と、ｎ個の２入力ＮＯＲ／ＯＲ回路の出力信号と
を入力とする（ｎ＋１）ＮＯＲ／ＡＮＤ回路とを備えた
ものである。

【００２０】またこの発明（請求項８）にかかる可変遅
延回路は、請求項７記載の可変遅延回路において、上記
ディジタル／アナログ変換回路の出力と、当該ディジタ
ル／アナログ変換回路の出力が入力される上記ｎ個の２
入力ＮＯＲ／ＯＲ回路の一方の入力との間に介して、論
理ゲートのＬ信号入力端子、または論理ゲートのＨ信号
入力端子と、ディジタル／アナログ変換回路の出力信号
とＬ信号入力端子のいずれを，又はディジタル／アナロ
グ変換回路の出力信号とＨ信号入力端子のいずれを，あ
るいはディジタル／アナログ変換回路の出力信号とＨ信
号入力端子とＬ信号入力端子のいずれを，出力するかを
選択するｎ個のセレクト信号入力端子とを入力とするｎ
個のセレクト回路を設けたものである。

【００２１】またこの発明（請求項９）にかかる可変遅
延回路は、請求項８記載の可変遅延回路において、上記
データ信号入力端子と、上記インバータ回路との間に遅
延素子を設けたものである。

【００２２】またこの発明（請求項１０）にかかる可変
遅延回路は、請求項１ないし９のいずれかに記載の可変
遅延回路において、上記（ｎ＋１）入力ＮＯＲ／ＯＲ回
路、または（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路の入力信
号端子が接続される（ｎ＋１）個のトランジスタのサイ
ズを同一でないものとしたものである。

【００２３】またこの発明（請求項１１）にかかる可変
遅延回路は、請求項１ないし１０のいずれかに記載の可
変遅延回路において、第１の電源と、セレクト信号との
間に、切断可能な配線領域を持つ抵抗を接続し、第２の
電源と、セレクト信号の間に、切断可能な抵抗を接続し
たものである。

【００２４】またこの発明（請求項１２）にかかる可変
遅延回路は、ディジタル回路における入力信号の立ち上
がりエッジ／立ち下がりエッジから出力信号の立ち上が
り／立ち下がりまでの遅延時間を制御信号によって変化
させる可変遅延回路において、データ入力信号を入力と
する，請求項１ないし１１のいずれかに記載の可変遅延
回路本体と、上記可変遅延回路本体の出力を入力とす
る，（ｎ−２）個直列に接続した第ｉのバッファ回路
（ｉは１以上ｎ以下の自然数）と、データ入力信号，上
記可変遅延回路本体の出力，あるいは（ｎ−２）個直列
に接続した上記第ｉのバッファ回路の出力信号のうちの
１つを選択して出力するセレクト回路とを有するもので
ある。

【００２５】またこの発明（請求項１３）にかかる可変
遅延回路は、ディジタル回路における入力信号の立ち上
がりエッジ／立ち下がりエッジから出力信号の立ち上が
り／立ち下がりまでの遅延時間を、制御信号によって変
化させる可変遅延回路において、データ入力信号を入力
とする，（ｎ−１）個直列に接続した請求項１ないし１
２のいずれかに記載の第ｉの可変遅延回路（ｉは２以上
ｎ以下の自然数）本体と、データ入力信号，あるいは上
記（ｎ−１）個直列に接続した第ｉの遅延回路の出力信
号のうちの１つを選択して出力するセレクト回路とを有
するものである。

【００２６】またこの発明（請求項１４）にかかるリン
グ発振回路は、奇数個のインバータ回路をリング状に接
続したリング発振器回路において、リング状の１箇所，
もしくは複数箇所に、１個もしくは複数個直列に接続し
た請求項１ないし１３のいずれかに記載の可変遅延回路
本体を、上記奇数個のインバータと直列に接続したもの
である。

【００２７】またこの発明（請求項１５）にかかるリン
グ発振回路は、請求項１４に記載のリング発振器におい
て、リング発振器における遅延回路を構成する遅延時間
調整用（ｎ＋１）入力ＮＯＲ／ＯＲ回路、または（ｎ＋
１）入力ＮＯＲ／ＡＮＤ回路を、さらにリセット信号入
力をその入力に追加した，（ｎ＋２）入力ＮＯＲ／ＯＲ
回路、または（ｎ＋２）入力ＮＯＲ／ＡＮＤ回路とした
ものである。

【００２８】またこの発明（請求項１６）にかかるフリ
ップフロップ回路は、クロック信号と同期しながら動作
するクロック同期型フリップフロップ回路において、デ
ータ入力信号，又はクロック信号を入力とする請求項１
ないし１３のいずれかに記載の可変遅延回路本体と、こ
の可変遅延回路本体の出力を、データ入力，又はクロッ
ク入力とするクロック同期型フリップフロップとを有す
るものである。

【００２９】

【作用】この発明（請求項１）にかかる可変遅延回路に
おいては、ディジタル回路におけるデータ入力信号の立
ち上がりエッジ／立ち下がりエッジからそれぞれデータ
出力信号の立ち上がりエッジ／立ち下がりエッジまでの
遅延時間を制御信号によって変化させる可変遅延回路に
おいて、データ信号入力端子と、論理ゲートのＬ信号を
入力する第１の信号入力端子と、第１のセレクト信号入
力端子の信号に応じて、これらのいずれかの端子の信号
を選択し、出力するｎ個（ｎは０以上の整数）のセレク
ト回路と、上記データ信号入力端子の信号と、上記ｎ個
のセレクト回路の出力信号とを入力とする（ｎ＋１）入
力ＮＯＲ／ＯＲ回路とを設けたので、ディジタル回路だ
けを用いてバッファ１段以下の遅延時間の調整を行なう
ことができる。

【００３０】またこの発明（請求項２）にかかる可変遅
延回路においては、請求項１記載の可変遅延回路の後段
に、該可変遅延回路の出力信号を入力する第２のデータ
信号入力端子と、論理ゲートのＬ信号を入力する第２の
信号入力端子と、これらの端子の信号と、これらのどの
端子の信号を出力するかを選択する第２のセレクト信号
入力端子の信号とを入力とするｍ個（ｍは０以上の整
数）のセレクト回路と、上記第１の可変遅延回路の出力
信号と、上記ｍ個のセレクト回路の出力信号とを入力と
する（ｍ＋１）入力ＮＯＲ／ＯＲ回路（ＮＯＲ又はＯＲ
回路）とを備えた第２の可変遅延回路を有するものとし
たので、上記請求項１よりもさらに大きな遅延時間にお
いて、バッファ１段以下の遅延時間の調整を行なうこと
ができ、データ信号の信号幅の可変も行うことができ
る。

【００３１】またこの発明（請求項３）にかかる可変遅
延回路においては、請求項１記載の可変遅延回路におい
て、上記データ信号入力端子と、上記（ｎ＋１）入力Ｎ
ＯＲ／ＯＲ回路の入力端子との間に遅延素子を設けたの
で、該（ｎ＋１）入力ＮＯＲ／ＯＲ回路に入力する信号
のタイミングをあわすことができ、これにより上記請求
項１よりもさらに大きな遅延時間において、バッファ回
路１段以下の遅延時間の調整を行なうことができる。

【００３２】またこの発明（請求項４）にかかる可変遅
延回路においては、ディジタル回路におけるデータ入力
信号の立ち上がりエッジ／立ち下がりエッジから、デー
タ出力信号の立ち上がり／立ち下がりまでの遅延時間
を、制御信号によって変化させる可変遅延回路におい
て、データ信号入力端子と、データ入力信号を入力とす
るインバータ／バッファと、上記データ入力端子の信号
とｎ個のセレクト信号とを入力とするｎ個のセレクト回
路用２入力ＮＯＲ／ＯＲ回路と、上記インバータ／バッ
ファの出力信号と、上記ｎ個の２入力ＮＯＲ／ＯＲ回路
の出力信号とを入力とする（ｎ＋１）入力ＮＯＲ／ＡＮ
Ｄ回路とを備えたので、簡易な構成で、ディジタル回路
だけを用いてバッファ１段以下の遅延時間の調整を行な
うことができる。

【００３３】またこの発明（請求項５）にかかる可変遅
延回路においては、ディジタル回路におけるデータ入力
信号の立ち上がりエッジ／立ち下がりエッジからデータ
出力信号の立ち上がり／立ち下がりまでの遅延時間を制
御信号によって変化させる可変遅延回路において、上記
請求項１〜４の各可変遅延回路のうちいずれか、または
すべてを複数個直列に接続したので、より大きな遅延時
間において、バッファ回路１段以下の遅延時間の調整を
行うことができる。

【００３４】またこの発明（請求項６）にかかる可変遅
延回路においては、ディジタル回路における入力信号の
立ち上がりエッジ／立ち下がりエッジからデータ出力信
号の立ち上がり／立ち下がりまでの遅延時間を制御信号
によって変化させる可変遅延回路において、データ信号
入力端子と、上記データ入力信号を入力とするインバー
タと、該インバータの出力信号を、第１の入力，データ
入力信号を第２の入力とする第１の部分遅延回路と、上
記第１の部分遅延回路の出力信号を第１の入力、上記イ
ンバータの出力信号を第２の入力とする第２の部分遅延
回路と、上記第（ｉ−１）の部分遅延回路の出力信号
を，第１の入力、第（ｉ−２）の部分遅延回路の出力信
号を第２の入力とする第ｉの部分遅延回路（ｉは３以上
ｎ以下の整数）であって、上記第２の入力と、ｉ個のセ
レクト信号を入力とするｎ個の２入力ＮＯＲ／ＯＲ回路
と、上記第１の入力と、上記ｎ個の２入力ＮＯＲ／ＯＲ
回路の出力信号を入力とする（ｎ＋１）入力ＮＯＲ／Ａ
ＮＤ回路とを備え、該（ｎ＋１）入力ＮＯＲ／ＡＮＤ回
路の出力を出力とするものである第ｉの部分遅延回路と
を備えたので、より大きな遅延時間において、バッファ
回路１段以下の遅延時間の調整を行うことができる遅延
回路において、消費電力を削減することができる。

【００３５】またこの発明（請求項７）にかかる可変遅
延回路においては、ディジタル回路における入力信号の
立ち上がりエッジ／立ち下がりエッジから出力信号の立
ち上がり／立ち下がりまでの遅延時間を制御信号によっ
て変化させる可変遅延回路において、ｉ個（１以上ｎ以
下の整数）の遅延時間制御信号を入力とするディジタル
／アナログ変換回路と、データ入力信号を入力とするイ
ンバータ／バッファと、上記データ入力信号と、上記デ
ィジタル／アナログ変換回路の出力とを入力とするｎ個
の２入力ＮＯＲ／ＯＲ回路と、上記インバータ／バッフ
ァの出力信号と、ｎ個の２入力ＮＯＲ／ＯＲ回路の出力
信号とを入力とする（ｎ＋１）ＮＯＲ／ＡＮＤ回路とを
備えたので、バッファ回路１段以下の遅延時間の調整
を、より小さい時間幅で行うことができる。

【００３６】またこの発明（請求項８）にかかる可変遅
延回路においては、請求項７記載の可変遅延回路におい
て、上記ディジタル／アナログ変換回路の出力と、当該
ディジタル／アナログ変換回路の出力が入力される上記
ｎ個の２入力ＮＯＲ／ＯＲ回路の一方の入力との間に介
して、論理ゲートのＬ信号入力端子、または論理ゲート
のＨ信号入力端子と、ディジタル／アナログ変換回路の
出力信号とＬ信号入力端子のいずれを，又はディジタル
／アナログ変換回路の出力信号とＨ信号入力端子のいず
れを，あるいはディジタル／アナログ変換回路の出力信
号とＨ信号入力端子とＬ信号入力端子のいずれを，出力
するかを選択するｎ個のセレクト信号入力端子とを入力
とするｎ個のセレクト回路を設けたので、上記請求項７
記載の可変遅延回路よりも、大きい遅延時間の調整を行
うことができる。

【００３７】またこの発明（請求項９）にかかる可変遅
延回路においては、請求項８記載の可変遅延回路におい
て、上記データ信号入力端子と、上記インバータ回路と
の間に遅延素子を設けたので、（ｎ＋１）入力ＮＯＲ／
ＯＲ回路に入力する信号のタイミングをあわすことがで
き、これにより上記請求項８よりもさらに大きな遅延時
間において、バッファ回路１段以下の遅延時間の調整を
行なうことができる。

【００３８】またこの発明（請求項１０）にかかる可変
遅延回路においては、請求項１ないし９のいずれかに記
載の可変遅延回路において、上記（ｎ＋１）入力ＮＯＲ
／ＯＲ回路、または（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路
の入力信号端子を接続する（ｎ＋１）個のトランジスタ
のサイズが同一でないものとしたので、様々な遅延時間
の調整を行うことができる。

【００３９】またこの発明（請求項１１）にかかる可変
遅延回路においては、請求項１ないし１０のいずれかに
記載の可変遅延回路において、第１の電源と、セレクト
信号との間に、切断可能な配線領域を持つ抵抗を接続
し、第２の電源と、セレクト信号の間に、切断可能な抵
抗を接続したので、遅延時間の変化によって性能が大き
く変わる半導体装置の性能を一定に保つことができる。

【００４０】またこの発明（請求項１２）にかかる可変
遅延回路においては、ディジタル回路における入力信号
の立ち上がりエッジ／立ち下がりエッジから出力信号の
立ち上がり／立ち下がりまでの遅延時間を制御信号によ
って変化させる可変遅延回路において、データ入力信号
を入力とする，請求項１ないし１１のいずれかに記載の
可変遅延回路本体と、上記可変遅延回路本体の出力を入
力とする，（ｎ−２）個直列に接続した第ｉのバッファ
回路（ｉは１以上ｎ以下の自然数）と、データ入力信
号，上記可変遅延回路本体の出力，あるいは（ｎ−２）
個直列に接続した上記第ｉのバッファ回路の出力信号の
うちの１つを選択して出力するセレクト回路とを有する
ものとしたので、バッファ１段以上の遅延時間の調整も
行うことができる。

【００４１】またこの発明（請求項１３）にかかる可変
遅延回路においては、ディジタル回路における入力信号
の立ち上がりエッジ／立ち下がりエッジから出力信号の
立ち上がり／立ち下がりまでの遅延時間を、制御信号に
よって変化させる可変遅延回路において、データ入力信
号を入力とする，（ｎ−１）個直列に接続した請求項１
ないし１２のいずれかに記載の第ｉの可変遅延回路（ｉ
は２以上ｎ以下の自然数）本体と、データ入力信号，あ
るいは上記（ｎ−１）個直列に接続した第ｉの遅延回路
の出力信号のうちの１つを選択して出力するセレクト回
路とを有するものとしたので、より広範囲にわたる遅延
時間において、バッファ１段以下の小さい遅延時間の調
整を行うことができる。

【００４２】またこの発明（請求項１４）にかかるリン
グ発振回路においては、奇数個のインバータ回路をリン
グ状に接続したリング発振器回路において、リング状の
１箇所，もしくは複数箇所に、１個もしくは複数個直列
に接続した請求項１ないし１３のいずれかに記載の可変
遅延回路本体を、上記奇数個のインバータと直列に接続
したので、その発振周波数を制御信号により変化させる
ことができる。

【００４３】またこの発明（請求項１５）にかかるリン
グ発振回路においては、請求項１４に記載のリング発振
器において、リング発振器における遅延回路を構成する
遅延時間調整用（ｎ＋１）入力ＮＯＲ／ＯＲ回路、また
は（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路を、さらにリセッ
ト信号入力をその入力に追加した，（ｎ＋２）入力ＮＯ
Ｒ／ＯＲ回路、または（ｎ＋２）入力ＮＯＲ／ＡＮＤ回
路としたので、その位相の調整を行うことができる。

【００４４】またこの発明（請求項１６）にかかるフリ
ップフロップ回路においては、クロック信号と同期しな
がら動作するクロック同期型フリップフロップ回路にお
いて、データ入力信号，又はクロック信号を入力とする
請求項１ないし１３のいずれかに記載の可変遅延回路本
体と、この可変遅延回路本体の出力を、データ入力，又
はクロック入力とするクロック同期型フリップフロップ
とを有するものとしたので、データ入力とクロック入力
のタイミングを調整し、データを正確に伝達させること
ができる。

【００４５】

【実施例】実施例１．本発明の第１の実施例による可変遅延回路を
図１(a) に示す。本実施例１は、ディジタル回路におけ
る入力信号の立ち上がりエッジ／立ち下がりエッジから
出力信号の立ち上がり／立ち下がりまでの遅延時間を、
制御信号によって変化させるものであり、データ入力端
子Ｉ1 と、論理ゲートのＬ信号が入力する信号入力端子
ＶＬと、遅延時間制御信号Ｓ１に応じて、これらのいず
れかの端子の信号を選択し出力するセレクト回路ＳＥＬ
1 と、上記データ入力端子Ｉ1 の信号と、上記セレクト
回路ＳＥＬ1 の出力端子ＮSEL1の信号を入力し論理和を
とる２入力ＮＯＲ回路ＮＯＲ1 と、該２入力ＮＯＲ回路
ＮＯＲ1 の出力端子ＮNOR1の信号を入力とし、その出力
をデータ出力端子Ｏ1 に入力するインバータ回路ＩＮＶ
により構成されている。

【００４６】本実施例１に用いる上記セレクト回路ＳＥ
Ｌ1 には、例えば図１(b) に示す回路を用いることがで
きる。図において、ＮＯＲａ、ＮＯＲｂ、及びＮＯＲｃ
は全て２入力ＮＯＲ回路である。なお、該セレクト回路
ＳＥＬ1 は、トランスファーゲートの組み合わせによっ
ても得ることができ、この場合は該セレクト回路による
遅延時間を短くすることができる。

【００４７】またこれらの回路は、ＤＣＦＬ（Direct C
oupled FET Logic）で構成されている。図２は図１(a)
の２入力ＮＯＲ回路ＮＯＲ1 の回路図である。

【００４８】本実施例１の遅延回路の動作を以下に示
す。図３は本発明の第１の実施例による可変遅延回路の
タイミングチャートを示す図であり、セレクト回路ＳＥ
Ｌ1 は遅延時間制御信号Ｓ１がＨの時データ入力Ｉ１を
出力し、Ｌの時ローレベル入力ＶＬを出力するものとす
る。なお、セレクト回路ＳＥＬ1 の遅延時間はここでは
無視するものとする。

【００４９】(1) 入力信号Ｉ１が立ち上がる（Ｌ→Ｈ）
場合ａ．遅延時間制御信号Ｓ1 によってセレクト回路ＳＥＬ
1 からデータ入力端子Ｉ1 が出力される場合（遅延時間
制御信号Ｓ1 がＨの時）２入力ＮＯＲ回路ＮＯＲ1 の２つの入力に、同じ信号、
データ入力端子Ｉ1 の信号が入力される。ここで、入力
信号が立ち上がる場合、データ入力端子Ｉ1 ，出力端子
ＮSEL1の信号はローレベル（以後Ｌと称す）→ハイレベ
ル（以後Ｈと称す）となることによって、トランジスタ
Ｔr.3 のゲートの容量に蓄積された電荷が、トランジス
タＴr.1,Ｔr.2 のドレイン、ソース間を通ってＶＳＳに
放電され、２入力ＮＯＲ回路ＮＯＲ1 の出力端子ＮNOR1
は遅延時間ta1 の後、Ｈ→Ｌとなり、データ出力Ｏ１は
インバータＩＮＶの遅延時間をさらに加えた遅延時間Ｔ
a1の後、Ｌ→Ｈとなる。

【００５０】ｂ．遅延時間制御信号Ｓ1 によってセレク
ト回路ＳＥＬ1 からローレベル入力端子ＶＬが出力され
る場合（遅延時間制御信号Ｓ1 がＬの時）２入力ＮＯＲ回路ＮＯＲ1 の入力に、データ入力端子Ｉ
1 とローレベル入力端子ＶＬの信号が入力する。ここ
で、入力信号が立ち上がる場合、データ入力端子Ｉ1 の
信号はＬ→Ｈとなることによって、トランジスタＴr.3
のゲートの容量に蓄積された電荷が、Ｔr.１のドレイ
ン、ソース間を通ってＶＳＳに放電され、２入力ＮＯＲ
回路ＮＯＲ1の出力端子ＮNOR1の信号は遅延時間ta0 の
後、Ｈ→Ｌとなり、データ出力端子Ｏ１はインバータＩ
ＮＶの遅延時間をさらに加えた遅延時間Ｔa0の後、Ｌ→
Ｈとなる。

【００５１】ａ，ｂの場合を比較すると、放電経路がａ
の場合はトランジスタ２個，ｂの場合はトランジスタ１
個で放電を行うので、ａの場合の方が動作速度は２倍速
い。

【００５２】よって入力信号が立ち上がる場合は、セレ
クト回路ＳＥＬ1 でデータ入力端子Ｉ1 の信号を選択し
た方が、遅延時間が小さくなる。この差（Ｔa0−Ｔa1）
を、ΔtL→H とする。

【００５３】(2) 入力信号Ｉ１が立ち下がる（Ｈ→Ｌ）
場合ａ．遅延時間制御信号Ｓ1 によってセレクト回路ＳＥＬ
1 からデータ入力端子Ｉ1 が出力される場合（遅延時間
制御信号Ｓ1 がＨの時）２入力ＮＯＲ回路ＮＯＲ1 の２つの入力に、同じ信号，
データ入力端子Ｉ1の信号が入力される。ここで、入力
信号が立ち下がる場合、データ入力端子Ｉ1 ，出力端子
ＮSEL1はＨ→ＬとなることによってトランジスタＴr.3
のゲートの容量に、トランジスタＴr.1 ，2 のゲート・
ドレイン間容量電荷が蓄積され、２入力ＮＯＲ回路ＮＯ
Ｒ1 の出力端子ＮNOR1は遅延時間tb1 の後、Ｌ→Ｈとな
り、データ出力Ｏ１はインバータＩＮＶの遅延時間をさ
らに加えた遅延時間Ｔb1の後Ｈ→Ｌとなる。

【００５４】ｂ．遅延時間制御信号Ｓ1 によってセレク
ト回路ＳＥＬ1 からローレベル入力端子ＶＬが出力され
た場合（遅延時間制御信号Ｓ1 がＨの時）２入力ＮＯＲ回路ＮＯＲ1 の入力に、データ入力端子Ｉ
1 とローレベル入力端子ＶＬの信号が入力される。ここ
で入力信号が立ち下がる場合、データ入力端子Ｉ1 はＨ
→ＬとなることによってトランジスタＴr.3 のゲートの
容量、トランジスタＴr.1 のゲート・ドレイン間容量電
荷が蓄積され、２入力ＮＯＲ回路ＮＯＲ1 の出力端子Ｎ
NOR1は遅延時間tb0 の後、Ｌ→Ｈとなり、データ出力Ｏ
１はインバータＩＮＶの遅延時間をさらに加えた遅延時
間Ｔb0の後、Ｈ→Ｌとなる。

【００５５】ａ，ｂの場合を比較すると、充電する容量
がａの方がｂに比べトランジスタ１個分のゲート・ドレ
イン間容量だけ大きいので、遅延時間は大きくなる。よ
って入力信号が立ち下がる場合、セレクト回路ＳＥＬ1
でデータ入力端子Ｉ1 を選択した方が、遅延時間が大き
くなる。この差（Ｔb1−Ｔb0）を，ΔtH→Lとする。

【００５６】この可変遅延回路を用いると、立ち上がり
時間は，ΔtL→H 、立ち下がり時間は，ΔtH→L だけ変
えることが可能である。このΔtL→H 、ΔtH→L はイン
バータ（バッファ）の遅延時間の１／４〜１／５位の時
間である。またこれらの回路はすべてディジタル回路に
よって構成されている。よって本実施例１では、ディジ
タル回路だけを用いて、バッファ１段以下の遅延時間の
調整を行なうことができる。

【００５７】実施例２．本発明の第２の実施例による遅
延回路を図４に示す。本実施例２はディジタル回路にお
ける入力信号の立ち上がりエッジ／立ち下がりエッジか
ら出力信号の立ち上がり／立ち下がりまでの遅延時間
を、制御信号によって変化させるものであり、上記実施
例１における、遅延時間制御端子Ｓ１の信号に応じて、
データ入力端子Ｉ1 の信号、または論理ゲートＶＬのＬ
信号の信号を選択し出力するセレクト回路ＳＥＬ1 を、
遅延時間制御信号Ｓi （i は１以上ｎ以下の整数）によ
ってデータ入力端子Ｉ1 の信号、またはローレベル入力
端子ＶＬにおける信号を出力するセレクト回路ＳＥＬi
とし、上記実施例１における，上記データ入力端子Ｉ1
の信号と、上記セレクト回路ＳＥＬ1 の出力端子ＮSEL1
の信号を入力し、その論理和をとる２入力ＮＯＲ回路Ｎ
ＯＲ1 を、上記データ入力端子Ｉ1 の信号と、上記セレ
クト回路ＳＥＬi の出力信号を入力し、その論理和をと
る（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 としたものであ
る。

【００５８】本実施例２の遅延回路の動作を以下に示
す。図５は本発明の第２の実施例による可変遅延回路の
タイミングチャートを示す図であり、セレクト回路ＳＥ
Ｌｉは遅延時間制御信号ＳｉがＨの時データ入力Ｉ１を
出力し、Ｌの時ローレベル入力ＶＬを出力するものとす
る。なお、セレクト回路ＳＥＬｉの遅延時間は無視す
る。

【００５９】まず、遅延時間制御信号Ｓi によって、
（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 の入力が１つだけデ
ータ入力端子Ｉ1 の信号であり、他はローレベル入力端
子ＶＬの信号が入力する場合（即ち，すべてのセレクト
回路がローレベル入力端子ＶＬを選択している場合）
の，本可変遅延回路の入力端子Ｉ1 がＬ→Ｈの場合の入
力端子Ｉ1 から出力端子Ｏ1 までの遅延時間をＴa0、入
力端子Ｉ1 がＨ→Ｌの場合の入力端子Ｉ1 から出力端子
Ｏ1 までの遅延時間をＴb0とする。

【００６０】次に、セレクト回路ＳＥＬi のうちｋ個だ
けがデータ入力端子Ｉ1 を出力する場合の動作について
説明する。

【００６１】(1) 入力信号Ｉ１が立ち上がる（Ｌ→Ｈ）
場合上記実施例１で説明したようにｋ個のセレクト回路ＳＥ
Ｌ1 から（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 にデータ入
力端子Ｉ1 が入力すると、遅延時間は、ｋ×ΔtL→H だ
け小さくなる。よって、この場合の本可変遅延回路の遅
延時間Ｔakは、Ｔak＝Ｔa0−（ｋ×ΔtL→H ）（ｋは１以上ｎ以下の
整数）となる。

【００６２】(2) 入力信号Ｉ１が立ち下がる（Ｈ→Ｌ）
場合上記実施例１で説明したように、ｋ個のセレクト回路か
ら（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 にデータ入力端子
Ｉ1 が入力されると、遅延時間は，ｋ×ΔtH→L だけ大
きくなる。よって、この場合の本可変遅延回路の遅延時
間Ｔbkは，Ｔbk＝Ｔb ＋（ｋ×ΔtH→L ）となる。

【００６３】このようにして、本実施例２においては、
上記実施例１よりも、より大きな遅延時間可変幅を得る
ことができる。

【００６４】実施例３．図６は本発明の第３の実施例に
よる遅延回路を示す図である。本実施例３はディジタル
回路における入力信号の立ち上がりエッジ／立ち下がり
エッジから出力信号の立ち上がり／立ち下がりまでの遅
延時間を、制御信号によって変化させるものであり、上
記実施例２の可変遅延回路の後段に、該可変遅延回路の
出力を入力する第２のデータ信号入力端子と、ローレベ
ル入力端子ＶＬと、第２の遅延時間制御信号入力端子Ｓ
2-i （i は１以上ｍ以下の整数）の信号に応じて、これ
らのいずれかの端子の信号を選択し、出力するｍ個（ｍ
は０以上の整数）の第２のセレクト回路ＳＥＬ2-m と、
上記第２のデータ信号入力端子の信号と上記第２のセレ
クト回路ＳＥＬ2-m の出力信号の論理和をとる（ｍ＋
１）入力ＮＯＲ回ＮＯＲ3 とを有する第２の可変遅延回
路を備えたものである。図６においてＳ1-i （i は１以
上ｎ以下の整数）は第１の遅延時間制御信号入力端子、
ＳＥＬ2-n （ｎは０以上の整数）は第１のセレクト回路
である。

【００６５】つまり、本実施例３の回路は、上記実施例
２のインバータＩＮＶ部を、図４の破線４角で囲んだ遅
延時間調整部３００により置き換えて構成したものであ
る。

【００６６】本実施例３の遅延回路の動作を以下に示
す。まず、第１の遅延時間制御信号Ｓ1-ｉによって、
（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 の入力が１つだけデ
ータ入力端子Ｉ1 の信号であり、なおかつ第２の遅延時
間制御信号Ｓ2-ｉによって、（ｍ＋１）入力ＮＯＲ回路
ＮＯＲ3 の入力が１つだけ上記（ｎ＋１）入力ＮＯＲ回
路ＮＯＲ2 の出力端子の信号（即ちデータ入力端子Ｉ1
の反転信号／Ｉ1 ）であり、他はローレベル入力端子Ｖ
Ｌの信号が入力する場合の，本可変遅延回路の入力端子
Ｉ1 がＬ→Ｈの場合の入力端子Ｉ1 から出力端子Ｏ1 ま
での遅延時間をＴa0、入力端子Ｉ1 がＨ→Ｌの場合の入
力端子Ｉ1 から出力端子Ｏ1 までの遅延時間をＴb0とす
る。

【００６７】次に、上記第１のセレクト回路ＳＥＬ1-ｉ
のうちｋ個だけがデータ入力端子Ｉ1 を出力し、上記第
２のセレクト回路ＳＥＬ2-ｉのうちｌ個だけがデータ入
力端子Ｉ1 の反転信号／Ｉ1 を出力する場合の動作につ
いて説明する。

【００６８】(1) 入力信号Ｉ１が立ち上がる（Ｌ→Ｈ）
場合上記第１のセレクト回路ＳＥＬ1-ｉにより構成される前
段の遅延時間調整部においては、上記実施例２で説明し
たように、ｋ個のセレクト回路ＳＥＬ1-ｉから（ｎ＋
１）入力ＮＯＲ回路ＮＯＲ2 にデータ入力端子Ｉ1 が入
力すると、遅延時間は、ｋ×ΔtL→H だけ小さくなる。

【００６９】一方、上記第２のセレクト回路ＳＥＬ2-ｉ
により構成される後段の遅延時間調整部においては、デ
ータ入力端子Ｉ1 の反転信号／Ｉ1 が入力信号となるた
め、入力信号Ｉ１の立ち下がり（Ｈ→Ｌ）時の動作が行
われる。即ち、ｌ個のセレクト回路ＳＥＬ2-ｉから（ｍ
＋１）入力ＮＯＲ回路ＮＯＲ3 にデータ入力端子Ｉ1の
反転信号／Ｉ1 が入力すると、遅延時間は、ｌ×ΔtH→
L だけ大きくなる。よって、この場合の本可変遅延回路
の遅延時間Ｔa は、Ｔa ＝Ｔa0−〔（ｋ×ΔtL→H ）−（ｌ×ΔtH→L ）〕
（ｋは０以上ｎ以下、l は０以上ｍ以下の整数）となる。

【００７０】(2) 入力信号Ｉ１が立ち下がる（Ｈ→Ｌ）
場合上記第２のセレクト回路ＳＥＬ2-ｉにより構成される後
段の遅延時間調整部においては、その動作は入力信号Ｉ
１の立ち上がり（Ｌ→Ｈ）時に相当するものとなり、こ
の場合の本可変遅延回路の遅延時間Ｔb は、Ｔb ＝Ｔb0＋〔（ｋ×ΔtH→L ）−（ｌ×ΔtL→H ）〕となる。

【００７１】本実施例３は、このような構成としたの
で、上記実施例２よりもさらに大きな遅延時間可変幅を
得ることができ、なおかつ、その出力信号の信号幅の可
変も行うことができる。

【００７２】実施例４．本発明の第４の実施例による遅
延回路を図７に示す。本実施例４はディジタル回路にお
ける入力信号の立ち上がりエッジ／立ち下がりエッジか
ら出力信号の立ち上がり／立ち下がりまでの遅延時間
を、制御信号によって変化させるものであり、上記実施
例２において、上記データ入力端子Ｉ1と、上記（ｎ＋
１）入力ＮＯＲ回路ＮＯＲ2 との間に、タイミング調整
用の遅延素子ＤＥＬ1 を設けたものである。ここで、該
遅延素子ＤＥＬ1 には、例えばセレクト回路（上記ＳＥ
Ｌ1 …と同じもの）をそのまま用いることも可能であ
る。

【００７３】本実施例４の遅延回路の動作を以下に示
す。図８は本発明の第４の実施例による可変遅延回路の
タイミングチャートを示す図であり、セレクト回路ＳＥ
Ｌｉは遅延時間制御信号ＳｉがＨの時データ入力Ｉ１を
出力し、Ｌの時ローレベル入力ＶＬを出力するものとす
る。

【００７４】このような本実施例４では、上記実施例２
において、入力端子Ｉ1 と（ｎ＋１）入力ＮＯＲ回路Ｎ
ＯＲ2 の入力との間に、タイミング調整用の遅延素子Ｄ
ＥＬ1 を挿入したので、例えば該遅延素子ＤＥＬ1 に上
記セレクタ回路ＳＥＬｉと同じものを用いた場合の遅延
時間をｔdel とすると、入力端子Ｉ1 の信号をｔdelだ
け遅延させて上記（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 に
入力させることができるので、該（ｎ＋１）入力ＮＯＲ
回路ＮＯＲ2 に入力する信号は、全て、入力端子Ｉ1 に
おける信号よりもｔdel 分遅延されたものとなり、これ
によりより出力端子Ｏ１における信号を大きく遅延させ
ることができる。

【００７５】このような本実施例４では、上記実施例２
のように、バッファ回路１段以下の遅延時間の調整をデ
ィジタル回路を用いて実現できる回路において、上記
（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 にデータ入力端子Ｉ
1 の信号がセレクト回路ＳＥＬ1 を通過して入力する場
合と、そうでない場合とのタイミングを合わせるように
することができ、可変遅延回路の動作の安定性を向上さ
せることができ、なおかつ入力信号の立ち上がりエッジ
／立ち下がりエッジから出力信号の立ち上がり／立ち下
がりまでの遅延時間をより大きくとることができる。な
お、上記実施例１〜３において、ＮＯＲ回路の代わりに
ＯＲ回路を用いても、上記と同様の効果を得ることがで
きる。

【００７６】実施例５．本発明の第５の実施例による遅
延回路を図９に示す。本実施例５はディジタル回路にお
ける入力信号の立ち上がりエッジ／立ち下がりエッジか
ら出力信号の立ち上がり／立ち下がりまでの遅延時間
を、制御信号によって変化させるものであり、データ入
力端子Ｉ1 と、該データ入力端子Ｉ1 の信号を入力とす
るインバータＩＮＶと、上記データ入力端子Ｉ1 の信号
と遅延時間制御信号入力端子Ｓ1 の信号との論理和をと
るセレクト回路用２入力ＮＯＲ回路ＳＮＲ2 と、上記イ
ンバータＩＮＶの出力信号と上記セレクト回路用２入力
ＮＯＲ回路ＳＮＲ2 の出力信号との論理和をとり、その
出力をデータ出力端子Ｏ1に入力する２入力ＮＯＲ回路
ＮＯＲ２とにより構成されている。

【００７７】本実施例５の遅延回路の動作を以下に示
す。図１０は本発明の第５の実施例による可変遅延回路
のタイミングチャートを示す図である。

【００７８】(1) 遅延時間制御信号入力端子Ｓ1 がＬ信
号の場合上記セレクト回路用２入力ＮＯＲ回路ＳＮＲ1 の出力信
号ＮＳＮＲ1 は、／Ｉ1 （反転入力データ）となる。よ
って、上記２入力ＮＯＲ回路ＮＯＲ2 には、共に／Ｉ1
が入力される。

【００７９】(2) 遅延時間制御信号入力端子Ｓ1 がＨ信
号の場合上記セレクト回路用２入力ＮＯＲ回路ＳＮＲ1 の出力信
号ＮＳＮＲ1 は、Ｌ信号となる。よって上記２入力ＮＯ
Ｒ回路ＮＯＲ2 には、／Ｉ1 ，Ｌ信号が入力される。

【００８０】以上より、上記実施例１と同様に、／Ｉ1
が立ち上がるとき（即ち，Ｉ1 が立ち下がるとき）は、
セレクト回路で／Ｉ1 を選択した方が（遅延時間制御信
号入力端子Ｓ1 がＬ信号の方が）、遅延時間は小さい。
このときの遅延時間の差は、ΔtL→H である。

【００８１】また、／Ｉ1 が立ち下がるとき（即ち，Ｉ
1 が立ち上がるとき）は、セレクト回路で／Ｉ1 を選択
した方が（遅延時間制御信号入力端子Ｓ1 がＬ信号の方
が）、遅延時間は大きい。このときの遅延時間の差は、
ΔtH→L である。

【００８２】このように本実施例５は、上記実施例１の
可変遅延回路において、セレクト回路の代わりに２入力
ＮＯＲ回路を用いたものであり、上記実施例１に比べて
簡単な構成で、インバータ回路１段以下の遅延時間の調
整を行うことができる。なお、本実施例５における可変
遅延回路において、インバータＩＮＶの代わりにバッフ
ァを用いても原理は同様である。

【００８３】実施例６．本発明の第６の実施例による遅
延回路を図１１に示す。本実施例６は、ディジタル回路
における入力信号の立ち上がりエッジ／立ち下がりエッ
ジから出力信号の立ち上がり／立ち下がりまでの遅延時
間を、制御信号によって変化させるものであり、上記実
施例５における，上記データ入力端子Ｉ1 の信号と遅延
時間制御信号入力端子Ｓ1 の信号との論理和をとるセレ
クト回路用２入力ＮＯＲ回路ＳＮＲ2 を、上記データ入
力端子Ｉ1 の信号と遅延時間制御信号入力端子Ｓi （i
は１以上ｎ以下の整数）の信号との論理和をとるｎ個
（ｎは０以上の整数）のセレクト回路用２入力ＮＯＲ回
路ＳＮＲn とし、上記実施例５における、上記インバー
タＩＮＶの出力信号と上記セレクト回路用２入力ＮＯＲ
回路ＳＮＲ2 の出力信号との論理和をとり、その出力を
データ出力端子Ｏ1 に入力する２入力ＮＯＲ回路ＮＯＲ
２を、上記インバータＩＮＶの出力信号と上記ｎ個のセ
レクト回路用２入力ＮＯＲ回路ＳＮＲn の出力信号との
論理和をとり、その出力をデータ出力端子Ｏ1 に入力す
る（ｎ＋１）入力ＮＯＲ回路ＮＯＲ２としたものであ
る。

【００８４】本実施例６の遅延回路の動作を以下に示
す。図１２は本発明の第６の実施例による可変遅延回路
のタイミングチャートを示す図である。

【００８５】まず、上記遅延時間制御信号Ｓｉがすべて
Ｈ信号である場合、即ち，上記（ｎ＋１）入力ＮＯＲ回
路ＮＯＲ2 の入力が１つだけ／Ｉ1 で、他はすべてＬ信
号が入力する場合の、本可変遅延回路の入力端子Ｉ1 の
信号がＬ→Ｈの場合の入力端子Ｉ1 の信号から出力端子
Ｏ1 の信号までの遅延時間をＴa0、入力端子Ｉ1 がＨ→
Ｌの場合の入力端子Ｉ1 の信号から出力端子Ｏ1 の信号
までの遅延時間をＴb0とする。

【００８６】次に、上記セレクト回路用２入力ＮＯＲ回
路ＳＮＲi のうちのｋ個だけが、／Ｉ1 を出力する場合
の動作を説明する。 (1) ／Ｉ1 （反転入力データ）が立ち上がる（Ｌ→Ｈ）
場合（即ち，データ入力端子Ｉ1 の信号が立ち下がりの
場合）上記実施例２で説明したように、ｋ個のセレクト回路用
２入力ＮＯＲ回路（ＳＮＲ1 〜ＳＮＲn のうちのｋ個）
から、（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 に／Ｉ1 が入
力すると、遅延時間は，ｋ×ΔtL→H だけ小さくなる。
よって、この場合の本可変遅延回路の遅延時間Ｔa は、Ｔa ＝Ｔa0−（ｋ×ΔtL→H ）（ｋは１以上ｎ以下の
整数）となる。

【００８７】(2) ／Ｉ1 （反転入力データ）が立ち下が
る（Ｈ→Ｌ）場合（即ち，データ入力端子Ｉ1 の信号が
立ち上がりの場合）上記実施例２で説明したように、ｋ個のセレクト回路用
２入力ＮＯＲ回路から（ｎ＋１）入力ＮＯＲ回路ＮＯＲ
2 に／Ｉ1 が入力すると、遅延時間は，ｋ×ΔtH→L だ
け大きくなる。よって本可変遅延回路の遅延時間Ｔb
は、Ｔb ＝Ｔb0＋（ｋ×ΔtL→H ）となる。従って、本実施例６の可変遅延回路において
は、上記実施例５よりもより大きな遅延時間可変幅を得
ることができる。

【００８８】なお、上記実施例５、６において、インバ
ータの代わりにバッファを、セレクト回路用２入力ＮＯ
Ｒ回路の代わりに２入力ＯＲ回路を、（ｎ＋１）入力Ｎ
ＯＲ回路の代わりに（ｎ＋１）入力ＡＮＤ回路を用いて
も、上記と同様の効果を得ることができる。

【００８９】実施例７．本発明の第７の実施例による遅
延回路を図１３に示す。本実施例７は、ディジタル回路
における入力信号の立ち上がり（立ち下がり）エッジか
ら出力信号の立ち上がり（立ち下がり）までの遅延時間
を、制御信号によって変化させるものであり、上記実施
例１〜６の可変遅延回路（ＤＥＬ1 〜ＤＥＬn ）のうち
のいずれか、またはすべてを直列に接続したものであ
る。

【００９０】本実施例７は、このような構成とすること
により、より広範囲における遅延時間において、バッフ
ァ１段以下の遅延を行うことができる。

【００９１】実施例８．本発明の第８の実施例による可
変遅延回路を図１４，図１５に示す。本実施例８は、デ
ィジタル回路における入力信号の立ち上がり（立ち下が
り）エッジから出力信号の立ち上がり（立ち下がり）ま
での遅延時間を、制御信号によって変化させるものであ
り、データ信号入力端子Ｉ1 の信号と、該データ信号入
力端子Ｉ1 の信号を入力とするインバータＩＮＶと、該
インバータの出力信号を、第１の入力，上記データ入力
端子Ｉ1 の信号を第２の入力とする第１の部分遅延回路
と、該第１の部分遅延回路の出力信号を第１の入力、上
記インバータの出力信号を第２の入力とする第２の部分
遅延回路と、上記第（ｉ−１）の部分遅延回路の出力信
号を，第１の入力、第（ｉ−２）の部分遅延回路の出力
信号を第２の入力とする第ｉの部分遅延回路（ｉは３以
上ｎ以下の整数）であって、上記第２の入力と、セレク
ト信号Ｓ１との論理和をとる２入力ＮＯＲ回路ＳＮＲ１
と、上記第１の入力と、該２入力ＮＯＲ回路ＳＮＲ１の
出力信号との論理和をとる２入力ＮＯＲ回路ＮＯＲ２を
備え、該２入力ＮＯＲ回路の出力を出力とするものであ
る第ｉの部分遅延回路を備えた構成となっている。

【００９２】つまり本実施例８は、上記実施例７におい
て、直列に接続する部分遅延回路として上記実施例５の
可変遅延回路を用い、上記実施例５の可変遅延回路内部
のインバータＩＮＶを省略したものである。

【００９３】本実施例８の遅延回路の動作を以下に示
す。本実施例８の可変遅延回路の動作は、上記実施例５
の可変遅延回路ＤＬを可変遅延回路として用い、直列に
接続した実施例７の可変遅延回路の動作と同様である。
上記実施例５において、インバータＩＮＶによって／Ｉ
1 を生成するのに対し、本実施例８では２段前の部分遅
延回路ＤＥＬ1 〜ＤＥＬn-2 の出力の信号を取り出し、
これを当該遅延回路ＤＥＬｉの入力用／Ｉ1 の代用とし
ているものである。

【００９４】このような本実施例８においては、上記実
施例７と同様により広範囲における遅延時間において、
バッファ１段以下の遅延を行うことができ、なおかつイ
ンバータを省略することにより消費電力を削減すること
ができる。

【００９５】実施例９．本発明の第９の実施例による遅
延回路を図１６に示す。本実施例９は、ディジタル回路
における入力信号の立ち上がり（立ち下がり）エッジか
ら出力信号の立ち上がり（立ち下がり）までの遅延時間
を、制御信号によって変化させるものであり、上記実施
例８の第ｉの部分遅延回路を、上記第２の入力と、ｉ個
のセレクト信号とを入力とするｎ個のセレクト用２入力
ＮＯＲ回路ＳＮＲｎと、上記第１の入力と、上記ｎ個の
セレクト用２入力ＮＯＲ回路の出力信号を入力とする
（ｎ＋１）入力ＮＯＲ回路ＮＯＲ２とを備え、該（ｎ＋
１）入力ＮＯＲ回路ＮＯＲ２の出力を出力とする第ｉの
部分遅延回路としたものである。

【００９６】本実施例９は、このような構成としたの
で、上記実施例８より広範囲における遅延時間におい
て、バッファ１段以下の遅延を行うことができ、なおか
つインバータを省略することにより消費電力を削減する
ことができる。

【００９７】実施例１０．本発明の第１０の実施例によ
る遅延回路を図１７に示す。本実施例１０は、ディジタ
ル回路における入力信号の立ち上がりエッジ／立ち下が
りエッジから出力信号の立ち上がり／立ち下がりまでの
遅延時間を、制御信号によって変化させるものであり、
ｉ個（１以上ｎ以下の整数）の遅延時間制御信号Ｄｉを
入力とするディジタル／アナログ変換回路ＤＡ１と、デ
ータ入力端子Ｉ１の信号を入力とするインバータＩＮＶ
と、上記データ入力端子Ｉ１の信号と、上記ディジタル
／アナログ変換回路ＤＡ１の出力ノードＮDA1 の信号と
の論理和をとるセレクト用２入力ＮＯＲ回路ＳＮＲ１
と、上記インバータＩＮＶの出力信号と、上記２入力Ｎ
ＯＲ回路ＳＮＲ１の出力信号との論理和をとり、その出
力をデータ出力端子Ｏ１に入力する２入力ＮＯＲ回路Ｎ
ＯＲ２とにより構成されている。

【００９８】ここでこれらの回路は、ＤＣＦＬ（Direct
Coupled FET Logic）で構成されている。また、上記デ
ィジタル／アナログ変換回路ＤＡ1 は、その出力ノード
ＮDA1 に論理ゲートのしきい値電圧付近の電圧を出力す
る。

【００９９】この可変遅延回路の動作を以下に示す。 (1) 入力端子Ｉ１の信号が立ち上がる（Ｌ→Ｈ）場合上記セレクト回路用２入力ＮＯＲ回路ＳＮＲ1 に、デー
タ入力端子Ｉ1 のデータとディジタル／アナログ変換回
路の出力端子ＮDA1 のデータが入力される。このとき、
出力ノードＮDA1 がしきい値電圧付近の電圧であるた
め、上記セレクト回路用２入力ＮＯＲ回路ＳＮＲ1 の出
力には、振幅の小さくなった（即ち、主にハイレベルが
低くなった）／Ｉ1 が出力される。この振幅は、上記出
力ノードＮDA1 の電圧が大きいほど小さい。

【０１００】上記入力端子Ｉ１の信号が立ち上がる場
合、この振幅が大きい方が遅延時間は小さくなる。これ
は振幅が大きい方が（即ち、ハイレベルが高い方が）、
上記２入力ＮＯＲ回路ＮＯＲ2 のトランジスタＴr.２の
ドレイン・ソース間抵抗が小さくなり、トランジスタＴ
r.3 のゲート電荷の放電時間が小さくなるためである。
ここで、上記実施例１ではトランジスタ１個もしくは２
個によって放電を行っていたが、本実施例１０ではトラ
ンジスタ１個＋α（αは０以上１以下）で、放電を行っ
ているものである。

【０１０１】即ち、上記出力ノードＮＤＡ1 の電位によ
って、上記実施例１よりも小さい遅延時間の調整を行う
ことができる。（この場合、出力ノードＮDA1 電圧が小
さいほうが遅延時間は小さいものである。） (2) 入力端子Ｉ１の信号が立ち下がる場合上記セレクト回路用２入力ＮＯＲ回路ＳＮＲ1 に上記デ
ータ入力端子Ｉ1 のデータと、上記ディジタル／アナロ
グ変換回路の出力ノードＮDA1 のデータが入力される。
このとき、該出力ノードＮDA1 がしきい値電圧付近の電
圧であるため、上記セレクト回路用２入力ＮＯＲ回路Ｓ
ＮＲ1 の出力には、振幅の小さくなった（即ち、主にハ
イレベルが低くなった）／Ｉ1 が出力される。この振幅
は、出力ノードＮDA1 の電圧が大きいほど小さいもので
ある。

【０１０２】入力端子Ｉ１の信号が立ち下がる場合、こ
の振幅が大きいほうが遅延時間は大きくなる。これは振
幅が大きい方が（即ち、ハイレベルが高い方が）、上記
２入力ＮＯＲ回路ＮＯＲ2 のトランジスタＴr.2 のドレ
イン・ソース間容量に蓄積される電荷が大きくなり、こ
れをトランジスタＴr.3 のゲートの容量に蓄積する時間
が大きくなるためである。従ってこのように、上記出力
ノードＮＤＡ1 の電位によって、上記実施例１よりも小
さい遅延時間の調整を行うことができるものである。
（即ち、この場合電圧が小さい方が遅延時間は大きいも
のである。）このように本実施例１０では、上記ディジタル／アナロ
グ変換回路ＤＡ1 を用いることによって、上記実施例１
〜９の可変遅延回路よりも、より小さい可変遅延時間幅
を得ることかできる。

【０１０３】実施例１１．本発明の第１１の実施例によ
る遅延回路を図１８に示す。本実施例１１は、ディジタ
ル回路における入力信号の立ち上がりエッジ／立ち下が
りエッジから出力信号の立ち上がり／立ち下がりまでの
遅延時間を、制御信号によって変化させるものであり、
上記実施例１０の可変遅延回路における，上記データ入
力端子Ｉ１の信号と、上記ディジタル／アナログ変換回
路ＤＡ１の出力ノードＮDA1 の信号との論理和をとるセ
レクト用２入力ＮＯＲ回路ＳＮＲ１を、上記データ入力
端子Ｉ１の信号と、上記ディジタル／アナログ変換回路
ＤＡ１の出力ノードＮDA1 の信号との論理和をとるｎ個
のセレクト用２入力ＮＯＲ回路ＳＮＲｎとし、上記実施
例１０における，上記インバータＩＮＶの出力信号と、
上記２入力ＮＯＲ回路ＳＮＲ１の出力信号との論理和を
とり、その出力をデータ出力端子Ｏ１に入力する２入力
ＮＯＲ回路ＮＯＲ２を、上記インバータＩＮＶの出力信
号と、上記ｎ個の２入力ＮＯＲ回路ＳＮＲｎの出力信号
との論理和をとり、その出力をデータ出力端子Ｏ１に入
力する（ｎ＋１）入力ＮＯＲ回路ＮＯＲ２としたもので
ある。

【０１０４】ここでこれらの回路は、ＤＣＦＬ（Direct
Coupled FET Logic）で構成されている。また、ディジ
タル／アナログ変換回路ＤＡ1 は、その出力ノードＮDA
1 に論理ゲートのしきい値電圧付近の電圧を出力する。

【０１０５】本実施例１１は、このような構成としたこ
とにより、上記実施例１０よりも広範囲にわたる遅延時
間での調整を行うことができる。

【０１０６】実施例１２．本発明の第１２の実施例によ
る遅延回路を図１９に示す。本実施例１２は、ディジタ
ル回路における入力信号の立ち上がりエッジ／立ち下が
りエッジから出力信号の立ち上がり／立ち下がりまでの
遅延時間を、制御信号によって変化させるものであり、
上記実施例１１において、上記ディジタル／アナログ変
換回路ＤＡ1 の出力ノードＮDA1 と、上記ｎ個のセレク
ト用２入力ＮＯＲ回路ＳＮＲn の一方の入力との間に、
論理ゲートのＬ信号入力端子ＶＬの信号と上記ディジタ
ル／アナログ変換回路ＤＡ１の出力ノードＮＤＡ１の信
号とのいずれを出力するかをそのセレクト信号入力端子
Ｓｎの信号に応じて選択し、出力するｎ個のセレクト回
路Ｓｎをさらに設けたものである。

【０１０７】ここでこれらの回路は、ＤＣＦＬ（Direct
Coupled FET Logic）で構成されている。また、ディジ
タル／アナログ変換回路ＤＡ1 の出力ノードＮDA1 には
論理ゲートのしきい値電圧付近の電圧を出力する。

【０１０８】本実施例１２は、このような構成としたの
で、上記遅延時間制御信号入力端子Ｓ1 〜Ｓn のディジ
タル回路の切り替えのみによって、上記実施例１１より
も、より小さい可変遅延時間幅を得ることかできる。

【０１０９】なお、本実施例１２の上記ｎ個のセレクト
回路Ｓｎは、論理ゲートのＨ信号入力端子ＶＨの信号
と、該Ｈ信号入力端子ＶＨの信号と上記ディジタル／ア
ナログ変換回路ＤＡ１の出力ノードＮＤＡ１の信号との
いずれを出力するかを選択するセレクト回路とすること
もでき、あるいは論理ゲートのＬ信号入力端子ＶＬの信
号と、論理ゲートのＨ信号入力端子ＶＨの信号と、上記
ディジタル／アナログ変換回路ＤＡ１の出力ノードＮＤ
Ａ１の信号とのいずれを出力するかを選択するセレクト
回路とすることもでき、この場合、さらに小さい可変遅
延時間幅を得ることかできる。

【０１１０】実施例１３．本発明の第１３の実施例によ
る遅延回路を図２０に示す。本実施例１３はディジタル
回路における入力信号の立ち上がりエッジ／立ち下がり
エッジから出力信号の立ち上がり／立ち下がりまでの遅
延時間を、制御信号によって変化させるものであり、上
記実施例１２において、上記データ入力端子Ｉ1 と、上
記インバータＩＮＶとの間に、タイミング調整用の遅延
素子ＤＥＬ1を設けたものである。ここで、該遅延素子
ＤＥＬ1 には、例えばセレクト回路（上記ＳＥＬ1 …と
同じもの）をそのまま用いることも可能である。

【０１１１】本実施例１３では、上記実施例１２の可変
遅延回路において、上記遅延素子ＤＥＬ1 をさらに設け
たことにより、（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 にデ
ータ入力端子Ｉ1 がセレクト回路ＳＥＬ1 〜ＳＥＬn を
通過して入力する場合と、そうでない場合のデータのタ
イミング（立ち上がり、立ち下がり）を合わせることが
でき、可変遅延回路の動作の安定性を向上させることが
き、なおかつ入力信号の立ち上がりエッジ／立ち下がり
エッジから出力信号の立ち上がり／立ち下がりまでの遅
延時間をより大きくとることができる。

【０１１２】なお、上記実施例８〜１３において、イン
バータの代わりにバッファを、セレクト回路用２入力Ｎ
ＯＲ回路の代わりに２入力ＯＲ回路を、（ｎ＋１）入力
ＮＯＲ回路の代わりに（ｎ＋１）入力ＡＮＤ回路を用い
ても、上記と同様の効果を得ることができる。また、上
記実施例１〜１３の可変遅延回路は、ＳＣＦＬ（Source
Coupled FETLogic) を用いても構成可能である。

【０１１３】実施例１４．本実施例１４は、上記実施例
１〜１３の可変遅延回路に用いる（ｎ＋１）入力ＮＯＲ
回路ＮＯＲ2 の具体例である。図２１(a) ，(b) は本実
施例の（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 の信号入力ト
ランジスタを示すパターン図，及び回路図である。図に
おいて、Ｔr.1 〜Ｔr.ｎ＋1 はｎ＋１入力ＮＯＲ回路Ｎ
ＯＲ2 の信号入力トランジスタ、ＩＮ1 〜ＩＮｎ＋1 は
（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2 の入力端子である。

【０１１４】上記実施例１〜１３の遅延時間の調整は、
（ｎ＋１）入力ＮＯＲ回路ＮＯＲ2の信号入力トランジ
スタのソース・ドレイン間抵抗、ソース・ドレイン間容
量を利用しているので、ゲートのサイズが変わると遅延
時間も変化する。よって、（ｎ＋１）入力ＮＯＲ回路Ｎ
ＯＲ2 の信号入力トランジスタのサイズ（ゲート長な
ど）を、同じにせずに、種類の異なるサイズとすること
によって、様々な遅延時間を調整することのできる可変
遅延回路を得ることができる。

【０１１５】実施例１５．本実施例１５は、上記実施例
１〜１３の可変遅延回路に用いる遅延時間制御用信号入
力端子Ｓ1 〜Ｓn の入力部の具体例である。図２２は本
実施例の遅延時間制御用信号入力端子Ｓ1 〜Ｓn の入力
部を示すものである。図において、Ｒ1 ，Ｒ2 は電源Ｖ
ＤＤと電源ＶＳＳ間に直列に接続された２つの抵抗であ
る。

【０１１６】本実施例１５では、抵抗Ｒ1,Ｒ2 が直列に
接続された状態で、遅延時間制御信号入力端子ＳｉがＨ
になる様に、抵抗Ｒ1,Ｒ2 の抵抗値を適当に選び、この
状態で半導体装置の製造を行い、製造後必要に応じて、
図中の抵抗Ｒ1 の部分を切断し、遅延時間制御信号入力
端子ＳｉをＬにすることによって、遅延時間の調整を行
い、半導体装置が正常動作するようにする。

【０１１７】このような構成とした回路を、半導体装置
の遅延時間制御信号入力端子として用いることにより、
遅延時間の変化によって半導体装置の性能が悪化するこ
とを抑え、半導体装置を正常動作させることができる。

【０１１８】実施例１６．本発明の第１６の実施例によ
る遅延回路を図２３に示す。本実施例１６は、ディジタ
ル回路における入力信号の立ち上がりエッジ／立ち下が
りエッジから出力信号の立ち上がり／立ち下がりまでの
遅延時間を、制御信号によって変化させるものであり、
データ入力端子Ｉ1 、上記実施例１〜１５の可変遅延回
路ＤＥＬ、バッファ回路Ｂ1 〜Ｂn-2 、およびデータ出
力端子Ｏ1 を直列に接続し、データ入力端子Ｉ1 の信
号、上記実施例１〜１５の可変遅延回路ＤＥＬの出力ノ
ードＮDEL 、バッファ回路Ｂ1 〜Ｂn-2 のそれぞれの出
力ノードＮB1〜ＮBn-2を入力とし、そのいずれかを選択
し、データ出力端子Ｏ1 に入力するｎ：１セレクト回路
ＳＥＬにより構成されている。

【０１１９】本実施例１６における遅延時間は、セレク
ト回路ＳＥＬによってデータ入力端子Ｉ1 ，出力ノード
ＮDEL ，ＮBiのいずれかを選択することによって、 tSEL＋tDEL＋（ｉ×tB）（ｎは１以上の整数、ｉは１以
上ｎ−２以下の整数）となる。

【０１２０】ここで、tSELは、セレクト回路ＳＥＬによ
る遅延時間（定数）、tDELは、上記実施例１〜１５の可
変遅延回路ＤＥＬによる遅延時間（可変）、tBはバッフ
ァ回路Ｂ1 〜Ｂn-2 の遅延時間（定数）である。

【０１２１】このような本実施例１６においては、上記
実施例１〜１５に示した可変遅延回路ＤＥＬによってバ
ッファ１段以下の遅延時間の調整を行い、バッファ１段
以上の遅延時間の調整は、セレクト回路ＳＥＬによって
行うことができるものである。

【０１２２】実施例１７．本発明の第１７の実施例によ
る遅延回路を図２４に示す。本実施例１７は、ディジタ
ル回路における入力信号の立ち上がりエッジ／立ち下が
りエッジから出力信号の立ち上がり／立ち下がりまでの
遅延時間を、制御信号によって変化させるものであり、
データ入力端子Ｉ1 、上記実施例１〜１６の可変遅延回
路ＤＥＬ1 〜ＤＥＬn-2 、およびデータ出力端子Ｏ1 を
直列に接続し、データ入力端子Ｉ1 の信号、上記実施例
１〜１５の可変遅延回路ＤＥＬのそれぞれの出力ノード
ＮDEL1〜ＮDELn-1を入力とし、そのいずれかを選択し、
データ出力端子Ｏ1 に入力するＮ：１セレクト回路ＳＥ
Ｌにより構成されている。

【０１２３】本実施例１７における遅延時間は、セレク
ト回路ＳＥＬによってデータ入力端子Ｉ1 ，可変遅延回
路ＤＥＬ1 〜ＤＥＬn-1 の出力ＮDELiのいずれかを選択
することによって、 tSEL＋ΣtDELi （ｎは１以上の整数、ｉは１以上ｎ−
１以下の整数）となる。ここで、tSELは、セレクト回路ＳＥＬによる遅
延時間（定数）、tDELi は、上記実施例１〜１６の可変
遅延回路ＤＥＬによる遅延時間（可変）である。

【０１２４】このような本実施例１７では、上記実施例
１〜１６の各可変遅延回路ＤＥＬ1〜ＤＥＬn-1 を直列
に接続し、各可変遅延回路の出力ノードＮDELiからの信
号をセレクト回路ＳＥＬで選択することにより、より広
範囲にわたる遅延時間において、バッファ１段以下の小
さい可変時間幅の調整を行うことが可能となる。

【０１２５】実施例１８．本発明の第１８の実施例によ
る遅延回路を図２５に示す。本実施例１８は、リング発
振器においてその発振周波数を制御信号によって変化さ
せるものであり、奇数個のインバータＩＮＶn （n は奇
数）をリング状に接続したリング発振器回路において、
リング状の１箇所、もしくは複数箇所に、上記実施例１
〜１７の可変遅延回路ＤＥＬ1 〜ＤＥＬn を１個もしく
は複数個直列に接続し、該リングの任意の箇所の出力を
データ出力端子Ｏ2 に接続したものである。

【０１２６】一般に、リング発振器の発振周波数は、ｆ＝１／２×（リング１週分の遅延時間）で表わされる。よってリングの中に、上記実施例１〜１
７の可変遅延回路ＤＥＬ1 〜ＤＥＬn を挿入することに
よって、発振周波数を調整することができる。

【０１２７】このように本実施例１８では、その発振周
波数を制御信号により変化させることのできるリング発
振器を得ることができる。

【０１２８】実施例１９．図２６は本発明の第１９の実
施例による，リセット付リング発振器に用いる可変遅延
回路を示す図である。本実施例１９は、上記実施例１８
のリング発振器において、可変遅延回路を構成する遅延
時間調整用（ｎ＋１）入力ＮＯＲを、その出力を強制的
にＨ（，又はＬ）にするリセット信号ＲＳをその入力に
追加した、（ｎ＋２）入力ＮＯＲとしたものである。

【０１２９】本実施例１９のリセット付リング発振器
は、このような構成としたので、リング回路の発振状態
において可変遅延回路の出力端子をＨにすることができ
る，即ち、リング発振器の位相を調整することができる
ものである。

【０１３０】実施例２０．本発明の第２０の実施例によ
るタイミング調整機能付フリップフロップ回路を図２７
に示す。本実施例２０は、クロック信号と同期しながら
動作するクロック同期型フリップフロップ回路におい
て、データ入力信号端子Ｉ1 とフリップフロップ回路Ｆ
Ｆのデータ入力端子との間に、上記実施例１〜１７の可
変遅延回路ＤＥＬを挿入し、クロック入力端子ＣＬＫの
信号とデータ入力端子Ｉ1 の信号のタイミングを調整す
る機能を付加したものである。

【０１３１】一般にクロック同期型のフリップフロップ
回路では、データが正しく伝達しない，クロック入力と
データ入力のタイミングが存在する。本実施例２０で
は、データ入力信号端子Ｉ1 とフリップフロップ回路Ｆ
Ｆのデータ入力端子との間に、実施例１〜１７の可変遅
延回路ＤＥＬを挿入することにより、クロック入力とデ
ータ入力のタイミングを調整することができ、これによ
りデータを正しく伝達することができる。

【０１３２】なお、本実施例では、データ入力信号端子
Ｉ1 とフリップフロップ回路ＦＦのデータ入力端子との
間に、上記実施例１〜１７の可変遅延回路ＤＥＬを挿入
したが、クロック入力端子ＣＬＫとフリップフロップ回
路ＦＦのデータ入力端子との間に、上記実施例１〜１７
の可変遅延回路ＤＥＬを挿入しても同様の効果を得るこ
とができる。

【０１３３】

【発明の効果】以上のように、この発明（請求項１）に
かかる可変遅延回路によれば、ディジタル回路における
データ入力信号の立ち上がりエッジ／立ち下がりエッジ
からそれぞれデータ出力信号の立ち上がりエッジ／立ち
下がりエッジまでの遅延時間を制御信号によって変化さ
せる可変遅延回路において、データ信号入力端子と、論
理ゲートのＬ信号を入力する第１の信号入力端子と、第
１のセレクト信号入力端子の信号に応じて、これらのい
ずれかの端子の信号を選択し、出力するｎ個（ｎは０以
上の整数）のセレクト回路と、上記データ信号入力端子
の信号と、上記ｎ個のセレクト回路の出力信号とを入力
とする（ｎ＋１）入力ＮＯＲ／ＯＲ回路とを設けたの
で、ディジタル回路だけを用いてバッファ１段以下の遅
延時間の調整を行なうことができる効果がある。

【０１３４】またこの発明（請求項２）にかかる可変遅
延回路によれば、請求項１記載の可変遅延回路の後段
に、該可変遅延回路の出力信号を入力する第２のデータ
信号入力端子と、論理ゲートのＬ信号を入力する第２の
信号入力端子と、これらの端子の信号と、これらのどの
端子の信号を出力するかを選択する第２のセレクト信号
入力端子の信号とを入力とするｍ個（ｍは０以上の整
数）のセレクト回路と、上記第１の可変遅延回路の出力
信号と、上記ｍ個のセレクト回路の出力信号とを入力と
する（ｍ＋１）入力ＮＯＲ／ＯＲ回路（ＮＯＲ又はＯＲ
回路）とを備えた第２の可変遅延回路を有するものとし
たので、上記請求項１よりもさらに大きな遅延時間にお
いて、バッファ１段以下の遅延時間の調整を行なうこと
ができ、データ信号の信号幅の可変も行うことができる
効果がある。

【０１３５】またこの発明（請求項３）にかかる可変遅
延回路によれば、請求項１記載の可変遅延回路におい
て、上記データ信号入力端子と、上記（ｎ＋１）入力Ｎ
ＯＲ／ＯＲ回路の入力端子との間に遅延素子を設けたの
で、該（ｎ＋１）入力ＮＯＲ／ＯＲ回路に入力する信号
のタイミングをあわすことができ、これにより上記請求
項１よりもさらに大きな遅延時間において、バッファ回
路１段以下の遅延時間の調整を行なうことができる効果
がある。

【０１３６】またこの発明（請求項４）にかかる可変遅
延回路によれば、ディジタル回路におけるデータ入力信
号の立ち上がりエッジ／立ち下がりエッジから、データ
出力信号の立ち上がり／立ち下がりまでの遅延時間を、
制御信号によって変化させる可変遅延回路において、デ
ータ信号入力端子と、データ入力信号を入力とするイン
バータ／バッファと、上記データ入力端子の信号とｎ個
のセレクト信号とを入力とするｎ個のセレクト回路用２
入力ＮＯＲ／ＯＲ回路と、上記インバータ／バッファの
出力信号と、上記ｎ個の２入力ＮＯＲ／ＯＲ回路の出力
信号とを入力とする（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路
とを備えたので、簡易な構成で、ディジタル回路だけを
用いてバッファ１段以下の遅延時間の調整を行なうこと
ができる効果がある。

【０１３７】またこの発明（請求項５）にかかる可変遅
延回路によれば、ディジタル回路におけるデータ入力信
号の立ち上がりエッジ／立ち下がりエッジからデータ出
力信号の立ち上がり／立ち下がりまでの遅延時間を制御
信号によって変化させる可変遅延回路において、上記請
求項１〜４の各可変遅延回路のうちいずれか、またはす
べてを複数個直列に接続したので、より大きな遅延時間
において、バッファ回路１段以下の遅延時間の調整を行
うことができる効果がある。

【０１３８】またこの発明（請求項６）にかかる可変遅
延回路によれば、ディジタル回路における入力信号の立
ち上がりエッジ／立ち下がりエッジからデータ出力信号
の立ち上がり／立ち下がりまでの遅延時間を制御信号に
よって変化させる可変遅延回路において、データ信号入
力端子と、上記データ入力信号を入力とするインバータ
と、該インバータの出力信号を、第１の入力，データ入
力信号を第２の入力とする第１の部分遅延回路と、上記
第１の部分遅延回路の出力信号を第１の入力、上記イン
バータの出力信号を第２の入力とする第２の部分遅延回
路と、上記第（ｉ−１）の部分遅延回路の出力信号を，
第１の入力、第（ｉ−２）の部分遅延回路の出力信号を
第２の入力とする第ｉの部分遅延回路（ｉは３以上ｎ以
下の整数）であって、上記第２の入力と、ｉ個のセレク
ト信号を入力とするｎ個の２入力ＮＯＲ／ＯＲ回路と、
上記第１の入力と、上記ｎ個の２入力ＮＯＲ／ＯＲ回路
の出力信号を入力とする（ｎ＋１）入力ＮＯＲ／ＡＮＤ
回路とを備え、該（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路の
出力を出力とするものである第ｉの部分遅延回路とを備
えたので、より大きな遅延時間において、バッファ回路
１段以下の遅延時間の調整を行うことができる遅延回路
において、消費電力を削減することができる効果があ
る。

【０１３９】またこの発明（請求項７）にかかる可変遅
延回路によれば、ディジタル回路における入力信号の立
ち上がりエッジ／立ち下がりエッジから出力信号の立ち
上がり／立ち下がりまでの遅延時間を制御信号によって
変化させる可変遅延回路において、ｉ個（１以上ｎ以下
の整数）の遅延時間制御信号を入力とするディジタル／
アナログ変換回路と、データ入力信号を入力とするイン
バータ／バッファと、上記データ入力信号と、上記ディ
ジタル／アナログ変換回路の出力とを入力とするｎ個の
２入力ＮＯＲ／ＯＲ回路と、上記インバータ／バッファ
の出力信号と、ｎ個の２入力ＮＯＲ／ＯＲ回路の出力信
号とを入力とする（ｎ＋１）ＮＯＲ／ＡＮＤ回路とを備
えたので、バッファ回路１段以下の遅延時間の調整を、
より小さい時間幅で行うことができる効果がある。

【０１４０】またこの発明（請求項８）にかかる可変遅
延回路によれば、請求項７記載の可変遅延回路におい
て、上記ディジタル／アナログ変換回路の出力と、当該
ディジタル／アナログ変換回路の出力が入力される上記
ｎ個の２入力ＮＯＲ／ＯＲ回路の一方の入力との間に介
して、論理ゲートのＬ信号入力端子、または論理ゲート
のＨ信号入力端子と、ディジタル／アナログ変換回路の
出力信号とＬ信号入力端子のいずれを，又はディジタル
／アナログ変換回路の出力信号とＨ信号入力端子のいず
れを，あるいはディジタル／アナログ変換回路の出力信
号とＨ信号入力端子とＬ信号入力端子のいずれを，出力
するかを選択するｎ個のセレクト信号入力端子とを入力
とするｎ個のセレクト回路を設けたので、上記請求項７
記載の可変遅延回路よりも、大きい遅延時間の調整を行
うことができる効果がある。

【０１４１】またこの発明（請求項９）にかかる可変遅
延回路においては、請求項８記載の可変遅延回路におい
て、上記データ信号入力端子と、上記インバータ回路と
の間に遅延素子を設けたので、（ｎ＋１）入力ＮＯＲ／
ＯＲ回路に入力する信号のタイミングをあわすことがで
き、これにより上記請求項８よりもさらに大きな遅延時
間において、バッファ回路１段以下の遅延時間の調整を
行なうことができる効果がある。

【０１４２】またこの発明（請求項１０）にかかる可変
遅延回路によれば、請求項１ないし９のいずれかに記載
の可変遅延回路において、上記（ｎ＋１）入力ＮＯＲ／
ＯＲ回路、または（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路の
入力信号端子を接続する（ｎ＋１）個のトランジスタの
サイズが同一でないものとしたので、様々な遅延時間の
調整を行うことができる効果がある。

【０１４３】またこの発明（請求項１１）にかかる可変
遅延回路によれば、請求項１ないし１０のいずれかに記
載の可変遅延回路において、第１の電源と、セレクト信
号との間に、切断可能な配線領域を持つ抵抗を接続し、
第２の電源と、セレクト信号の間に、切断可能な抵抗を
接続したので、遅延時間の変化によって性能が大きく変
わる半導体装置の性能を一定に保つことができる効果が
ある。

【０１４４】またこの発明（請求項１２）にかかる可変
遅延回路によれば、ディジタル回路における入力信号の
立ち上がりエッジ／立ち下がりエッジから出力信号の立
ち上がり／立ち下がりまでの遅延時間を制御信号によっ
て変化させる可変遅延回路において、データ入力信号を
入力とする，請求項１ないし１１のいずれかに記載の可
変遅延回路本体と、上記可変遅延回路本体の出力を入力
とする，（ｎ−２）個直列に接続した第ｉのバッファ回
路（ｉは１以上ｎ以下の自然数）と、データ入力信号，
上記可変遅延回路本体の出力，あるいは（ｎ−２）個直
列に接続した上記第ｉのバッファ回路の出力信号のうち
の１つを選択して出力するセレクト回路とを有するもの
としたので、バッファ１段以上の遅延時間の調整も行う
ことができる効果がある。

【０１４５】またこの発明（請求項１３）にかかる可変
遅延回路によれば、ディジタル回路における入力信号の
立ち上がりエッジ／立ち下がりエッジから出力信号の立
ち上がり／立ち下がりまでの遅延時間を、制御信号によ
って変化させる可変遅延回路において、データ入力信号
を入力とする，（ｎ−１）個直列に接続した請求項１な
いし１２のいずれかに記載の第ｉの可変遅延回路（ｉは
２以上ｎ以下の自然数）本体と、データ入力信号，ある
いは上記（ｎ−１）個直列に接続した第ｉの遅延回路の
出力信号のうちの１つを選択して出力するセレクト回路
とを有するものとしたので、より広範囲にわたる遅延時
間において、バッファ１段以下の小さい遅延時間の調整
を行うことができる効果がある。

【０１４６】またこの発明（請求項１４）にかかるリン
グ発振回路によれば、奇数個のインバータ回路をリング
状に接続したリング発振器回路において、リング状の１
箇所，もしくは複数箇所に、１個もしくは複数個直列に
接続した請求項１ないし１３のいずれかに記載の可変遅
延回路本体を、上記奇数個のインバータと直列に接続し
たので、その発振周波数を制御信号により変化させるこ
とができる。

【０１４７】またこの発明（請求項１５）にかかるリン
グ発振回路においては、請求項１４に記載のリング発振
器において、リング発振器における遅延回路を構成する
遅延時間調整用（ｎ＋１）入力ＮＯＲ／ＯＲ回路、また
は（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路を、さらにリセッ
ト信号入力をその入力に追加した，（ｎ＋２）入力ＮＯ
Ｒ／ＯＲ回路、または（ｎ＋２）入力ＮＯＲ／ＡＮＤ回
路としたので、その位相の調整を行うことができる効果
がある。

【０１４８】またこの発明（請求項１６）にかかるフリ
ップフロップ回路によれば、クロック信号と同期しなが
ら動作するクロック同期型フリップフロップ回路におい
て、データ入力信号，又はクロック信号を入力とする請
求項１ないし１３のいずれかに記載の可変遅延回路本体
と、この可変遅延回路本体の出力を、データ入力，又は
クロック入力とするクロック同期型フリップフロップと
を有するものとしたので、データ入力とクロック入力の
タイミングを調整し、データを正確に伝達させることが
できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による可変遅延回路の
回路図。

【図２】図１における２入力ＮＯＲ1 の回路図。

【図３】本発明の第１の実施例による可変遅延回路の
タイミングチャート図。

【図４】本発明の第２の実施例による可変遅延回路の
回路図。

【図５】本発明の第２の実施例による可変遅延回路の
タイミングチャート図。

【図６】本発明の第３の実施例による可変遅延回路の
回路図。

【図７】本発明の第４の実施例による可変遅延回路の
回路図。

【図８】本発明の第４の実施例による可変遅延回路の
タイミングチャート図。

【図９】本発明の第５の実施例による可変遅延回路の
回路図。

【図１０】本発明の第５の実施例による可変遅延回路
のタイミングチャート図。

【図１１】本発明の第６の実施例による可変遅延回路
の回路図。

【図１２】本発明の第６の実施例による可変遅延回路
のタイミングチャート図。

【図１３】本発明の第７の実施例による可変遅延回路
の回路図。

【図１４】本発明の第８の実施例による可変遅延回路
の回路図。

【図１５】上記実施例８の部分遅延回路ＤＬi の回路
図。

【図１６】本発明の第９の実施例による可変遅延回路
の回路図。

【図１７】本発明の第１０の実施例による可変遅延回
路の回路図。

【図１８】本発明の第１１の実施例による可変遅延回
路の回路図。

【図１９】本発明の第１２の実施例による可変遅延回
路の回路図。

【図２０】本発明の第１３の実施例による可変遅延回
路の回路図。

【図２１】本発明の第１４の実施例による可変遅延回
路における，上記実施例１〜１３の（ｎ＋１）入力ＮＯ
Ｒ回路ＮＯＲ2 、または（ｎ＋１）入力ＡＮＤ回路ＮＯ
Ｒ2 の信号入力トランジスタを示すパターン図，及び回
路図。

【図２２】本発明の第１５の実施例による可変遅延回
路における遅延時間制御用信号入力端子Ｓi の入力部を
示す図。

【図２３】本発明の第１６の実施例による可変遅延回
路の回路図。

【図２４】本発明の第１７の実施例による可変遅延回
路の回路図。

【図２５】本発明の第１８の実施例によるリング発振
回路の回路図。

【図２６】本発明の第１９の実施例によるリセット機
能付リング発振回路の回路図。

【図２７】本発明の第２０の実施例によるタイミング
調整機能付フリップフロップ回路の回路図。

【図２８】第１の従来例による可変遅延回路の回路図
である。

【図２９】第２の従来例による可変遅延回路の回路図
である。

【図３０】第２の従来例による可変遅延回路の動作説
明の図である。

【符号の説明】

図１において、Ｉ1 データ入力端子、Ｏ1 データ出
力端子、ＶＬローレベル入力端子、Ｓ1 遅延時間制
御信号入力端子、／Ｓ1 遅延時間制御信号反転信号入
力端子、ＳＥＬ1 セレクト回路、ＮSEL1 セレクト回
路ＳＥＬ1 の出力端子、ＮＯＲ1 ２入力ＮＯＲ回路、
ＮNOR1 ２入力ＮＯＲ回路ＮＯＲ1 の出力端子、ＩＮＶ
インバータ回路、ＮSEL1 セレクト回路ＳＥＬ1 の出
力端子、ＮＯＲa 〜ＮＯＲc ２入力ＮＯＲ回路、図２
において、Ｉ1 データ入力端子、Ｏ1 データ出力端
子、ＮSEL セレクト回路ＳＥＬ1 の出力端子、ＮNOR1
２入力ＮＯＲ回路ＮＯＲ1 の出力端子、Ｔr.1 Ｔr.2
２入力ＮＯＲ回路ＮＯＲ1 の信号入力ランジスタ、Ｔ
r.3 インバータ回路の信号入力ランジスタ、図４にお
いて、Ｉ1 データ入力端子、Ｏ1 データ出力端子、
ＶＬローレベル入力端子、Ｓ1 〜Ｓn 遅延時間制御
信号入力端子、ＳＥＬ1 〜ＳＥＬn セレクト回路、ＮＯ
Ｒ2 （ｎ＋１）入力ＮＯＲ回路、ＩＮＶインバータ
回路、３００遅延時間調整部、図６において、Ｉ1
データ入力端子、Ｏ1 データ出力端子、ＶＬローレ
ベル入力端子、Ｓ1-1 〜Ｓ1-n ，及びＳ2-1 〜Ｓ2-m
遅延時間制御信号入力端子、ＳＥＬ1-1 〜ＳＥＬ1-n ，
及びＳＥＬ2-1 〜ＳＥＬ2-m セレクト回路、ＮＯＲ2
（ｎ＋１）入力ＮＯＲ回路，ＮＯＲ3 （ｍ＋１）入
力ＮＯＲ回路、図７において、Ｉ1 データ入力端子、
Ｏ1 データ出力端子、ＶＬローレベル入力端子、Ｓ
1 〜Ｓn 遅延時間制御信号入力端子、ＳＥＬ1 〜ＳＥ
Ｌn はセレクト回路、ＮＯＲ2 は（ｎ＋１）入力ＮＯＲ
回路、ＩＮＶインバータ回路、ＤＥＬ1 は遅延素子、
図９において、Ｉ1 データ入力端子、Ｏ1 データ出
力端子、Ｓ1 遅延時間制御信号入力端子、ＳＮＲ1
セレクト回路用２入力ＮＯＲ回路、ＮＯＲ２２入力ＮＯ
Ｒ回路、ＩＮＶインバータ回路、図１１において、Ｉ
1 データ入力端子、Ｏ1 データ出力端子、Ｓ1 〜Ｓ
n遅延時間制御信号入力端子、ＳＮＲ1 〜ＳＮＲn セ
レクト回路用２入力ＮＯＲ回路、ＮＯＲ2 （ｎ＋１）
入力ＮＯＲ回路、ＩＮＶインバータ回路、図１３にお
いて、Ｉ1 データ入力端子、Ｏ1 データ出力端子、
ＤＥＬ1 〜ＤＥＬn 部分遅延回路、図１４において、
Ｉ1 データ入力端子、Ｏ1 データ出力端子、ＤＥＬ
1 〜ＤＥＬn 部分遅延回路、図１５において、ＤI1
部分遅延回路の第１のデータ入力端子、ＤI2 部分遅延
回路の第２のデータ入力端子、ＤO1 部分遅延回路のデ
ータ出力端子、ＳＮＲ1 セレクト用２入力ＮＯＲ回
路、ＮＯＲ2 ２入力ＮＯＲ回路、図１６において、Ｉ
1 データ入力端子、Ｏ1 データ出力端子、Ｓ1 〜Ｓ
n遅延時間制御用信号入力端子、ＳＮＲ1 〜ＳＮＲn
セレクト用２入力ＮＯＲ回路、ＮＯＲ２は（ｎ＋１）入
力ＮＯＲ回路、図１７において、Ｉ1 データ入力端
子、Ｏ1 データ出力端子、Ｄ1 〜Ｄn遅延時間制御用
信号入力端子、ＤＡ1 ディジタル／アナログ変換回
路、ＮDA1 ディジタル／アナログ変換回路ＤＡ1 の出
力ノード、ＳＮＲ1 セレクト用２入力ＮＯＲ回路、Ｎ
ＯＲ2 ２入力ＮＯＲ回路、ＩＮＶインバータ回路、
図１８において、Ｉ1 データ入力端子、Ｏ1 データ
出力端子、Ｄ1 〜Ｄn遅延時間制御用信号入力端子、Ｄ
Ａ1 ディジタル／アナログ変換回路、ＳＮＲ1 〜ＳＮ
Ｒn セレクト用２入力ＮＯＲ回路、ＮＯＲ2 （ｎ＋
１）入力ＮＯＲ回路、ＩＮＶインバータ回路、ＮDA1
ディジタル／アナログ変換回路ＤＡ1 の出力ノード、
図１９において、Ｉ1 データ入力端子、Ｏ1 データ
出力端子、Ｄ1 〜Ｄn第１の遅延時間制御用信号入力端
子、Ｓ1 〜Ｓn 第２の遅延時間制御用信号入力端子、
ＤＡ1 ディジタル／アナログ変換回路、ＳＥＬ1 〜Ｓ
ＥＬn セレクト回路、ＳＮＲ1 〜ＳＮＲn セレクト
用２入力ＮＯＲ回路、ＮＯＲ2 （ｎ＋１）入力ＮＯＲ
回路、ＩＮＶインバータ回路、ＮDA1 ディジタル／
アナログ変換回路ＤＡ1 の出力ノード、図２０におい
て、Ｉ1 データ入力端子、Ｏ1 データ出力端子、Ｄ
1 〜Ｄn第１の遅延時間制御用信号入力端子、Ｓ1 〜Ｓn
第２の遅延時間制御用信号入力端子、ＤＡ1 ディ
ジタル／アナログ変換回路、ＳＥＬ1 〜ＳＥＬn セレ
クト回路、ＳＮＲ1 〜ＳＮＲn セレクト用２入力ＮＯ
Ｒ回路、ＮＯＲ2 （ｎ＋１）入力ＮＯＲ回路、ＩＮＶ
インバータ回路、ＮDA1 ディジタル／アナログ変換
回路ＤＡ1 の出力ノード、ＤＥＬ1 遅延素子、図２１
において、Ｔr.１〜Ｔr.ｎ＋１（ｎ＋１）入力ＮＯＲ
の信号入力トランジスタ、ＩＮ1 〜ＩＮｎ＋１（Ｎ＋
１）入力ＮＯＲ回路の入力端子、図２２において、Ｒ1,
Ｒ2 抵抗、Ｓ1 〜Ｓn 遅延時間制御用信号入力端
子、図２３において、Ｉ1 データ入力端子、Ｏ1 デ
ータ出力端子、ＤＥＬ実施例１〜１５の可変遅延回
路、Ｂ1 〜Ｂn-2 バッファ回路、ＳＥＬＮ：１セレク
ト回路、ＮDEL 可変遅延回路ＤＥＬの出力ノード、Ｎ
Bi バッファ回路Ｂｉの出力ノード、図２４において、
Ｉ1 データ入力端子、Ｏ1 データ出力端子、ＤＥＬ
1 〜ＤＥＬn 実施例１〜１６の可変遅延回路、ＳＥＬ
セレクト回路、ＮDELi 可変遅延回路ＤＥＬi の出力
ノード、図２５において、Ｏ2 データ出力端子、ＤＥ
Ｌ1 〜ＤＥＬn 実施例１〜１７の可変遅延回路、ＩＮ
Ｖ1 〜ＩＮＶn-2 （n は奇数）インバータ回路、図２
６において、Ｉ1 データ入力端子、Ｏ1 データ出力
端子、ＶＬローレベル入力端子、Ｓ1 〜Ｓn 遅延時
間制御信号入力端子、ＳＥＬ1 〜ＳＥＬnセレクト回
路、ＮＯＲ2 （ｎ＋１）入力ＮＯＲ回路、ＩＮＶイ
ンバータ回路、ＲＳリセット信号入力端子、図２７に
おいて、ＣＬＫクロック入力信号端子、Ｉ1 データ
入力信号端子、Ｏ1 データ出力信号端子、ＤＥＬ実
施例１〜１７の可変遅延回路、ＦＦフリップフロップ回
路図２８において、Ｉ1 データ信号入力端子、Ｏ1
データ信号出力端子、Ｂ1 〜Ｂn-1 バッファ回路、Ｓ
ＥＬＮ：１のセレクト回路、図２９において、Ｉ1 は
データ入力端子、Ｏ1 はデータ出力端子、Ｄ0 〜Ｄnは
遅延時間制御信号入力端子、ＲＧランプ波形発生回
路、ＤＡディジタル／アナログ変換回路、Ｃ1 コン
パレータ回路である。

Claims

【特許請求の範囲】

【請求項１】ディジタル回路におけるデータ入力信号
の立ち上がりエッジ又は立ち下がりエッジ（以下、立ち
上がりエッジ／立ち下がりエッジ，と記す）からそれぞ
れデータ出力信号の立ち上がりエッジ／立ち下がりエッ
ジまでの遅延時間を制御信号によって変化させる可変遅
延回路において、データ信号入力端子と、論理ゲートのローレベル信号（以下、Ｌ信号と称す）が
入力される第１の信号入力端子と、第１のセレクト信号入力端子の信号に応じて、これらの
いずれかの端子の信号を選択し、出力するｎ個（ｎは０
以上の整数）のセレクト回路と、上記データ信号入力端子の信号と、上記ｎ個のセレクト
回路の出力信号とを入力とする（ｎ＋１）入力ＮＯＲ／
ＯＲ回路（ＮＯＲ又はＯＲ回路）とを備えたことを特徴
とする可変遅延回路。
【請求項２】請求項１記載の可変遅延回路の後段に、該可変遅延回路の出力信号が入力される第２のデータ信
号入力端子と、論理ゲートのＬ信号が入力される第２の信号入力端子
と、これらの端子の信号と、これらのどの端子の信号を出力
するかを選択する第２のセレクト信号入力端子の信号と
を入力とするｍ個（ｍは０以上の整数）のセレクト回路
と、上記第１の可変遅延回路の出力信号と、上記ｍ個のセレ
クト回路の出力信号とを入力とする（ｍ＋１）入力ＮＯ
Ｒ／ＯＲ回路（ＮＯＲ又はＯＲ回路）とを備えた第２の
可変遅延回路を有することを特徴とする可変遅延回路。
【請求項３】請求項１記載の可変遅延回路において、上記データ信号入力端子と、上記（ｎ＋１）入力ＮＯＲ
／ＯＲ回路の入力端子との間に設けられた遅延素子を、
さらに備えたことを特徴とする可変遅延回路。
【請求項４】ディジタル回路におけるデータ入力信号
の立ち上がりエッジ／立ち下がりエッジから、データ出
力信号の立ち上がり／立ち下がりまでの遅延時間を、制
御信号によって変化させる可変遅延回路において、データ信号入力端子と、該データ信号入力端子の信号を入力とするインバータ又
はバッファ（以下、インバータ／バッファ，と記す）
と、上記データ入力端子の信号とｎ個のセレクト信号とを入
力とするｎ個のセレクト回路用２入力ＮＯＲ／ＯＲ回路
と、上記インバータ／バッファの出力信号と、上記ｎ個の２
入力ＮＯＲ／ＯＲ回路の出力信号とを入力とする（ｎ＋
１）入力ＮＯＲ／ＡＮＤ回路とを備えたことを特徴とす
る可変遅延回路。
【請求項５】ディジタル回路におけるデータ入力信号
の立ち上がりエッジ／立ち下がりエッジからデータ出力
信号の立ち上がり／立ち下がりまでの遅延時間を制御信
号によって変化させる可変遅延回路において、上記請求項１〜４の各可変遅延回路のうちいずれか、ま
たはすべてを複数個直列に接続したことを特徴とする可
変遅延回路。
【請求項６】ディジタル回路における入力信号の立ち
上がりエッジ／立ち下がりエッジからデータ出力信号の
立ち上がり／立ち下がりまでの遅延時間を制御信号によ
って変化させる可変遅延回路において、データ信号入力端子と、上記データ入力信号を入力とするインバータと、該インバータの出力信号を、第１の入力，データ入力信
号を第２の入力とする第１の部分遅延回路と、上記第１の部分遅延回路の出力信号を第１の入力、上記
インバータの出力信号を第２の入力とする第２の部分遅
延回路と、上記第（ｉ−１）の部分遅延回路の出力信号を，第１の
入力、第（ｉ−２）の部分遅延回路の出力信号を第２の
入力とする第ｉの部分遅延回路（ｉは３以上ｎ以下の整
数）であって、上記第２の入力と、ｉ個のセレクト信号を入力とするｎ
個の２入力ＮＯＲ／ＯＲ回路と、上記第１の入力と、上記ｎ個の２入力ＮＯＲ／ＯＲ回路
の出力信号を入力とする（ｎ＋１）入力ＮＯＲ／ＡＮＤ
回路とを備え、該（ｎ＋１）入力ＮＯＲ／ＡＮＤ回路の出力を出力とす
るものである第ｉの部分遅延回路とを備えたことを特徴
とする可変遅延回路。
【請求項７】ディジタル回路における入力信号の立ち
上がりエッジ／立ち下がりエッジから出力信号の立ち上
がり／立ち下がりまでの遅延時間を制御信号によって変
化させる可変遅延回路において、ｉ個（１以上ｎ以下の整数）の遅延時間制御信号を入力
とするディジタル／アナログ変換回路と、データ入力信号を入力とするインバータ／バッファと、上記データ入力信号と、上記ディジタル／アナログ変換
回路の出力とを入力とするｎ個の２入力ＮＯＲ／ＯＲ回
路と、上記インバータ／バッファの出力信号と、ｎ個の２入力
ＮＯＲ／ＯＲ回路の出力信号とを入力とする（ｎ＋１）
ＮＯＲ／ＡＮＤ回路とを備えたことを特徴とする可変遅
延回路。
【請求項８】請求項７記載の可変遅延回路において、上記ディジタル／アナログ変換回路の出力と、当該ディ
ジタル／アナログ変換回路の出力が入力される上記ｎ個
の２入力ＮＯＲ／ＯＲ回路の一方の入力との間に介して
挿入され、論理ゲートのＬ信号入力端子、または論理ゲートのＨ信
号入力端子と、ディジタル／アナログ変換回路の出力信号とＬ信号入力
端子のいずれを，又はディジタル／アナログ変換回路の
出力信号とＨ信号入力端子のいずれを，あるいはディジ
タル／アナログ変換回路の出力信号とＨ信号入力端子と
Ｌ信号入力端子のいずれを，出力するかを選択するｎ個
のセレクト信号入力端子とを入力とするｎ個のセレクト
回路を備えたことを特徴とする可変遅延回路。
【請求項９】請求項８記載の可変遅延回路において、上記データ信号入力端子と、上記インバータ回路との間
に設けられた遅延素子を、さらに備えたことを特徴とす
る可変遅延回路。
【請求項１０】請求項１ないし９のいずれかに記載の
可変遅延回路において、上記（ｎ＋１）入力ＮＯＲ／ＯＲ回路、または（ｎ＋
１）入力ＮＯＲ／ＡＮＤ回路の入力信号端子が接続され
る（ｎ＋１）個のトランジスタのサイズが同一でないこ
とを特徴とする可変遅延回路。
【請求項１１】請求項１ないし１０のいずれかに記載
の可変遅延回路において、第１の電源と、セレクト信号との間に、切断可能な配線
領域を持つ抵抗が接続され、第２の電源と、セレクト信号の間に、切断可能な抵抗が
接続されていることを特徴とする可変遅延回路。
【請求項１２】ディジタル回路における入力信号の立
ち上がりエッジ／立ち下がりエッジから出力信号の立ち
上がり／立ち下がりまでの遅延時間を制御信号によって
変化させる可変遅延回路において、データ入力信号を入力とする，請求項１ないし１１のい
ずれかに記載の可変遅延回路本体と、上記可変遅延回路本体の出力を入力とする，（ｎ−２）
個直列に接続した第ｉのバッファ回路（ｉは１以上ｎ以
下の自然数）と、データ入力信号，上記可変遅延回路本体の出力，あるい
は（ｎ−２）個直列に接続した上記第ｉのバッファ回路
の出力信号のうちの１つを選択して出力するセレクト回
路とを有することを特徴とする可変遅延回路。
【請求項１３】ディジタル回路における入力信号の立
ち上がりエッジ／立ち下がりエッジから出力信号の立ち
上がり／立ち下がりまでの遅延時間を、制御信号によっ
て変化させる可変遅延回路において、データ入力信号を入力とする，（ｎ−１）個直列に接続
した請求項１ないし１２のいずれかに記載の第ｉの可変
遅延回路（ｉは２以上ｎ以下の自然数）本体と、データ入力信号，あるいは上記（ｎ−１）個直列に接続
した第ｉの遅延回路の出力信号のうちの１つを選択して
出力するセレクト回路とを有することを特徴とする可変
遅延回路。
【請求項１４】奇数個のインバータ回路をリング状に
接続したリング発振器回路において、リング状の１箇所，もしくは複数箇所に、１個もしくは
複数個直列に接続した請求項１ないし１３のいずれかに
記載の可変遅延回路本体を、上記奇数個のインバータと
直列に接続したことを特徴とするリング発振回路。
【請求項１５】請求項１４に記載のリング発振器にお
いて、リング発振器における遅延回路を構成する遅延時間調整
用（ｎ＋１）入力ＮＯＲ／ＯＲ回路、または（ｎ＋１）
入力ＮＯＲ／ＡＮＤ回路を、さらにリセット信号入力を
その入力に追加した，（ｎ＋２）入力ＮＯＲ／ＯＲ回
路、または（ｎ＋２）入力ＮＯＲ／ＡＮＤ回路としたこ
とを特徴とするリセット付リング発振回路。
【請求項１６】クロック信号と同期しながら動作する
クロック同期型フリップフロップ回路において、データ入力信号，又はクロック信号を入力とする請求項
１ないし１３のいずれかに記載の可変遅延回路本体と、この可変遅延回路本体の出力を、データ入力，又はクロ
ック入力とするクロック同期型フリップフロップとを有
することを特徴とするフリップフロップ回路。