JPH0241017A - 可変遅延ゲート回路 - Google Patents
可変遅延ゲート回路Info
- Publication number
- JPH0241017A JPH0241017A JP63191877A JP19187788A JPH0241017A JP H0241017 A JPH0241017 A JP H0241017A JP 63191877 A JP63191877 A JP 63191877A JP 19187788 A JP19187788 A JP 19187788A JP H0241017 A JPH0241017 A JP H0241017A
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- Japan
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- circuit
- gate
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- 230000000295 complement effect Effects 0.000 claims abstract description 21
- 239000000284 extract Substances 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は入力クロックから微小時間任意に遅延させる同
期の相補出力を切換える可変遅延ゲート回路に関し、 相補出力を切換えるゲート回路の特性を利用して入力ク
ロックから前記微小時間遅延したクロックを発生する可
変遅延ゲート回路を提供することを目的とし、 ２つのトランジスタのエミッタを共通にして定電流源に
接続し、ベースの一方を基準電圧とし他方からクロック
を与えて、両コレクタからの相補出力を取出し電流を切
換える回路とその駆動回路よ構成る第１のゲート回路と
、 前記両コレクタの出力抵抗に付加しさらに所定抵抗を挿
入することにより、基準レベルで微小時間ずれた相補出
力を出力する以外前記第１の回路と同一構成の第２のゲ
ート回路と、 前記第１．第２ゲート回路の論理和をとυ、選択信号に
よυ前記第１．第２のゲート回路を切換えることにより
、入力から着目する相補出力までの伝搬遅延時間を可変
とする構成とする。
期の相補出力を切換える可変遅延ゲート回路に関し、 相補出力を切換えるゲート回路の特性を利用して入力ク
ロックから前記微小時間遅延したクロックを発生する可
変遅延ゲート回路を提供することを目的とし、 ２つのトランジスタのエミッタを共通にして定電流源に
接続し、ベースの一方を基準電圧とし他方からクロック
を与えて、両コレクタからの相補出力を取出し電流を切
換える回路とその駆動回路よ構成る第１のゲート回路と
、 前記両コレクタの出力抵抗に付加しさらに所定抵抗を挿
入することにより、基準レベルで微小時間ずれた相補出
力を出力する以外前記第１の回路と同一構成の第２のゲ
ート回路と、 前記第１．第２ゲート回路の論理和をとυ、選択信号に
よυ前記第１．第２のゲート回路を切換えることにより
、入力から着目する相補出力までの伝搬遅延時間を可変
とする構成とする。
本発明は入力クロックから微小時間任意に遅延させる同
期の相補出力を切換える可変遅延ゲート回路に関するも
のである。
期の相補出力を切換える可変遅延ゲート回路に関するも
のである。
従来、クロック同期のＬＳｉ等の装置において、装置内
のゲート、レジスタ、フリップ７０ツブ。
のゲート、レジスタ、フリップ７０ツブ。
カウンタ等に与えるクロックは、たとえばメガヘルツ（
ＭＨ）程度のタイミングにより配分される外に、さらに
この１クロツク以下のたとえばｎ８程度の遅延時間の位
相をもったクロック信号を配分しラッチすることが必要
となる。これは着目ラッチ部までの遅延時間にバラツキ
を生じるためである。
ＭＨ）程度のタイミングにより配分される外に、さらに
この１クロツク以下のたとえばｎ８程度の遅延時間の位
相をもったクロック信号を配分しラッチすることが必要
となる。これは着目ラッチ部までの遅延時間にバラツキ
を生じるためである。
これに対応する手段として、第４図（α）に示すように
、ＮＯＲ回路２とＮＯＲ回路３に入力信号をそれぞれ一
方の入力とし、セレクト信号を前者では直接に、後者で
はＮ０Ｔｌ路１を介して他方の入力とする。そしてＮ０
ＴＮ路３の出力を遅延線５を介してＮＯＲ回路２の出力
とともにＯＲ回路４を介して外部に取出す。
、ＮＯＲ回路２とＮＯＲ回路３に入力信号をそれぞれ一
方の入力とし、セレクト信号を前者では直接に、後者で
はＮ０Ｔｌ路１を介して他方の入力とする。そしてＮ０
ＴＮ路３の出力を遅延線５を介してＮＯＲ回路２の出力
とともにＯＲ回路４を介して外部に取出す。
同図（ｂ）は他の手段を示したもので６Ｄ 、ＮＯＲ回
路６は制御端子を有し、セレクト端子”１’、”０″に
応じＮＯＲ回路６に前者では制御信号が与えられず、後
者では容ｔ Ｃｒ ＋ Ｃ２と抵抗Ｒよ構成るＣＲＲ路
９を通して、所定の遅延時間の後、ＮＯＲ回路回路側御
信号を与えてＮＯＲ回路８から遅延信号が取出される。
路６は制御端子を有し、セレクト端子”１’、”０″に
応じＮＯＲ回路６に前者では制御信号が与えられず、後
者では容ｔ Ｃｒ ＋ Ｃ２と抵抗Ｒよ構成るＣＲＲ路
９を通して、所定の遅延時間の後、ＮＯＲ回路回路側御
信号を与えてＮＯＲ回路８から遅延信号が取出される。
同図（ｃ）は上記ＯＲまたはＮＯＲ回路の具体例として
用いられるＥＣＬ回路である。
用いられるＥＣＬ回路である。
電源Ｖｃｃ Ｖｇｚ間に相補出力トランジスタ１１．
１２のエミッタを共通にした定電流回路１５が設けられ
、一方のペースに基本電圧ＶＢＢを設定して他方のペー
スから入力クロックを与えて、共通抵抗―と各素子のコ
レクタ抵抗Ｒｃでバイアスしたコレクタ出力がエミッタ
ホロア１３．１４のペースに接続され、それぞれエミッ
タ抵抗ＲｇをバイアスしたエミッタからＯＲ，ＮＯＲ出
力が取出される。
１２のエミッタを共通にした定電流回路１５が設けられ
、一方のペースに基本電圧ＶＢＢを設定して他方のペー
スから入力クロックを与えて、共通抵抗―と各素子のコ
レクタ抵抗Ｒｃでバイアスしたコレクタ出力がエミッタ
ホロア１３．１４のペースに接続され、それぞれエミッ
タ抵抗ＲｇをバイアスしたエミッタからＯＲ，ＮＯＲ出
力が取出される。
このＥＣＬ回路のトランジスタ１２のベース人力クロッ
クに応じＯＲ７たはＮＯＲ出力の電流切換えが行なわれ
る。なおこの場合の出力波形の特性はトランジスタ１１
．１２とＲｃにより定まる。
クに応じＯＲ７たはＮＯＲ出力の電流切換えが行なわれ
る。なおこの場合の出力波形の特性はトランジスタ１１
．１２とＲｃにより定まる。
上記（σ） 、 （ｂ）の構成では、遅延線５やＣＲ回
回路９何何も大きな８Ｕを占有する回路が必要とな９、
ＬＳｊ等を含むプリント板の場合、その容積が大きな問
題となる。
回路９何何も大きな８Ｕを占有する回路が必要とな９、
ＬＳｊ等を含むプリント板の場合、その容積が大きな問
題となる。
本発明者は、ＥＣＬ等のゲート回路の場合、相補出力の
切換時の特性を利用して基準レベルにおける遅延時間を
発生できることに着目したものである。
切換時の特性を利用して基準レベルにおける遅延時間を
発生できることに着目したものである。
本発明の目的は、相補出力を切換えるゲート回路の特性
を利用し入力クロックから微小時間遅延したクロックを
発生する可変遅延ゲート回路を提供することにある。
を利用し入力クロックから微小時間遅延したクロックを
発生する可変遅延ゲート回路を提供することにある。
前記目的を達成するため、本発明においては、第４図（
６）の従来のＥＣＬ回路と、第１図（６）に示した本発
明のＥＣＬｌ路とを組合せる。
６）の従来のＥＣＬ回路と、第１図（６）に示した本発
明のＥＣＬｌ路とを組合せる。
第１図（ｂ）のＥＣＬ回路は、同図（α）の等価ゲート
に対応するものであり、相補出力回路のコレクタ抵抗Ｒ
Ｃにそれぞれ所定抵抗Ｒｄを付加することにより、基準
電圧レベルの特性により入カクロツクから所定時間遅延
したクロックが得られる。
に対応するものであり、相補出力回路のコレクタ抵抗Ｒ
Ｃにそれぞれ所定抵抗Ｒｄを付加することにより、基準
電圧レベルの特性により入カクロツクから所定時間遅延
したクロックが得られる。
このような第１図（６）の本発明のＥＣＬ回路と第４図
（Ｃ）のＥＣＵ、回路とのＯＲを求めたものである。
（Ｃ）のＥＣＵ、回路とのＯＲを求めたものである。
第１図（Ｃ）は第１図（６）のＥＣＬ回路（これをクロ
ックスキュードライバゲートという）とｌＸ４図（Ｃ）
のＥＣＬ回路（一般ゲートという）との相補出力波形を
比較して示す動作波形である。
ックスキュードライバゲートという）とｌＸ４図（Ｃ）
のＥＣＬ回路（一般ゲートという）との相補出力波形を
比較して示す動作波形である。
同図は横軸の入力クロック毎に、縦軸の相補出力の電流
レベルの切換えが行なわれる。切換えは基準レベルたと
えば−１，３ｖを中心にして、一般ゲートでは破線で示
すように上限−Ｑ、９ｖから下限−１，７Ｖの間で相補
出力ＯＲ，ＮＯＨの立上シと立下り波形で示される。こ
れに対しクロツクスキュドライバゲートでは実線で示す
ように上限−（Ｌ９Ｖから下限−１，９ｖのように一般
・ゲートよシずれた波形で示され基準電圧レベル−１，
３ｖではΔＴｐｄの遅延時間が得られる。
レベルの切換えが行なわれる。切換えは基準レベルたと
えば−１，３ｖを中心にして、一般ゲートでは破線で示
すように上限−Ｑ、９ｖから下限−１，７Ｖの間で相補
出力ＯＲ，ＮＯＨの立上シと立下り波形で示される。こ
れに対しクロツクスキュドライバゲートでは実線で示す
ように上限−（Ｌ９Ｖから下限−１，９ｖのように一般
・ゲートよシずれた波形で示され基準電圧レベル−１，
３ｖではΔＴｐｄの遅延時間が得られる。
本発明ではこの遅延時間を利用するものであり、単に相
補出力回路に余分の抵抗Ｒｄを挿入するだけで得られる
ものである。
補出力回路に余分の抵抗Ｒｄを挿入するだけで得られる
ものである。
第２図（α） 、 （６）は本発明の実施例の構成説明
図である。
図である。
同図（Ｇ）において、入力クロックを一般ゲートのＮＯ
Ｒゲート２と本発明のクロツクスキュドライバゲート（
以下Ｃ３ＤＧと略称する）のＮＯＲゲート２１とのそれ
ぞれの一方の入力とし、セレクト信号を前者では直接に
、後者では一般のＮＯＴ回路１を介して他方の入力とす
る。そしてＮＯＲ回路２の出力ＡとＣ３ＤＧ ２１の出
力Ｂとを＃ＯＲ回路４を介して取出す。
Ｒゲート２と本発明のクロツクスキュドライバゲート（
以下Ｃ３ＤＧと略称する）のＮＯＲゲート２１とのそれ
ぞれの一方の入力とし、セレクト信号を前者では直接に
、後者では一般のＮＯＴ回路１を介して他方の入力とす
る。そしてＮＯＲ回路２の出力ＡとＣ３ＤＧ ２１の出
力Ｂとを＃ＯＲ回路４を介して取出す。
同図（６）■〜■は動作波形図で６９、それぞれ入力、
一般ゲートの出力Ａ、Ｃ３ＤＧの出力Ｂ、セレクト信号
＠Ｈ″出力、同＠Ｌ″出力を示す。■、■に示すように
、それぞれの入力クロックからの遅延時間の差ΔＴｐｒ
ｔが存在し、これが前述の第１図（、＋）におけるΔＴ
ｐｄに相当するものである。
一般ゲートの出力Ａ、Ｃ３ＤＧの出力Ｂ、セレクト信号
＠Ｈ″出力、同＠Ｌ″出力を示す。■、■に示すように
、それぞれの入力クロックからの遅延時間の差ΔＴｐｒ
ｔが存在し、これが前述の第１図（、＋）におけるΔＴ
ｐｄに相当するものである。
上記実施例では、入力クロックの立」りのみに対応し【
出力Ａと出力Ｂとの差の遅延を作成する場合を示したが
、次の実施例では立上９．立下りの両方でΔｐｄを作成
する場合を示す。
出力Ａと出力Ｂとの差の遅延を作成する場合を示したが
、次の実施例では立上９．立下りの両方でΔｐｄを作成
する場合を示す。
第３図（ｃＬ） 、 （ｂ）は本発明の他の実施例の構
成説明図である。ここでは、第２図（α）の構成の一般
ゲートのＮＯＲ回路２の代シにＯＲ回路１６＋ＮＯＲ回
路１７とし、Ｃ３ＤＧのＮＯＲ回路２１の代ルにＣ３Ｄ
ＧのＯＲ回路２２＋Ｃ３ＤＧＯＮＯＲ回路２３としたも
のである。
成説明図である。ここでは、第２図（α）の構成の一般
ゲートのＮＯＲ回路２の代シにＯＲ回路１６＋ＮＯＲ回
路１７とし、Ｃ３ＤＧのＮＯＲ回路２１の代ルにＣ３Ｄ
ＧのＯＲ回路２２＋Ｃ３ＤＧＯＮＯＲ回路２３としたも
のである。
いま、一般グー）ＯＲ回路１６．ＮＯＲ回路１７の出力
をＣ，Ｄ、Ｃ３ＤＧのＯＲ回路２２．ＮＯＲ回路２３の
出力をＥ、Ｆとすれば、同図（６）■〜■は動作波形で
あり、それぞれ入力、ゲート出力Ｃ〜Ｆ、セレクト信号
″′Ｈ″出力、セレクト信号１Ｌ”出力を示す、この波
形は第１図（ｃ）の点線、実線の波形に対応して示され
る。この場合、■、■に示すように、出力り、Ｐの差と
して波形の立上り、立下りの両方に差の遅延時間が存在
する。
をＣ，Ｄ、Ｃ３ＤＧのＯＲ回路２２．ＮＯＲ回路２３の
出力をＥ、Ｆとすれば、同図（６）■〜■は動作波形で
あり、それぞれ入力、ゲート出力Ｃ〜Ｆ、セレクト信号
″′Ｈ″出力、セレクト信号１Ｌ”出力を示す、この波
形は第１図（ｃ）の点線、実線の波形に対応して示され
る。この場合、■、■に示すように、出力り、Ｐの差と
して波形の立上り、立下りの両方に差の遅延時間が存在
する。
以上説明したように、本発明によれば、単にＥＣＬ回路
の相補出力抵抗に所定抵抗を付加するだけでその特性を
変化させたゲート回路を用い、これと一般ゲート回路と
のＯＲをとることにより、入力クロックから微小時間遅
延したゲートを容易に作成することができる。この場合
、従来のように容積が問題となる遅延線やＣＲ回路を排
除し、通常のＢＣＬ回路と殆ど変ることなく作成できる
という利点が大きい。
の相補出力抵抗に所定抵抗を付加するだけでその特性を
変化させたゲート回路を用い、これと一般ゲート回路と
のＯＲをとることにより、入力クロックから微小時間遅
延したゲートを容易に作成することができる。この場合
、従来のように容積が問題となる遅延線やＣＲ回路を排
除し、通常のＢＣＬ回路と殆ど変ることなく作成できる
という利点が大きい。
第１図（ａ：）〜（ｃ）は本発明要部の原理説明図、第
２図（α） 、 （６）は実施例の説明図、第３図（α
） 、 （６）は他の実施例の説明図、第４図（Ｇ）〜
（Ｃ）は従来例の説明図であり、図中、１はＮＯＴ回路
、２．１７はＮＯＲ回路、４．１６はＯＲ回路、１０は
ＥＣＬ回路、１１〜１４はトランジスタ、１５は定電流
源、２１．２３はクロツクスキュドライバゲート（Ｃ８
ＤＧ）のＮＯＲ回路、２２はＣ３ＤＧＣＩＯＲ回路、Ｒ
＋は相補出力抵抗、Ｒｄは同付加抵抗を示す。
２図（α） 、 （６）は実施例の説明図、第３図（α
） 、 （６）は他の実施例の説明図、第４図（Ｇ）〜
（Ｃ）は従来例の説明図であり、図中、１はＮＯＴ回路
、２．１７はＮＯＲ回路、４．１６はＯＲ回路、１０は
ＥＣＬ回路、１１〜１４はトランジスタ、１５は定電流
源、２１．２３はクロツクスキュドライバゲート（Ｃ８
ＤＧ）のＮＯＲ回路、２２はＣ３ＤＧＣＩＯＲ回路、Ｒ
＋は相補出力抵抗、Ｒｄは同付加抵抗を示す。
Claims (3)
- （１）２つのトランジスタのエミッタを共通にして定電
流源に接続し、ベースの一方を基準電圧とし他方からク
ロックを与えて、両コレクタからの相補出力を取出し電
流を切換える回路とその駆動回路より成る第１のゲート
回路と、 前記両コレクタの出力抵抗に付加しさらに所定抵抗を挿
入することにより、基準レベルで微小時間ずれた相補出
力を出力する以外前記第１の回路と同一構成の第２のゲ
ート回路と、 前記第１、第２ゲート回路の論理和をとり、選択信号に
より前記第１、第２のゲート回路を切換えることにより
、入力から着目する相補出力までの伝搬遅延時間を可変
とすることを特徴とする可変遅延ゲート回路。 - （２）前記相補出力を取出す回路をＥＣＬ回路とし、こ
れを駆動する回路をエミツタホロア回路としたことを特
徴とする請求項第１項記載の可変遅延ゲート回路。 - （３）前記第１、第２のゲート回路をそれぞれ２段に接
続し論理和をとることにより、相補出力の立上り、立下
りの両方で遅延させることを特徴とする請求項第１項記
載の可変遅延ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191877A JPH0241017A (ja) | 1988-07-30 | 1988-07-30 | 可変遅延ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191877A JPH0241017A (ja) | 1988-07-30 | 1988-07-30 | 可変遅延ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0241017A true JPH0241017A (ja) | 1990-02-09 |
Family
ID=16281961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191877A Pending JPH0241017A (ja) | 1988-07-30 | 1988-07-30 | 可変遅延ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682114A (en) * | 1994-10-25 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit, ring oscillator, and flip-flop circuit |
| JP2002142591A (ja) * | 2000-11-08 | 2002-05-21 | Asahi Kogyosha Co Ltd | 実験動物飼育施設などの脱臭換気装置 |
-
1988
- 1988-07-30 JP JP63191877A patent/JPH0241017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682114A (en) * | 1994-10-25 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit, ring oscillator, and flip-flop circuit |
| JP2002142591A (ja) * | 2000-11-08 | 2002-05-21 | Asahi Kogyosha Co Ltd | 実験動物飼育施設などの脱臭換気装置 |
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