JPH0556656A - 基準クロツクを利用したデイジタル・デツドタイム回路 - Google Patents
基準クロツクを利用したデイジタル・デツドタイム回路Info
- Publication number
- JPH0556656A JPH0556656A JP3238821A JP23882191A JPH0556656A JP H0556656 A JPH0556656 A JP H0556656A JP 3238821 A JP3238821 A JP 3238821A JP 23882191 A JP23882191 A JP 23882191A JP H0556656 A JPH0556656 A JP H0556656A
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- JP
- Japan
- Prior art keywords
- pwm pulse
- counter
- signal
- pulse signal
- reference clock
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 デッドタイムのばらつきがなく、信頼性に富
んだ基準クロックを利用したディジタル・デッドタイム
回路であって、部品点数を削減できる。 【構成】 ＰＷＭパルス信号と極性反転した前記ＰＷＭ
パルス信号とを基準クロックによってそれぞれ分周する
カウンタ１，カウンタ２、および前記カウンタ１とカウ
ンタ２の出力信号をセット入力とし、前記ＰＷＭパルス
信号と極性反転したＰＷＭパルス信号とをリセット入力
とするフリップ・フロップ３とフリップ・フロップ４と
によって構成した。
んだ基準クロックを利用したディジタル・デッドタイム
回路であって、部品点数を削減できる。 【構成】 ＰＷＭパルス信号と極性反転した前記ＰＷＭ
パルス信号とを基準クロックによってそれぞれ分周する
カウンタ１，カウンタ２、および前記カウンタ１とカウ
ンタ２の出力信号をセット入力とし、前記ＰＷＭパルス
信号と極性反転したＰＷＭパルス信号とをリセット入力
とするフリップ・フロップ３とフリップ・フロップ４と
によって構成した。
Description
【０００１】
【産業上の利用分野】この発明は、半導体スイッチング
素子の制御信号におけるデッドタイムを形成する回路に
関するものであり、ディジタル・ＩＣによって構成した
ディジタル・デッドタイム回路である。
素子の制御信号におけるデッドタイムを形成する回路に
関するものであり、ディジタル・ＩＣによって構成した
ディジタル・デッドタイム回路である。
【０００２】
【従来の技術】ＵＰＳやＣＶＣＦ等における半導体スイ
ッチング素子によって構成したインバータには、半導体
スイッチング素子を制御するゲート信号相互間にデッド
タイムを設ける必要があり、このデッドタイムは抵抗と
コンデンサに基づく時定数によって形成していた。
ッチング素子によって構成したインバータには、半導体
スイッチング素子を制御するゲート信号相互間にデッド
タイムを設ける必要があり、このデッドタイムは抵抗と
コンデンサに基づく時定数によって形成していた。
【０００３】
【発明が解決しようとする課題】抵抗とコンデンサの時
定数によって作られるデッドタイムは、抵抗とコンデン
サの特性のばらつきによって大きく変化するばかりでな
く、部品の経年劣化による影響も受け易かった。また、
抵抗とコンデンサの取り付けには大きなスペースを必要
とし、デッドタイムが異なるとそれに対応した１対の抵
抗とコンデンサが要求されるので、部品点数が多くなる
欠点があった。この発明は、上述した従来方式の抵抗と
コンデンサによるデッドタイム回路の欠点を除去するた
めになされたものであって、基準クロックを利用したデ
ィジタル・ＩＣによって構成したディジタル・デッドタ
イム回路を提案するものである。
定数によって作られるデッドタイムは、抵抗とコンデン
サの特性のばらつきによって大きく変化するばかりでな
く、部品の経年劣化による影響も受け易かった。また、
抵抗とコンデンサの取り付けには大きなスペースを必要
とし、デッドタイムが異なるとそれに対応した１対の抵
抗とコンデンサが要求されるので、部品点数が多くなる
欠点があった。この発明は、上述した従来方式の抵抗と
コンデンサによるデッドタイム回路の欠点を除去するた
めになされたものであって、基準クロックを利用したデ
ィジタル・ＩＣによって構成したディジタル・デッドタ
イム回路を提案するものである。
【０００４】
【課題を解決するための手段】上述した課題を解決する
ために、この発明による基準クロックを利用したディジ
タル・デッドタイム回路は、ＰＷＭパルス信号を基準ク
ロックによって分周するカウンタ２の出力信号をセット
入力とし、前記ＰＷＭパルス信号をリセット入力とする
フリップ・フロップ４から出力されるＰＷＭパルス信号
と、極性を反転させた前記ＰＷＭパルス信号を前記基準
クロックによって分周するカウンタ１の出力信号をセッ
ト入力とし、前記極性を反転させたＰＷＭパルス信号を
リセット入力とするフリップ・フロップ３から出力され
るＰＷＭパルス信号と、によって送出タイミングの異な
る２つのＰＷＭパルス信号を構成し、それぞれの信号の
立下りと立上りの時間差（デッドタイム）を形成した。
ために、この発明による基準クロックを利用したディジ
タル・デッドタイム回路は、ＰＷＭパルス信号を基準ク
ロックによって分周するカウンタ２の出力信号をセット
入力とし、前記ＰＷＭパルス信号をリセット入力とする
フリップ・フロップ４から出力されるＰＷＭパルス信号
と、極性を反転させた前記ＰＷＭパルス信号を前記基準
クロックによって分周するカウンタ１の出力信号をセッ
ト入力とし、前記極性を反転させたＰＷＭパルス信号を
リセット入力とするフリップ・フロップ３から出力され
るＰＷＭパルス信号と、によって送出タイミングの異な
る２つのＰＷＭパルス信号を構成し、それぞれの信号の
立下りと立上りの時間差（デッドタイム）を形成した。
【０００５】
【作用】ＰＷＭパルス信号はカウンタ２にはそのまま、
カウンタ１にはインバータを介して入力されるので、カ
ウンタ１とカウンタ２の出力信号は１８０°位相が異な
るものとなる。フリップ・フロップから出力される信号
は、セット入力によって出力パルスの立上りを規制され
ると共にリセット入力によって出力パルスの立下りを規
制されるので、フリップ・フロップ３とフリップ・フロ
ップ４の出力である２つのＰＷＭパルスは送出タイミン
グが１８０°ずれており、かつ、それぞれの信号の立下
りと立上りにはタイムラグが生ずる。このタイムラグを
２つのＰＷＭパルス信号のデッドタイムとして使用する
ことができる。
カウンタ１にはインバータを介して入力されるので、カ
ウンタ１とカウンタ２の出力信号は１８０°位相が異な
るものとなる。フリップ・フロップから出力される信号
は、セット入力によって出力パルスの立上りを規制され
ると共にリセット入力によって出力パルスの立下りを規
制されるので、フリップ・フロップ３とフリップ・フロ
ップ４の出力である２つのＰＷＭパルスは送出タイミン
グが１８０°ずれており、かつ、それぞれの信号の立下
りと立上りにはタイムラグが生ずる。このタイムラグを
２つのＰＷＭパルス信号のデッドタイムとして使用する
ことができる。
【０００６】
【実施例】以下この発明に係る実施例を図面を参照しな
がら説明する。
がら説明する。
【０００７】図１はこの発明の実施例を示す基準クロッ
クを利用したディジタル・デッドタイム回路の構成を示
すブロック回路図である。図１において、基準クロック
はカウンタ１とカウンタ２の端子数１に入力され、ＰＷ
Ｍパルス信号は前記カウンタ２とフリップ・フロップ４
のそれぞれのリセット端子Ｒに入力される。
クを利用したディジタル・デッドタイム回路の構成を示
すブロック回路図である。図１において、基準クロック
はカウンタ１とカウンタ２の端子数１に入力され、ＰＷ
Ｍパルス信号は前記カウンタ２とフリップ・フロップ４
のそれぞれのリセット端子Ｒに入力される。
【０００８】
【数１】
【０００９】また、インバータ５を介して前記ＰＷＭパ
ルス信号は前記カウンタ１およびフリップ・フロップ３
のそれぞれのリセット端子Ｒに入力される。前記カウン
タ１とカウンタ２において分周された出力信号はフリッ
プ・フロップ３とフリップ・フロップ４のそれぞれのセ
ット端子Ｓに入力される。
ルス信号は前記カウンタ１およびフリップ・フロップ３
のそれぞれのリセット端子Ｒに入力される。前記カウン
タ１とカウンタ２において分周された出力信号はフリッ
プ・フロップ３とフリップ・フロップ４のそれぞれのセ
ット端子Ｓに入力される。
【００１０】次に、上述したディジタル・デッドタイム
回路の動作を図２を参照しながら説明する。図２は、図
１に示したａ，ｂ，ｃ，ｄ，ｅおよびｆ点における信号
波形を示す波形図である。ａ点におけるＰＷＭパルス信
号（Ｑ）はインバータ５の出力側のｂ点では位相が１８
０°異なった信号数２となる。
回路の動作を図２を参照しながら説明する。図２は、図
１に示したａ，ｂ，ｃ，ｄ，ｅおよびｆ点における信号
波形を示す波形図である。ａ点におけるＰＷＭパルス信
号（Ｑ）はインバータ５の出力側のｂ点では位相が１８
０°異なった信号数２となる。
【００１１】
【数２】
【００１２】この２つのＰＷＭパルス信号は基準クロッ
クによってカウンタ１とカウンタ２において分周され、
その出力信号はａ点の信号波形はｄ点の信号波形に、ｂ
点の信号波形はｃ点の信号波形となる。フリップ・フロ
ップ３と、フリップ・フロップ４はそれぞれのセット端
子Ｓにｃ点とｄ点の信号波形を入力し、また、それぞれ
のリセット端子Ｒにはｂ点とａ点の信号波形を入力す
る。従って、前記フリップ・フロップ３の出力信号は、
その立上りをｃ点の信号波形によって規制され、その立
下りはｂ点の信号波形によって規制され、ｅ点の信号波
形となる。同様にして、前記フリップ・フロップ４の出
力信号は、その信号の立上りと立下りをｄ点の信号波形
とａ点の信号波形によって規制されたｆ点の信号波形と
なる。図２から明らかなように、上述した２つの出力信
号は位相差が１８０°あるばかりでなく、それぞれの信
号波形の立上りと立下りにタイムラグが生じている。従
って、ｅ点とｆ点で示す信号波形をＰＷＭパルス信号と
するとデッドタイムを備えた制御信号となり、また、基
準クロック周波数またはカウンタによる分周を変えるこ
とによりデッドタイムを適宜変更できる。
クによってカウンタ１とカウンタ２において分周され、
その出力信号はａ点の信号波形はｄ点の信号波形に、ｂ
点の信号波形はｃ点の信号波形となる。フリップ・フロ
ップ３と、フリップ・フロップ４はそれぞれのセット端
子Ｓにｃ点とｄ点の信号波形を入力し、また、それぞれ
のリセット端子Ｒにはｂ点とａ点の信号波形を入力す
る。従って、前記フリップ・フロップ３の出力信号は、
その立上りをｃ点の信号波形によって規制され、その立
下りはｂ点の信号波形によって規制され、ｅ点の信号波
形となる。同様にして、前記フリップ・フロップ４の出
力信号は、その信号の立上りと立下りをｄ点の信号波形
とａ点の信号波形によって規制されたｆ点の信号波形と
なる。図２から明らかなように、上述した２つの出力信
号は位相差が１８０°あるばかりでなく、それぞれの信
号波形の立上りと立下りにタイムラグが生じている。従
って、ｅ点とｆ点で示す信号波形をＰＷＭパルス信号と
するとデッドタイムを備えた制御信号となり、また、基
準クロック周波数またはカウンタによる分周を変えるこ
とによりデッドタイムを適宜変更できる。
【００１３】
【発明の効果】以上説明したように、この発明による基
準クロックを利用したディジタル・デッドタイム回路
は、ＰＷＭパルス信号およびこのＰＷＭパルス信号を反
転させた信号を基準クロックによって分周するカウンタ
２とカウンタ１、および前記カウンタ出力をそれぞれセ
ット入力とし前記ＰＷＭパルス信号と極性反転させたＰ
ＷＭパルス信号をリセット入力とするフリップ・フロッ
プ４とフリップ・フロップ３によって構成した。従っ
て、前記２つのフリップ・フロップの出力信号は位相が
１８０°異なり、それぞれの信号の立上りと立下りにタ
イムラグが形成されたものとなるので、このタイムラグ
をＰＷＭパルス信号のデッドタイムとして使用できる。
上述したようにこの発明によるディジタル・デッドタイ
ム回路はディジタル・ＩＣによって構成できるのでデッ
ドタイムのばらつきがなく、基準クロック周波数または
カウンタ分周を変えることにより自由にデッドタイムを
形成できる利点もある。また、回路構成部品点数を削減
できるでので、信頼性に優れた小型で実装スペースの小
さいディジタル・デッドタイム回路を実現できる。
準クロックを利用したディジタル・デッドタイム回路
は、ＰＷＭパルス信号およびこのＰＷＭパルス信号を反
転させた信号を基準クロックによって分周するカウンタ
２とカウンタ１、および前記カウンタ出力をそれぞれセ
ット入力とし前記ＰＷＭパルス信号と極性反転させたＰ
ＷＭパルス信号をリセット入力とするフリップ・フロッ
プ４とフリップ・フロップ３によって構成した。従っ
て、前記２つのフリップ・フロップの出力信号は位相が
１８０°異なり、それぞれの信号の立上りと立下りにタ
イムラグが形成されたものとなるので、このタイムラグ
をＰＷＭパルス信号のデッドタイムとして使用できる。
上述したようにこの発明によるディジタル・デッドタイ
ム回路はディジタル・ＩＣによって構成できるのでデッ
ドタイムのばらつきがなく、基準クロック周波数または
カウンタ分周を変えることにより自由にデッドタイムを
形成できる利点もある。また、回路構成部品点数を削減
できるでので、信頼性に優れた小型で実装スペースの小
さいディジタル・デッドタイム回路を実現できる。
【図１】この発明による実施例を示す基準クロックを使
用したディジタル・デッドタイム回路のブロック回路
図。
用したディジタル・デッドタイム回路のブロック回路
図。
【図２】図１に示す回路の各点における信号波形を示す
波形図。
波形図。
１，２ カウンタ ３，４ フリップ・フロップ ５ インバータ
Claims (1)
- 【請求項１】 ＰＷＭパルス信号を基準クロックによっ
て分周するカウンタ（２）の出力信号をセット入力と
し、前記ＰＷＭパルス信号をリセット入力とするフリッ
プ・フロップ（４）から出力されるＰＷＭパルス信号
と、 極性を反転させた前記ＰＷＭパルス信号を前記基準クロ
ックによって分周するカウンタ（１）の出力信号をセッ
ト入力とし、前記極性を反転させたＰＷＭパルス信号を
リセット入力とするフリップ・フロップ（３）から出力
されるＰＷＭパルス信号と、 によって送出タイミングの異なる２つのＰＷＭパルス信
号を構成し、それぞれの信号の立下りと立上りの時間差
（ディジタル・デッドタイム）を形成したことを特徴と
する基準クロックを利用したディジタル・デッドタイム
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238821A JPH0556656A (ja) | 1991-08-27 | 1991-08-27 | 基準クロツクを利用したデイジタル・デツドタイム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238821A JPH0556656A (ja) | 1991-08-27 | 1991-08-27 | 基準クロツクを利用したデイジタル・デツドタイム回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0556656A true JPH0556656A (ja) | 1993-03-05 |
Family
ID=17035782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238821A Pending JPH0556656A (ja) | 1991-08-27 | 1991-08-27 | 基準クロツクを利用したデイジタル・デツドタイム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0556656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994973A (en) * | 1997-04-28 | 1999-11-30 | Nec Corporation | PWM driver |
| KR100438925B1 (ko) * | 1999-02-03 | 2004-07-03 | 현대중공업 주식회사 | 3 레벨 스위칭 펄스폭 변조（ｐｗｍ）발생 장치 |
-
1991
- 1991-08-27 JP JP3238821A patent/JPH0556656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994973A (en) * | 1997-04-28 | 1999-11-30 | Nec Corporation | PWM driver |
| KR100438925B1 (ko) * | 1999-02-03 | 2004-07-03 | 현대중공업 주식회사 | 3 레벨 스위칭 펄스폭 변조（ｐｗｍ）발생 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000704 |