JPS6243368B2 - - Google Patents
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- JPS6243368B2 JPS6243368B2 JP56129084A JP12908481A JPS6243368B2 JP S6243368 B2 JPS6243368 B2 JP S6243368B2 JP 56129084 A JP56129084 A JP 56129084A JP 12908481 A JP12908481 A JP 12908481A JP S6243368 B2 JPS6243368 B2 JP S6243368B2
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- JP
- Japan
- Prior art keywords
- point
- pulse
- signal
- circuit
- switch elements
- Prior art date
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Links
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000032683 aging Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、電源に対して互いに直列に接続した
一対のスイツチ素子を有する回路（例えばパワト
ランジスタあるいはサイリスタ等のスイツチ素子
を有するインバータなど）におけるスイツチ素子
をオン・オフ制御するためのパルス分配回路に関
するものである。
一対のスイツチ素子を有する回路（例えばパワト
ランジスタあるいはサイリスタ等のスイツチ素子
を有するインバータなど）におけるスイツチ素子
をオン・オフ制御するためのパルス分配回路に関
するものである。
周知のインバータの一つに、第１図に示すよう
なブリツジ形インバータがある。
なブリツジ形インバータがある。
このようなインバータでは、直流電源６に対し
て互いに直列に接続した１対２組のスイツチ素子
１と２及び３と４を各々交互にオン・オフ駆動し
て負荷５に交流電圧を印加する動作が必要であ
る。ところで実際のスイツチ素子は、素子に与え
られる制御信号（駆動信号）のオフ指令時点に対
して、スイツチのオフ動作時間は遅れを生じる。
従つて電源６に対して直列接続した２つのスイツ
チ素子１と２，又は３と４のうち一方のスイツチ
素子のオフ制御信号に対して他方のスイツチ素子
に直ちにオン制御信号を与えると電源短絡を起こ
す恐れがある。このため第３図のｅ点波形，点
波形のように一方のオン制御の立ち上がり信号
は、他方のスイツチ素子のオフ制御の立ち下がり
信号に対し遅れ時間tdを持たせることが必要であ
る。ところが、スイツチ素子のオン時点を遅らせ
ることはインバータの出力波形の歪率を悪化する
原因となるから、制御信号のオン時点の遅れ時間
は必要最小限度にとどめなければならない。従つ
て上記のごときスイツチ素子のオン制御信号を遅
延して形成する回路は、精度よくかつ安定で、必
要最小限度の遅延が容易に行なえることが望まれ
る。
て互いに直列に接続した１対２組のスイツチ素子
１と２及び３と４を各々交互にオン・オフ駆動し
て負荷５に交流電圧を印加する動作が必要であ
る。ところで実際のスイツチ素子は、素子に与え
られる制御信号（駆動信号）のオフ指令時点に対
して、スイツチのオフ動作時間は遅れを生じる。
従つて電源６に対して直列接続した２つのスイツ
チ素子１と２，又は３と４のうち一方のスイツチ
素子のオフ制御信号に対して他方のスイツチ素子
に直ちにオン制御信号を与えると電源短絡を起こ
す恐れがある。このため第３図のｅ点波形，点
波形のように一方のオン制御の立ち上がり信号
は、他方のスイツチ素子のオフ制御の立ち下がり
信号に対し遅れ時間tdを持たせることが必要であ
る。ところが、スイツチ素子のオン時点を遅らせ
ることはインバータの出力波形の歪率を悪化する
原因となるから、制御信号のオン時点の遅れ時間
は必要最小限度にとどめなければならない。従つ
て上記のごときスイツチ素子のオン制御信号を遅
延して形成する回路は、精度よくかつ安定で、必
要最小限度の遅延が容易に行なえることが望まれ
る。
このようなスイツチ素子の制御信号形成回路の
従来例を第２図の回路図、第３図の波形図につい
て説明し、よつて本発明の目的を明らかにする。
従来例を第２図の回路図、第３図の波形図につい
て説明し、よつて本発明の目的を明らかにする。
第２図の回路においてスイツチ素子駆動のため
の原信号はａ点に入力され、この信号はインバー
タゲート１１によつて反転されｂ点に至る。ａ点
の信号及びｂ点の信号は、各々抵抗１２及び容量
１３もしくは抵抗１４及び容量１５からなる遅延
回路によつて遅らされ、第３図のｃ点，ｄ点波形
となる。ａ点とｃ点の信号は２入力アンドゲート
１６に、ｂ点とｄ点の信号は２入力アンドゲート
１７に入力され、それぞれの論理積信号が、ａ
点，点の出力となる。ｃ点あるいはｄ点の信号
が２入力アンドゲート１６，１７のスレツシユホ
ールドレベルを越える時点は、ａ点あるいはｂ点
の信号がスレツシユホールドレベルを越える時点
より第３図のｃ点，ｄ点波形のように遅くなる。
の原信号はａ点に入力され、この信号はインバー
タゲート１１によつて反転されｂ点に至る。ａ点
の信号及びｂ点の信号は、各々抵抗１２及び容量
１３もしくは抵抗１４及び容量１５からなる遅延
回路によつて遅らされ、第３図のｃ点，ｄ点波形
となる。ａ点とｃ点の信号は２入力アンドゲート
１６に、ｂ点とｄ点の信号は２入力アンドゲート
１７に入力され、それぞれの論理積信号が、ａ
点，点の出力となる。ｃ点あるいはｄ点の信号
が２入力アンドゲート１６，１７のスレツシユホ
ールドレベルを越える時点は、ａ点あるいはｂ点
の信号がスレツシユホールドレベルを越える時点
より第３図のｃ点，ｄ点波形のように遅くなる。
よつてｅ点の信号はａ点の信号に対し、点の
信号はｂ点の信号に対して立ち上がり時点がtd時
間だけ遅れることになる。一方、ｅ点および点
の信号の立ち下がり時点は、それぞれａ点，ｂ点
の信号の立ち下がり時点に等しい。従つて、ｅ点
と点の信号間では、一方の信号の立ち上がり
（これがここではスイツチ素子をオンにする制御
信号である）時点は、他方の信号の立ち下がり
（これがここではスイツチ素子をオフにする制御
信号である）時点に対し遅れ時間tdを持つ。
信号はｂ点の信号に対して立ち上がり時点がtd時
間だけ遅れることになる。一方、ｅ点および点
の信号の立ち下がり時点は、それぞれａ点，ｂ点
の信号の立ち下がり時点に等しい。従つて、ｅ点
と点の信号間では、一方の信号の立ち上がり
（これがここではスイツチ素子をオンにする制御
信号である）時点は、他方の信号の立ち下がり
（これがここではスイツチ素子をオフにする制御
信号である）時点に対し遅れ時間tdを持つ。
しかし、上記第２図の制御信号形成回路には次
の欠点がある。
の欠点がある。
イ 積分回路の時定数のばらつき、及びアンドゲ
ート１６，１７のスレツシユホールドレベルの
ばらつきなどにより各遅延回路間の遅延時間td
のばらつきが生じ、また ロ 温度や経年変化で生じる時定数の変動に伴な
い遅延時間tdが変動する。
ート１６，１７のスレツシユホールドレベルの
ばらつきなどにより各遅延回路間の遅延時間td
のばらつきが生じ、また ロ 温度や経年変化で生じる時定数の変動に伴な
い遅延時間tdが変動する。
その結果、上記遅延時間tdは、余裕をみて、こ
れを長めに設定しなければならない。この結果イ
ンバータの出力電圧の歪率が悪化する恐れがあ
る。
れを長めに設定しなければならない。この結果イ
ンバータの出力電圧の歪率が悪化する恐れがあ
る。
なお、上記欠点のうち、イ）については第４図
に示すよにコンパレータを用いて除去することが
できる。すなわち、第４図において各素子１１〜
１７は第２図と同様な素子であり、各遅延回路と
アンドゲートの間には、コンパレータ２３，２
４、コンパレータ帰還抵抗２０，２１、スレツシ
ユホールドレベル調整用可変抵抗２８，２９から
なるコンパレータ回路を介在して調整可能とすれ
ばよい。しかし、ロ）の欠点は解決することがで
きない。
に示すよにコンパレータを用いて除去することが
できる。すなわち、第４図において各素子１１〜
１７は第２図と同様な素子であり、各遅延回路と
アンドゲートの間には、コンパレータ２３，２
４、コンパレータ帰還抵抗２０，２１、スレツシ
ユホールドレベル調整用可変抵抗２８，２９から
なるコンパレータ回路を介在して調整可能とすれ
ばよい。しかし、ロ）の欠点は解決することがで
きない。
本発明の目的は、上記不都合を解消し、スイツ
チ素子に、遅延時間を必要最小限にした制御信号
を精度よく、かつ安定して供給できるパルス分配
回路を提供することにある。
チ素子に、遅延時間を必要最小限にした制御信号
を精度よく、かつ安定して供給できるパルス分配
回路を提供することにある。
この目的は本発明によれば、電源に対して互い
に直列接続関係にある２つのスイツチ素子を交互
にオンオフ制御するために、該スイツチ素子の所
望の切換え時点毎に反転するパルス信号から個々
のスイツチ素子のための制御パルスを形成するパ
ルス分配回路において、前記２つのスイツチ素子
に共通なオンオフ指令のためのパルス信号を入力
されてこのパルス信号に対してクロツク周波数お
よびステージ数によつて決まる一定時間だけ立上
がりおよび立下がりが遅延されたパルス信号を出
力するシフトレジスタと、該シフトレジスタの入
力側および出力側の両パルス信号の論理積によ
り、一方のスイツチ素子の制御パルスを形成する
第１の論理結合回路と、前記シフトレジスタの入
力側および出力側の両パルス信号の反転信号の論
理積により他方のスイツチ素子の制御パルスを形
成する第２の論理結合回路とを設けることにより
達成される。
に直列接続関係にある２つのスイツチ素子を交互
にオンオフ制御するために、該スイツチ素子の所
望の切換え時点毎に反転するパルス信号から個々
のスイツチ素子のための制御パルスを形成するパ
ルス分配回路において、前記２つのスイツチ素子
に共通なオンオフ指令のためのパルス信号を入力
されてこのパルス信号に対してクロツク周波数お
よびステージ数によつて決まる一定時間だけ立上
がりおよび立下がりが遅延されたパルス信号を出
力するシフトレジスタと、該シフトレジスタの入
力側および出力側の両パルス信号の論理積によ
り、一方のスイツチ素子の制御パルスを形成する
第１の論理結合回路と、前記シフトレジスタの入
力側および出力側の両パルス信号の反転信号の論
理積により他方のスイツチ素子の制御パルスを形
成する第２の論理結合回路とを設けることにより
達成される。
以下、本発明の一実施例を図面について詳細に
説明する。
説明する。
第５図は、ｎステージシフトレジスタ３１を用
いた本発明の制御信号形成回路の回路図、第６図
は第５図の各点における波形を示す波形図であ
る。
いた本発明の制御信号形成回路の回路図、第６図
は第５図の各点における波形を示す波形図であ
る。
ｎステージシフトレジスタ３１のクロツク入力
端子３１―１にはｇ点からクロツク信号を入力す
る。入力端子３１―２には制御のための原信号を
入力させ、この原信号の入力点ａは、アンドゲー
ト３１とインバータゲート３２を介して２入力ア
ンドゲート３５へ、ｎステージシフトレジスタ３
１の出力端子３１―３は、アンドゲート３４と、
インバータゲート３３を介してアンドゲート３５
へ接続する。アンドゲート３４と３５の出力端子
はそれぞれスイツチ素子へ制御信号を与えるｅ
点，点に接続してある。
端子３１―１にはｇ点からクロツク信号を入力す
る。入力端子３１―２には制御のための原信号を
入力させ、この原信号の入力点ａは、アンドゲー
ト３１とインバータゲート３２を介して２入力ア
ンドゲート３５へ、ｎステージシフトレジスタ３
１の出力端子３１―３は、アンドゲート３４と、
インバータゲート３３を介してアンドゲート３５
へ接続する。アンドゲート３４と３５の出力端子
はそれぞれスイツチ素子へ制御信号を与えるｅ
点，点に接続してある。
次に動作について説明すると、ここで、ａ点に
原信号（第６図ａ点波形）を与え、ｇ点にこの原
信号に比べ十分高い周波数で高精度のクロツクパ
ルスを与えるとｎステージシフトレジスタ３１の
出力端子３１―３からは、前記の原信号がクロツ
ク周期のｎ倍の時間tdだけ遅れて出力する（第６
図ｂ点波形）。ａ点からの信号及びシフト後の出
力端子３１―３からの信号（それぞれ第６図のａ
点波形，ｂ点波形）はアンドゲート３４で、ま
た、これらａ点，ｂ点からの信号を反転した信号
（それぞれ第６図のｃ点波形，ｄ点波形）はアン
ドゲート３５で、論理積信号に変換される。
原信号（第６図ａ点波形）を与え、ｇ点にこの原
信号に比べ十分高い周波数で高精度のクロツクパ
ルスを与えるとｎステージシフトレジスタ３１の
出力端子３１―３からは、前記の原信号がクロツ
ク周期のｎ倍の時間tdだけ遅れて出力する（第６
図ｂ点波形）。ａ点からの信号及びシフト後の出
力端子３１―３からの信号（それぞれ第６図のａ
点波形，ｂ点波形）はアンドゲート３４で、ま
た、これらａ点，ｂ点からの信号を反転した信号
（それぞれ第６図のｃ点波形，ｄ点波形）はアン
ドゲート３５で、論理積信号に変換される。
その結果、アンドゲート３４，３５の出力信号
（第６図のｅ点波形，点波形）は相互に、一方
の信号の立ち上がり時点が、他方の信号の立ち下
がり時点に対して、クロツクパルス周期のｎ倍に
等しい立ち上がり遅延時間tdを有することにな
る。
（第６図のｅ点波形，点波形）は相互に、一方
の信号の立ち上がり時点が、他方の信号の立ち下
がり時点に対して、クロツクパルス周期のｎ倍に
等しい立ち上がり遅延時間tdを有することにな
る。
これらｅ点，点信号を、例えば、第１図のス
イツチ素子１，４を構成するサイリスタのゲート
（あるいはトランジスタのベース）にｅ点信号を
加え、スイツチ素子２，３を構成するサイリスタ
のゲート（あるいはトランジスタのベース）に
点信号を加えると、前記の遅延時間tdによつてス
イツチ素子１，２のどちらか、３と４のどちらか
が必ずオフとなつているため、電源短絡は生じな
い。
イツチ素子１，４を構成するサイリスタのゲート
（あるいはトランジスタのベース）にｅ点信号を
加え、スイツチ素子２，３を構成するサイリスタ
のゲート（あるいはトランジスタのベース）に
点信号を加えると、前記の遅延時間tdによつてス
イツチ素子１，２のどちらか、３と４のどちらか
が必ずオフとなつているため、電源短絡は生じな
い。
なお、本発明は、上記実施例のｅ点，点信号
をインバータゲートにて反転する等して、立ち下
がり信号を遅延させる制御信号作成回路にも適用
することも考えられる。
をインバータゲートにて反転する等して、立ち下
がり信号を遅延させる制御信号作成回路にも適用
することも考えられる。
以上述べたように、本発明はスイツチ素子のオ
フ制御信号に対しオン制御信号を一定時間遅延す
るのに、抵抗やコンデンサを用いずに、ｎステー
ジシフトレジスタを使用したので、遅延時間tdは
クロツクパルスの周波数ｃ（Hz）とｎステージ
シフトレジスタのシフト段数ｎだけによりtd＝
ｎ／ｃ（秒）として決定され、温度変化や経年
変化，積分定数のばらつきなどによる遅延時間の
変動は原理的に全く生じないものとすることがで
きる。従つて、オン制御信号の遅延時間を、高精
度かつ安定に保つて、必要最少限の値にすること
が簡単な回路で実現できるものである。
フ制御信号に対しオン制御信号を一定時間遅延す
るのに、抵抗やコンデンサを用いずに、ｎステー
ジシフトレジスタを使用したので、遅延時間tdは
クロツクパルスの周波数ｃ（Hz）とｎステージ
シフトレジスタのシフト段数ｎだけによりtd＝
ｎ／ｃ（秒）として決定され、温度変化や経年
変化，積分定数のばらつきなどによる遅延時間の
変動は原理的に全く生じないものとすることがで
きる。従つて、オン制御信号の遅延時間を、高精
度かつ安定に保つて、必要最少限の値にすること
が簡単な回路で実現できるものである。
また、多数の制御信号形成回路を用いる必要が
生じる場合でも、各ｎステージシフトレジスタに
共通のクロツク信号を供給することにより、全て
の制御信号の遅延時間のばらつきを無視できるほ
どに減少できるものでもある。
生じる場合でも、各ｎステージシフトレジスタに
共通のクロツク信号を供給することにより、全て
の制御信号の遅延時間のばらつきを無視できるほ
どに減少できるものでもある。
第１図はブリツジ形インバータの概念回路図、
第２図は従来の制御信号形成回路図、第３図は第
２図回路の各部点における波形図、第４図はコン
パレータを用いた従来の制御信号形成回路図、第
５図は本発明の実施例を示す回路図、第６図は第
５図回路図の各部点における波形図である。 １，２，３，４……スイツチ素子、５……負
荷、６……直流電源、１１……インバータ、１
２，１４……抵抗、１３，１５……容量、１６，
１７……２入力アンドゲート、２８，２９……可
変抵抗、２０，２１……帰還抵抗、２２，２３…
…コンパレータ、３１……ｎステージシフトレジ
スタ、３１―１，３１―２……入力端子、３１―
３……出力端子、３２，３３……インバータゲー
ト、３４，３５……アンドゲート。
第２図は従来の制御信号形成回路図、第３図は第
２図回路の各部点における波形図、第４図はコン
パレータを用いた従来の制御信号形成回路図、第
５図は本発明の実施例を示す回路図、第６図は第
５図回路図の各部点における波形図である。 １，２，３，４……スイツチ素子、５……負
荷、６……直流電源、１１……インバータ、１
２，１４……抵抗、１３，１５……容量、１６，
１７……２入力アンドゲート、２８，２９……可
変抵抗、２０，２１……帰還抵抗、２２，２３…
…コンパレータ、３１……ｎステージシフトレジ
スタ、３１―１，３１―２……入力端子、３１―
３……出力端子、３２，３３……インバータゲー
ト、３４，３５……アンドゲート。
Claims (1)
- １ 電源に対して互いに直列接続関係にある２つ
のスイツチ素子を交互にオンオフ制御するため
に、該スイツチ素子の所望の切換え時点毎に反転
するパルス信号から個々のスイツチ素子のための
制御パルスを形成するパルス分配回路において、
前記２つのスイツチ素子に共通なオンオフ指令の
ためのパルス信号を入力されてこのパルス信号に
対してクロツク周波数およびステージ数によつて
決まる一定時間だけ立上がりおよび立下がりが遅
延されたパルス信号を出力するシフトレジスタ
と、該シフトレジスタの入力側および出力側の両
パルス信号の論理積により、一方のスイツチ素子
の制御パルスを形成する第１の論理結合回路と、
前記シフトレジスタの入力側および出力側の両パ
ルス信号の反転信号の論理積により他方のスイツ
チ素子の制御パルスを形成する第２の論理結合回
路とを設けることを特徴とするパルス分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129084A JPS5830228A (ja) | 1981-08-18 | 1981-08-18 | パルス分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129084A JPS5830228A (ja) | 1981-08-18 | 1981-08-18 | パルス分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5830228A JPS5830228A (ja) | 1983-02-22 |
| JPS6243368B2 true JPS6243368B2 (ja) | 1987-09-14 |
Family
ID=15000680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129084A Granted JPS5830228A (ja) | 1981-08-18 | 1981-08-18 | パルス分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830228A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074815A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | スイツチト・キヤパシタ回路のクロツク発生回路 |
| JPH02214218A (ja) * | 1989-02-15 | 1990-08-27 | Nohmi Bosai Ltd | 極性転換回路 |
| JP2547167Y2 (ja) * | 1991-06-12 | 1997-09-10 | 日立電線株式会社 | 長尺線巻枠の自動搬送システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825825A (ja) * | 1971-08-12 | 1973-04-04 | ||
| JPS5258567A (en) * | 1975-11-10 | 1977-05-14 | Hitachi Ltd | Boosting circuit |
| JPS5324766A (en) * | 1976-08-20 | 1978-03-07 | Citizen Watch Co Ltd | Driving circuit for electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5281034U (ja) * | 1975-12-15 | 1977-06-16 |
-
1981
- 1981-08-18 JP JP56129084A patent/JPS5830228A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825825A (ja) * | 1971-08-12 | 1973-04-04 | ||
| JPS5258567A (en) * | 1975-11-10 | 1977-05-14 | Hitachi Ltd | Boosting circuit |
| JPS5324766A (en) * | 1976-08-20 | 1978-03-07 | Citizen Watch Co Ltd | Driving circuit for electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5830228A (ja) | 1983-02-22 |
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