KR970008871A - 클럭 지연 제어 회로 - Google Patents

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이강복
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문정환
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Abstract

본 발명은 클럭 지연 제어 회로에 관한 것으로, 종래 기술은 필요 지연 시간에 따라 인버터의 크기와 캐패시터의 값을 조정하여 하드웨어적으로 구현하여야 한다. 따라서, 종래에는 지연 시간이 다른 클럭이 필요할 때마다 회로를 구현하여야 하는 불편함이 있고 특히, 고집적 회로로 구현하는 경우 집적 면적이 증가하는 문제점이 있었다, 이러한 점을 개선하기 위하여 본 발명은 다수개의 직렬 접속된 지연 소자의 출력단에 이피롬(EPROM)을 접속하고 그 이피롬(EPROM)의 플로팅 여부를 필요 펄스폭의 설정에 따라 제어하도록 창안한 것으로, 본 발명은 이피롬(EPROM)셀의 프로그램 여부에 따라 각각 다른 지연 시간을 필요로 하는 클럭을 얻을 수 있으므로 하드웨어 구성시 집적 면적이 감소하고, 에러 발생시 클럭의 폭을 용이하게 수정할 수 있다. 특히, 메모리 회로의 읽기 펄스의 발생이나 마이크로 컴퓨터의 시스템 클럭의 논 - 오버랩(non-overlap)간격을 조절하는데 있어, 소프트웨어적으로 최적의 결과를 얻을 수 있다.

Description

클럭 지연 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 클럭 지연 제어 회로도.

Claims (4)

  1. 입력 클럭(Vi)을 순차적으로 버퍼링하여 최종 클럭(Vo)을 발생시키는 클럭 출력 수단과, 이 클럭 출력 수단의 순차적인 지연신호를 소정 시간동안 저장하는 신호 지연 수단과, 필요 펄스폭의 설정에 따라 상기 신호 지연 수단의 캐패시터 값을 조절하는 지연 제어 수단으로 구성함을 특징으로 하는 클럭 지연 제어 회로.
  2. 제1항에 있어서, 클럭 출력 수단은 다수개의 버퍼 또는 인버터를 직렬 접속하여 특징으로 하는 클럭 지연 제어 회로.
  3. 제1항에 있어서, 신호 지연 수단은 드레인에 Vdd이 접속되고 게이트에 제어 전압이 인가된 이피롬(EPROM)셀을 클럭 출력 수단의 지연 경로에 접속하여 특징으로 하는 클럭 지연 제어 회로.
  4. 제1항에 있어서, 지연 제어수단은 신호 지연 수단의 이피롬(EPROM)셀에 12.5V 또는 0V를 인가함에 의해 스위칭시키는 것을 특징으로 하는 클럭 지연 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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