KR970008871A - 클럭 지연 제어 회로 - Google Patents
클럭 지연 제어 회로 Download PDFInfo
- Publication number
- KR970008871A KR970008871A KR1019950020087A KR19950020087A KR970008871A KR 970008871 A KR970008871 A KR 970008871A KR 1019950020087 A KR1019950020087 A KR 1019950020087A KR 19950020087 A KR19950020087 A KR 19950020087A KR 970008871 A KR970008871 A KR 970008871A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- delay
- control circuit
- delay control
- eprom
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00032—Dc control of switching transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
본 발명은 클럭 지연 제어 회로에 관한 것으로, 종래 기술은 필요 지연 시간에 따라 인버터의 크기와 캐패시터의 값을 조정하여 하드웨어적으로 구현하여야 한다. 따라서, 종래에는 지연 시간이 다른 클럭이 필요할 때마다 회로를 구현하여야 하는 불편함이 있고 특히, 고집적 회로로 구현하는 경우 집적 면적이 증가하는 문제점이 있었다, 이러한 점을 개선하기 위하여 본 발명은 다수개의 직렬 접속된 지연 소자의 출력단에 이피롬(EPROM)을 접속하고 그 이피롬(EPROM)의 플로팅 여부를 필요 펄스폭의 설정에 따라 제어하도록 창안한 것으로, 본 발명은 이피롬(EPROM)셀의 프로그램 여부에 따라 각각 다른 지연 시간을 필요로 하는 클럭을 얻을 수 있으므로 하드웨어 구성시 집적 면적이 감소하고, 에러 발생시 클럭의 폭을 용이하게 수정할 수 있다. 특히, 메모리 회로의 읽기 펄스의 발생이나 마이크로 컴퓨터의 시스템 클럭의 논 - 오버랩(non-overlap)간격을 조절하는데 있어, 소프트웨어적으로 최적의 결과를 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 클럭 지연 제어 회로도.
Claims (4)
- 입력 클럭(Vi)을 순차적으로 버퍼링하여 최종 클럭(Vo)을 발생시키는 클럭 출력 수단과, 이 클럭 출력 수단의 순차적인 지연신호를 소정 시간동안 저장하는 신호 지연 수단과, 필요 펄스폭의 설정에 따라 상기 신호 지연 수단의 캐패시터 값을 조절하는 지연 제어 수단으로 구성함을 특징으로 하는 클럭 지연 제어 회로.
- 제1항에 있어서, 클럭 출력 수단은 다수개의 버퍼 또는 인버터를 직렬 접속하여 특징으로 하는 클럭 지연 제어 회로.
- 제1항에 있어서, 신호 지연 수단은 드레인에 Vdd이 접속되고 게이트에 제어 전압이 인가된 이피롬(EPROM)셀을 클럭 출력 수단의 지연 경로에 접속하여 특징으로 하는 클럭 지연 제어 회로.
- 제1항에 있어서, 지연 제어수단은 신호 지연 수단의 이피롬(EPROM)셀에 12.5V 또는 0V를 인가함에 의해 스위칭시키는 것을 특징으로 하는 클럭 지연 제어 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950020087A KR0167246B1 (ko) | 1995-07-08 | 1995-07-08 | 클럭 지연 제어 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950020087A KR0167246B1 (ko) | 1995-07-08 | 1995-07-08 | 클럭 지연 제어 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970008871A true KR970008871A (ko) | 1997-02-24 |
KR0167246B1 KR0167246B1 (ko) | 1999-03-20 |
Family
ID=19420142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950020087A KR0167246B1 (ko) | 1995-07-08 | 1995-07-08 | 클럭 지연 제어 회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0167246B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100476863B1 (ko) * | 1997-07-24 | 2005-07-12 | 삼성전자주식회사 | 딜레이인터페이스회로 |
KR20190106500A (ko) | 2018-03-09 | 2019-09-18 | 티에이케이텍스타일 주식회사 | 소모조 원단 및 이의 제조방법 |
KR20190106501A (ko) | 2018-03-09 | 2019-09-18 | 티에이케이텍스타일 주식회사 | 소모조 원단 및 이의 제조방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010076456A (ko) * | 2000-01-26 | 2001-08-16 | 구자홍 | 딜레이 조정이 가능한 클럭버퍼 |
US7382170B2 (en) * | 2006-04-18 | 2008-06-03 | Agere Systems Inc. | Programmable delay circuit having reduced insertion delay |
-
1995
- 1995-07-08 KR KR1019950020087A patent/KR0167246B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100476863B1 (ko) * | 1997-07-24 | 2005-07-12 | 삼성전자주식회사 | 딜레이인터페이스회로 |
KR20190106500A (ko) | 2018-03-09 | 2019-09-18 | 티에이케이텍스타일 주식회사 | 소모조 원단 및 이의 제조방법 |
KR20190106501A (ko) | 2018-03-09 | 2019-09-18 | 티에이케이텍스타일 주식회사 | 소모조 원단 및 이의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
KR0167246B1 (ko) | 1999-03-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5341033A (en) | Input buffer circuit with deglitch method and apparatus | |
US5051625A (en) | Output buffer circuits for reducing noise | |
US5506534A (en) | Digitally adjustable picosecond delay circuit | |
KR880011799A (ko) | 데이터출력 버퍼회로 및 전위변동 감축방법 | |
JP3011042B2 (ja) | 再書き込み可能なメモリに対する内部タイミング法およびその回路 | |
KR930003540A (ko) | 노이즈가 억제되는 데이타 출력 버퍼 | |
KR100608362B1 (ko) | 펄스 발생기 | |
KR970008871A (ko) | 클럭 지연 제어 회로 | |
KR950012706A (ko) | 반도체 메모리 장치 | |
JPH01200819A (ja) | メモリ集積回路 | |
JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
US20030067328A1 (en) | Differential input buffer with auxiliary bias pulser circuit | |
US5546034A (en) | Pulse generator capable of variably controlling a pulse length | |
KR100197560B1 (ko) | 반도체 메모리 장치의 펄스발생 회로 | |
US6307416B1 (en) | Integrated circuit for producing two output clock signals at levels which do not overlap in time | |
KR100266669B1 (ko) | 반도체메모리의 내부클럭 발생회로 | |
US6469558B1 (en) | Electrically adjustable pulse delay circuit | |
KR100289398B1 (ko) | 주소천이 검출신호 덧셈회로 | |
KR980011454A (ko) | 라이트 제어회로 | |
KR100238231B1 (ko) | 반도체장치 및 방법 | |
KR0147680B1 (ko) | 클럭지연회로 | |
KR100278269B1 (ko) | 클럭신호를이용한리셋신호검출회로 | |
KR100295677B1 (ko) | 전압 승압 회로 | |
KR0167250B1 (ko) | 시스템 클럭신호 생성회로 | |
JPS6243368B2 (ko) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050824 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |