KR0167246B1 - 클럭 지연 제어 회로 - Google Patents

Abstract

본 발명은 클럭 지연 제어 회로에 관한 것으로, 종래 기술은 필연 기술 지연시간에따라 인버터의 크기와 캐패시터의 값을 조정하여 하드웨어적으로 구현하여야 한다. 따라서, 종래에는 지연시간이 다른 클럭이 필요할 때마다 회로를 구현하여야 하는 불편함이 있고 특히, 고집적 회로로 구현하는 경우 집적 면적이 증가하는 문제점이 있었다. 이러한 점을 개선하기 위하여 본 발명은 다수개의 직렬 접속된 지연 소자의 출력단에 이피롬(EPROM)을 접속하고 그 이피롬(EPROM)의 플로팅 여부를 필요 펄스폭의 설정에 따라 제어하도록 창안한 것으로, 본 발명은 이피롬(EPROM) 셀의 프로그램 여부에 따라 각각 다른 지연 시간을 필요로 하는 클럭을 얻을 수 있으므로 하드웨어 구성시 집적 면적이 감소하고, 에러 발생시 클럭의 폭을 용이하게 수정할 수 있다. 특히, 메모리 회로의 읽기 펄스의 발생이나 마이크로 컴퓨터의 시스템 클럭의 논-오버랩(non-over lap)간격을 조절하는데 있어, 소프트웨어적으로 최적의 결과를 얻을 수 있다.

Description

클럭 지연 제어 회로

제1도는 종래의 클럭 지연 회로도.

제2도는 본 발명의 클럭 지연 제어 회로도.

* 도면의 주요부분에 대한 부호의 설명

210 : 클럭 출력부 211~213 : 인버터

220 : 신호 지연부 221~224 : 이피롬(EPROM) 셀

230 : 지연 제어부

본 발명의 클럭 지연에 관한 것으로 특히, 다수개의 직렬 접속된 지연 소자의 출력단자에 이피롬(EPROM) 셀을 각기 접속하여 필요로 하는 펄스폭에 따라 이피롬 셀의 플로팅 여부를 프로그램하도록 하는 클럭 지연 제어 회로에 관한 것이다.

제1도는 종래의 클럭 지연 회로도로서 이에 도시된 바와 같이, 입력 클럭(Vi)을 순차 지연하여 최종 클럭(Vo)을 발생시키도록 다수의 인버터(111~113)를 직렬 접속하고, 상기 다수개의 인버터(111~113)의 출력단자에서 접지(Vss)로 캐패시터(121~124)를 각기 접속하여 구성된다.

이와 같은 종래 기술의 동작 과정을 설명하면 다음과 같다.

입력 클럭(Vi)이 다수개의 인버터(111~113)를 순차적으로 통과하면 최종적인 출력 클럭(Vo)을 발생시키게 된다.

이때, 다수개의 인버터(111~113)의 출력단자에 접속된 캐패시터(121~124)는 각 출력단자의 클럭을 소정 시간동안 각기 저장하므로써 최종 출력 클럭(Vo)은 상기 캐패시터(121~124)에 의한 저장 시간 만큼 지연된 후 출력하게 된다.

그러나, 종래 기술은 필요 지연 시간에 따라 인버터의 크기와 캐패시터의 값을 조정하여 하드웨어적으로 구현하여야 한다.

따라서, 종래에는 지연 시간이 다른 클럭이 필요할 때마다 회로를 구현하여야 하는 불편함이 있고 특히, 고집적 회로로 구현하는 경우 집적 면적이 증가하는 문제점이 있었다.

본 발명은 종래의 문제점을 개선하기 위하여 직렬 접속돼 다수개의 지연 소자의 출력단자에 이피롬(EPROM) 셀을 접속하고 필요 펄스폭에 따라 그 이피롬(EPROM) 셀의 플로팅 여부를 제어하도록 창안한 클럭 지연 제어 회로를 제공함에 목적이 있다.

이하, 본 발명을 도면을 참조하여 상세히 설명하기로 한다.

제2도는 본 발명의 클럭 지연 제어 회로도로서 이에 도시한 바와 같이, 입력 클럭(Vi)을 다수개의 직렬 접속된 인버터(211~213)를 통해 순차적으로 버퍼링하여 최종 클럭(Vo)을 발생시키는 클럭 출력부(210)와, 상기 인버터(211~213)의 출력을 소정 시간동안 이피롬 셀(221~224)에 저장하는 신호 지연부(220)와, 필요 펄스폭에 따라 상기 이피롬 셀(221~223)의 플로팅 여부를 제어하는 지연 제어부(230)로 구성한다.

상기 인버터(121~123)는 각기 버퍼로 대치하여 구성할 수 있다.

이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.

입력 클럭(Vi)이 클럭 출력부(210)에 입력되면 인버터(211~213)에서 순차적으로 반전된 후 최종 출력 클럭(Vo)이 발생하게 된다.

이때, 지연 제어부(230)가 신호 지연부(220)의 이피롬(EPROM) 셀(221~224)의 게이트에 고전위(=12.5V)를 인가하면 프로그램 상태가 되고 이후 게이트에 0V를 인가하면 상기 이피롬 셀(221~224)은 게이트를 중심으로 캐패시터의 역할을 수행하게 된다.

이에 따라, 클럭 출력부(210)의 인버터(211~213)에서 입력 클럭(Vi)이 순차적으로 반전될 때 신호 지연부(220)의 이피롬(EPROM) 셀(221~224)에 소정 시간씩 저장되므로 최종적인 출력 클럭(Vo)의 폭이 조정되어진다.

상기에서 지연 제어부(230)는 원하는 클럭(Vo)의 펄스폭에 따라 신호 지연부(220)의 이피롬 셀(221~224)을 필요한 수만큼 임의로 프로그램 상태가 되게 하므로써 캐패시터의 값을 조절할 수 있다.

상기와 같은 동작은 이피롬(EPROM) 셀(221~224)이 절연체로 둘러싸인 게이트(GATE1)와 또 다른 게이트(GATE2)를 가지고 있는데, 상기 게이트(GATE2)와 드레인에 전압을 가하게 되면 전계(eletric field)에 의해 가속된 전자들이 게이트 산화막을 통과하여 게이트(GATE1)에 축적되고 방전 경로가 없으므로 상기 게이트(GATE1)에 축적된 전하로 인해 드레인과 소스 사이에 채널이 형성되지 않는 특성을 이용하는 것이다.

즉, 이피롬(EPROM) 셀(221~224)의 게이트에 12.5V'인 고전위를 인가하면 핫-전자(hot electron)가 발생하게 되어 이 전자가 플로팅 게이트로 주입되는데, 이 상태를 프로그램된 상태라 한다.

이때, 프로그램된 상태에서 이피롬 셀(221~224)의 게이트에 0V를 인가하게 되면 상기 이피롬(EPROM) 셀(221~224)은 게이트 산화막을 중심으로 캐패시터의 역학을 하게 된다.

따라서, 클럭 출력부(210)에서 입력 클럭(Vi)이 순차적으로 반전될 때마다 캐패시터의 역할을 하는 이피롬 셀(221~224)에 소정 시간동안 저장되므로 최종 클럭(Vo)의 펄스폭이 조정되어진다.

그리고, 이피롬(EPROM) 셀(221~224)의 게이트에 고전압(12.5V)을 가하지 않으면 전자 주입이 없고 이 상태에서 게이트에 0V를 가하는 경우 플로팅 상태가 되므로 클럭 출력부(210)를 통과하는 입력 클럭(Vi)은 상기 이피롬 셀(221~224)에 저장되지 않는다.

상기에서 상세히 설명한 바와 같이 본 발명은 이피롬(EPROM) 셀의 프로그램 여부에 따라 각각 다른 지연 시간을 필요로 하는 클럭을 얻을 수 있으므로 하드웨어 구성시 집적 면적이 감소하고, 에러 발생시 클럭의 폭을 용이하게 수정할 수 있는 효과가 있다.

특히, 메모리 회로의 읽기 펄스를 발생시키거나 마이크로 컴퓨터의 시스템 클럭의 논-오버랩(non-over lap) 간격을 조절하는데 있어, 소프트웨어적으로 최적의 결과를 얻을 수 있는 효과가 있다.

Claims (4)

1. 입력 클럭(Vi)을 순차적으로 버퍼링하여 최종 클럭(Vo)을 발생시키는 클럭 출력 수단과, 이 클럭 출력 수단의 순차적인 지연 신호를 소정 시간동안 저장하는 신호 지연 수단과, 필요 펄스폭의 설정에 따라 상기 신호 지연 수단의 캐패시터 값을 조절하는 지연 제어 수단으로 구성함을 특징으로 하는 클럭 지연 제어 회로.
2. 제1항에 있어서, 클럭 출력 수단은 다수개의 버퍼 또는 인버터를 직렬 접속하여 구성함을 특징으로 하는 클럭 지연 제어 회로.
3. 제1항에 있어서, 신호 지연 수단은 드레인에 Vdd이 접속되고 게이트에 제어 전압이 각기 인가된 다수개의 이피롬(EPROM) 셀을 클럭 출력 수단의 지연 경로에 각기 접속하여 구성함을 특징으로 하는 클럭 지연 제어 회로.
4. 제1항에 있어서, 지연 제어 수단은 신호 지연 수단의 다수개의 이피롬(EPROM) 셀에 12.5V 또는 0V를 인가하여 스위칭시키는 것을 특징으로 하는 클럭 지연 제어 회로.