CN114374377A - 延时电路 - Google Patents

Abstract

本公开提供一种延时电路，包括：输入模块，用于接收目标输入信号并将目标输入信号输出到第一节点，目标输入信号为一脉冲信号的上升沿信号或下降沿信号；输出模块，用于输出目标输出信号，目标输出信号为目标输入信号的延时信号；延时控制模块，通过第一节点连接输入模块，通过第二节点连接输出模块，延时控制模块包括至少一个延时电容单元，用于在上升沿延迟时间或下降沿延迟时间内，控制延时电容单元连接第一节点，在上升沿延迟时间或下降沿延迟时间外，控制延时电容单元断开与第一节点的连接。本公开实施例可以降低延时电路的功耗。

Description

延时电路

技术领域

本公开涉及电子电路技术领域，具体而言，涉及一种具有较低功耗的延时电路。

背景技术

延时电路用于对脉冲信号的上升沿和/或下降沿进行延时。在相关技术中，通常在延时电路的输入端和输出端之间设置电容，以延长上升沿信号或下降沿信号到达输出端的时间。但是这种方式会导致信号变形，且延时电路无法及时恢复初始状态，影响对下一个信号的处理，不适用于存储器等要求低功耗、高反应速度的电路设计。

在一些设计中，在输入端和输出端之间设置反相器和反馈电路，以修整输出波形，提高状态恢复速度，避免对下一个信号的处理造成影响。这种反馈电路通过对延时电路内部的电容进行充放电复位而进行状态恢复，导致电路整体功率较高。因此，需要在提高状态恢复速度的同时，降低延时电路的整体功率。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种延时电路，可以在一定程度上克服延时电路进行状态恢复时电路功耗较高的问题。

根据本公开的第一方面，提供一种延时电路，包括：输入模块，用于接收目标输入信号并将所述目标输入信号输出到第一节点，所述目标输入信号为一脉冲信号的上升沿信号或下降沿信号；输出模块，用于输出目标输出信号，所述目标输出信号为所述目标输入信号的延时信号；延时控制模块，通过所述第一节点连接所述输入模块，通过第二节点连接所述输出模块，所述延时控制模块包括至少一个延时电容单元，用于在上升沿延迟时间或下降沿延迟时间内，控制所述延时电容单元连接所述第一节点，在所述上升沿延迟时间或所述下降沿延迟时间外，控制所述延时电容单元断开与所述第一节点的连接；其中，所述上升沿延迟时间为所述目标输出信号的上升沿与所述目标输入信号的上升沿之间的延迟时间，所述下降沿延迟时间为所述目标输出信号的下降沿与所述目标输入信号的下降沿之间的延迟时间。

在本公开的一个示例性实施例中，所述输入模块包括第一反相器和偏置电路，所述第一反相器的输入端用于接收所述目标输入信号，所述第一反相器的输出端连接所述第一节点，用于输出第一延时信号，所述第一反相器通过所述偏置电路连接电源电压或接地，所述偏置电路用于控制流经所述第一节点的电流的变化范围基于系统PVT参数稳定在预设范围内，所述系统PVT参数包括所述延时电路的制造工艺、供电电压和工作温度中的至少一项。

在本公开的一个示例性实施例中，所述输出模块包括第二反相器，所述第二反相器的输入端连接所述第二节点，所述第二反相器的输出端用于输出所述目标输出信号。

在本公开的一个示例性实施例中，所述延时控制模块还包括缓冲单元，所述缓冲单元一端连接所述第一节点，另一端连接所述第二节点，用于输出第二延时信号。

在本公开的一个示例性实施例中，所述延时电容单元的第一端连接所述第一节点，第二端接地，所述延时电容单元包括第一开关元件和电容，所述第一开关元件的第一端连接所述第一节点，所述第一开关元件的第二端连接所述电容的第一端，所述第一开关元件的控制端电连接所述第二节点，所述电容的第二端接地。

在本公开的一个示例性实施例中，所述目标输入信号为上升沿信号，所述第一开关元件为N型晶体管。

在本公开的一个示例性实施例中，所述目标输入信号为下降沿信号，所述第一开关元件为P型晶体管。

在本公开的一个示例性实施例中，所述延时电容单元还包括开关控制元件，所述第一开关元件的控制端连接所述开关控制元件的输出端，所述开关控制元件的输入端接收述目标输入信号和所述第二延时信号。

在本公开的一个示例性实施例中，所述演示电容单元还包括电容准备单元，所述电容准备单元的第一端连接所述电容的第一端，所述电容准备单元的第二端连接电源电压或接地，所述电容准备单元的控制端接收所述目标输入信号。

在本公开的一个示例性实施例中，所述目标输入信号为上升沿信号，所述电容准备单元的第二端连接电源电压，所述电容准备单元用于在第一时刻之前对所述电容充电，在所述第一时刻之后停止对所述电容充电，所述第一时刻为所述目标输入信号到达所述输入模块的输入端的时刻。

在本公开的一个示例性实施例中，所述电容准备单元包括第二开关元件，所述第二开关元件为P型晶体管，所述第二开关元件的第一端连接电源电压，第二端连接所述电容的第一端，控制端接收所述目标输入信号。

在本公开的一个示例性实施例中，所述目标输入信号为下降沿信号，所述电容准备单元的第二端接地，所述电容准备单元用于在第二时刻之前对所述延时电容放电，在所述第二时刻之后停止对所述延时电容放电，所述第二时刻为所述目标输入信号到达所述输入模块的输入端的时刻。

在本公开的一个示例性实施例中，所述电容准备单元包括第二开关元件，所述第二开关元件为N型晶体管，所述第二开关元件的第一端接地，第二端连接所述电容的第一端，控制端接收所述目标输入信号。

在本公开的一个示例性实施例中，所述第一开关元件为P型晶体管，所述开关控制元件为与非门或或门。

在本公开的一个示例性实施例中，所述缓冲单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第一节点，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第二节点，所述开关控制元件的输入端电连接所述第二节点。

在本公开的一个示例性实施例中，所述偏置电路包括第三开关元件，所述第三开关元件的第一端电连接所述第一反相器，第二端连接所述电源电压或接地，控制端接收偏置控制信号。

在本公开的一个示例性实施例中，所述偏置电路还包括第四开关元件，所述第四开关元件与所述第三开关元件并联。

在本公开的一个示例性实施例中，所述第三开关元件和所述第四开关元件均为N型晶体管，所述第三开关元件的第一端和所述第四开关元件的第一端均连接所述第一反相器中的N型晶体管的源极，所述第三开关元件的第二端和所述第四开关元件的第二端均接地，所述第四开关元件的控制端连接所述电源电压。

在本公开的一个示例性实施例中，所述第三开关元件为P型晶体管，所述第三开关元件的第一端连接所述第一反相器中的P型晶体管，所述第三开关元件的第二端连接所述电源电压。

在本公开的一个示例性实施例中，所述开关控制元件的输入端还接收电容使能信号，所述电容使能信号用于控制所述延时电容单元接入或脱离所述第一节点。

在本公开的一个示例性实施例中，所述延时控制模块包括多个并联的延时电容单元，所述多个延时电容单元中的第一数量个延时电容单元连接第一电容使能信号，所述多个延时电容单元中的第二数量个延时电容单元连接第二电容使能信号，所述第一电容使能信号与所述第二电容使能信号反相。

本公开实施例的延时电路，通过在目标输入信号到达后、目标输出信号输出前控制延时电容单元与输入端连接，在目标输出信号输出后控制延时电容单元断开与输入端的连接，可以在延时电容单元完成延时工作任务后即断开，避免延时电容单元对延时电路的状态恢复造成影响，从而可以节省掉反馈电路，避免反馈电路造成的高功耗，在提高延时电路状态恢复速度的同时，有效降低延时电路的整体功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中延时电路的结构示意图。

图2A和图2B分别是本公开两个实施例中输入模块1和输出模块2的电路示意图。

图3是本公开实施例中延时控制模块3在上升沿延时电路中的示意图。

图4是图3所示电路的时序图。

图5是本公开实施例中延时控制模块3在下降沿延时电路中的示意图。

图6是图5所示电路的时序图。

图7是本公开另一个实施例中延时控制模块3在上升沿延时电路中的示意图。

图8是本公开另一个实施例中延时控制模块3在下降沿延时电路中的示意图。

图9是本公开一个实施例中图7所示电路的具体电路图。

图10是本公开一个实施例中图8所示电路的具体电路图。

图11是本公开一个实施例中电容使能信号的连接示意图。

图12是本公开另一个实施例中电容使能信号的连接示意图。

图13A～图13C是本公开三个实施例中上升沿延时电路中偏置电路11的示意图。

图14是本公开一个实施例中下降沿延时电路中偏置电路11的示意图。

图15是本公开另一个实施例中延时电路的延时效果示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中延时电路的结构示意图。

参考图1，延时电路100可以包括：

输入模块1，用于接收目标输入信号IN并将目标输入信号IN输出到第一节点N1，目标输入信号为一脉冲信号的上升沿信号或下降沿信号；

输出模块2，用于输出目标输出信号OUT，目标输出信号OUT为目标输入信号IN的延时信号；

延时控制模块3，通过第一节点N1连接输入模块1，通过第二节点N2连接输出模块2，延时控制模块3包括至少一个延时电容单元31，用于在上升沿延迟时间或下降沿延迟时间内，控制延时电容单元31连接第一节点N1，在上升沿延迟时间或下降沿延迟时间外控制延时电容单元31断开与第一节点N1的连接。其中，上升沿延迟时间为目标输出信号的上升沿与目标输入信号的上升沿之间的延迟时间，下降沿延迟时间为目标输出信号的下降沿与目标输入信号的下降沿之间的延迟时间。

通过在输出模块2输出目标输出信号之前控制延时电容单元31连接第一节点N1，可以通过延时电容单元31将目标输入信号延时预设时长；通过在输出模块2输出目标输出信号之后控制延时电容单元31断开与第一节点的连接，可以避免延时电容单元31在输出目标输出信号后继续影响延时控制模块3，拉长延时控制模块3的状态恢复时间，从而可以减小因对延时电容单元31进行充放电而造成的功率损耗。因此，延时电路100工作时具有较低的功率。

下面，介绍图1所示延时电路的示例性实施例。

图2A和图2B分别是本公开两个实施例中输入模块1和输出模块2的电路示意图。

参考图2A和图2B，在本公开的一个示例性实施例中，输入模块1包括第一反相器INV1和偏置电路11，第一反相器INV1的输入端用于接收目标输入信号IN，输出端连接第一节点N1，用于输出第一延时信号，第一反相器INV1通过偏置电路11连接电源电压Vcc(如图2B)或接地(如图2A)。输出模块2包括第二反相器INV2，第二反相器INV2的输入端连接第二节点N2，第二反相器INV2的输出端用于输出目标输出信号OUT。延时控制模块3连接第一节点N1和第二节点N2，用于接收第一延时信号，输出第二延时信号。

偏置电路11受控于偏置控制信号Sref，起到开关作用，开启程度受偏置控制信号Sref影响，一般情况下为不完全开启状态。偏置电路11用于控制流经第一节点N1的电流的变化范围基于系统PVT参数稳定在预设范围内，系统PVT参数包括延时电路的制造工艺(Process)、供电电压(Voltage)和工作温度(Temperature)中的至少一项。预设范围例如为一个较小的范围，例如接近0的范围，如1％、2％、3％，从而可以使目标输出信号在电源电压、工作温度和制造工艺中的至少一项发生变化时的变化较小。

偏置电路11用于控制第一反相器INV1与电源电压Vcc或接地端的电荷传递速度，以延缓第一反相器INV1的输出。在图2A所示电路中，当输入信号IN为高电平(即逻辑1)时，由于不完全开启的偏置电路11设置在第一反相器INV1与接地端之间，第一节点N1通过偏置电路11缓慢对地放电，在一段时间后信号降低到低电平(即逻辑0)，此时偏置电路11延缓了数据1(即信号上升沿)的反相数据的输出，实现了上升沿延时。在图2B所示电路中，当输入信号为低电平(即数据0)时，由于不完全开启的偏置电路11设置在第一反相器INV1和电源电压Vcc之间，电源电压Vcc通过偏置电路11缓慢抬升第一节点N1的信号电平，从而实现对数据0(即信号下降沿)的反相数据的延迟输出，实现了下降沿延时。通过图2A所示电路和图2B所示电路的单独设置或组合设置，可以实现上升沿延时电路、下降沿延时电路、上升沿下降沿延时电路(即整个脉冲信号的延时)。

图3是本公开实施例中延时控制模块3在上升沿延时电路中的示意图。图4是图3所示电路的时序图。在图3所示实施例中，要进行延时的目标输入信号为脉冲信号的上升沿信号。

参考图3，在一个实施例中，延时控制模块3包括延时电容单元31和缓冲单元32，延时电容单元31连接第一节点N1，缓冲单元32一端连接第一节点N1，另一端连接第二节点N2。第一节点N1输出第一延时信号，第二节点N2输出第二延时信号。

在图3所示实施例中，输入模块1中的第一反相器INV1通过偏置电路11接地，延时电容单元31可以包括第一开关元件M1和电容C，第一开关元件M1的第一端连接第一节点N1，第二端连接电容C的第一端，电容C的第二端接地。缓冲单元32包括串联的第三反相器INV3和第四反相器INV4，第一开关元件M1的控制端连接第四反相器INV4的输出端，即第二节点N2。当目标输入信号为上升沿信号时，第一开关元件M1为N型晶体管。

参考图4，在第一时刻T1之前，当输入信号IN为低电平时，第一反相器INV1的P型晶体管导通、N型晶体管关断，第一节点N1和第二节点N2的信号均等于电源电压Vcc，此时N型的第一开关元件M1导通，第一节点N1对电容C充电至电源电压Vcc。

在第一时刻T1，当输入信号IN由低电平转为高电平时，第一反相器INV1的P型晶体管关断、N型晶体管导通，第一节点N1通过第一反相器INV1的N型晶体管和不完全导通的偏置电路11对地放电，电平下降。在第一节点N1的电平未下降到通过缓冲单元32使第二节点N2的信号翻转为低电平时，第一开关元件M1导通，充满电的电容C对第一节点N1充电，以减缓第一节点N1的电平下降速度。

在第二时刻T2，当第一节点N1的信号电平下降到能够通过缓冲单元32使第二节点N2的信号翻转到低电平，输出信号OUT由低电平翻转到高电平。此时N型的第一开关元件M1断开，电容C从第二时刻T2起停止对第一节点N1充电，第一节点N1仅通过偏置电路11放电到地，在A阶段，第一节点N1的信号迅速下降到零电平，使第二节点N2维持零电平，输出信号OUT维持高电平。

在第三时刻T3，输入信号IN由高电平翻转到低电平(脉冲信号的下降沿)，第一反相器INV1中的P型晶体管导通，第一节点N1和第二节点N2迅速由低电平翻转到高电平，输出信号OUT翻转为低电平。第一开关元件M1导通，电源电压Vcc通过第一节点N1再次对电容C充电。

由此，实现对输入信号IN的上升沿的延迟。

图5是本公开实施例中延时控制模块3在下降沿延时电路中的示意图。图6是图5所示电路的时序图。在图5所示实施例中，要进行延时的目标输入信号为脉冲信号的下降沿信号。

参考图5，延时控制模块3的结构与图3相似，均包括延时电容单元31和缓冲单元32。延时电容单元31包括第一开关元件M1和电容C。第一开关元件M1的第一端连接第一节点N1，第二端连接电容C的第一端，电容C的第二端接地。缓冲单元32包括串联的第三反相器INV3和第四反相器INV4，第一开关元件M1的控制端连接第四反相器INV4的输出端，即第二节点N2。当目标输入信号为下降沿信号时，第一开关元件M1为P型晶体管。

参考图6，在第一时刻T1之前，当输入信号IN为高电平时，第一反相器INV1的P型晶体管关断、N型晶体管导通，第一节点N1和第二节点N2均为零电平，此时P型的第一开关元件M1导通，电容C通过第一节点N1和第一反相器INV1的N型晶体管放电至地。

在第一时刻T1，当输入信号IN由高电平转为低电平时，第一反相器INV1的P型晶体管导通、N型晶体管关断，电源电压Vcc通过第一反相器INV1的P型晶体管和不完全导通的偏置电路11对第一节点N1充电，第一节点N1的电平上升。在第一节点N1的电平未上升到通过缓冲单元32使第二节点N2的信号翻转为高电平时，P型的第一开关元件M1保持导通，第一节点N1对电容C充电，第一节点N1的电平抬升速度被抑制。

在第二时刻T2，第一节点N1的电平上升到通过缓冲单元32使第二节点N2的信号翻转为高电平，P型的第一开关元件M1关断，第一节点N1仅通过偏置电路11接受电源电压Vcc充电，电平迅速上升至电源电压Vcc(B阶段)，从而维持输出信号OUT为低电平，直至第三时刻T3时输入信号IN再次转换为高电平，第一开关元件M1导通，电容C再次放电到地。

在图4和图6中，第一时刻T1和第二时刻T2之间的时段称为延迟时间Tdelay，延迟时间Tdelay在图4中为上升沿延迟时间，在图6中为下降沿延迟时间。通过调控偏置电路11的元件参数、电容C的元件参数、控制延时电容单元31的数量，可以控制延迟时间Tdelay的时长，此部分内容将在后续实施例中说明。

在本公开的一个示例性实施例中，电容C可以由一或多个普通平板电容或者晶体管栅氧电容实现，本公开对此不作特殊限制。

图7是本公开另一个实施例中延时控制模块3在上升沿延时电路中的示意图。

参考图7，在一个实施例中，延时控制模块3包括延时电容单元31和缓冲单元32。延时电容单元31可以包括第一开关元件M1、开关控制元件311、电容C和电容准备单元312，开关控制元件311的输入端连接输入模块1的输入端和第二节点N2；电容准备单元312的第一端连接电容C的第一端，电容准备单元312的第二端连接电源电压Vcc，电容准备单元312的控制端连接输入模块1的输入端。此时，电容准备单元312用于在目标输入信号到达输入模块1的输入端之前对电容C充电，在目标输入信号到达输入模块1的输入端之后停止对电容C充电。

同样参考图4，在第一时刻T1之前，当输入信号IN为低电平时，电容准备单元312开启，电容准备单元312通过电源电压Vcc对电容C充电；开关控制元件311控制第一开关元件M1断开，第一节点N1为高电平，第二节点N2为高电平，输出信号OUT为低电平。

在第一时刻T1，当输入信号IN由低电平转为高电平时(脉冲信号的上升沿)，即目标输入信号到达输入模块1的输入端时，第一反相器INV1中的N型晶体管导通，第一节点N1的信号经由偏置电路11对地放电，第一节点N1的信号由高电平下降到低电平，在第二时刻T2之前，第一节点N1的信号尚未降低到能通过缓冲单元32使第二节点N2的信号翻转，第二节点N2仍旧为高电平。此时开关控制元件311控制第一开关元件M1闭合，电容C对第一节点N1充电，第一节点N1通过偏置电路11放电，第一节点N1的信号电平缓慢下降。

在第二时刻T2，当第一节点N1的信号下降到能够通过缓冲单元32使第二节点N2的信号翻转到低电平，输出信号OUT由低电平翻转到高电平。此时开关控制元件311控制第一开关元件M1断开，电容C从第二时刻T2起停止对第一节点N1充电，仅第一节点N1通过偏置电路11放电，第一节点N1的信号迅速下降到零电平(A阶段)，使第二节点N2维持零电平，输出信号OUT维持高电平。

在第三时刻T3，输入信号IN由高电平翻转到低电平(脉冲信号的下降沿)，第一反相器INV1中的P型晶体管导通，第一节点N1迅速由低电平翻转到高电平，电容准备单元312开启，开关控制元件311控制第一开关元件M1断开，电容准备单元312通过电源电压Vcc对电容C充电，使电容C的第一端即第一节点N1为高电平，第二节点N2为高电平，输出信号OUT为低电平。

由此，实现对输入信号IN的上升沿的延迟。

图8是本公开另一个实施例中延时控制模块3在下降沿延时电路中的示意图。

在图8，输入模块1中的第一反相器INV1通过偏置电路11连接电源电压Vcc，延时电容单元31可以包括第一开关元件M1、开关控制元件311、电容C和电容准备单元312，第一开关元件M1的第一端连接第一节点N1，第二端连接电容C的第一端，控制端连接开关控制元件311的输出端；开关控制元件311的输入端连接输入模块1的输入端和第二节点N2，电容C的第二端接地；电容准备单元312的第一端连接电容C的第一端，电容准备单元312的第二端接地，电容准备单元312的控制端连接输入模块1的输入端。

此时，电容准备单元312用于在目标输入信号到达输入模块1的输入端之前对电容C放电，在目标输入信号到达输入模块1的输入端之后停止对电容C放电。

再次参考图6，在第一时刻T1之前，当输入信号IN为高电平时，电容准备单元312开启，使电容C对地放电；开关控制元件311控制第一开关元件M1断开，电容C第一端即第一节点N1为低电平，第二节点N2同样为低电平，输出信号OUT为高电平。

在第一时刻T1，当输入信号IN由高电平转为低电平时(脉冲信号的下降沿)，即目标输入信号到达输入模块1的输入端时，第一反相器INV1中的P型晶体管导通，电源电压Vcc经由偏置电路11和第一反相器INV1中的P型晶体管对第一节点N1充电，第一节点N1的信号电平由零电平抬升到电源电压Vcc，在第二时刻T2之前，第一节点N1的信号电平尚未抬升到能通过缓冲单元32使第二节点N2的电平翻转，即使缓冲单元32中的N型晶体管开启或者P型晶体管关闭，第二节点N2的信号尚未与第一节点N1的信号相同，仍旧为低电平。此时开关控制元件311控制第一开关元件M1闭合，电源电压Vcc通过偏置电路11对第一节点N1充电，第一节点N1对电容C充电，第一节点N1的信号电平缓慢上升。

在第二时刻T2，当第一节点N1的信号上升到能够通过缓冲单元32使第二节点N2的信号翻转到高电平，输出信号OUT由高电平翻转到低电平，即输出模块2输出目标输出信号。此时开关控制元件311控制第一开关元件M1断开，第一节点N1仅接收电源电压Vcc的充电，第一节点N1的信号电平迅速上升到电源电压Vcc，使输出信号OUT维持低电平。

在第三时刻T3，输入信号IN由低电平翻转到高电平(脉冲信号的上升沿)，第一反相器INV1中的N型晶体管导通，第一节点N1迅速由高电平翻转到低电平，电容准备单元312开启，使电容C对地放电至零电位。第二节点N2为低电平，输出信号OUT为高电平。

由此，实现对输入信号IN的下降沿的延迟。

图9是本公开一个实施例中图7所示电路的具体电路图。

参考图9，在一个实施例中，第一开关元件M1可以为P型晶体管，开关控制元件311可以为与非门G1，电容准备单元312可以通过一个P型晶体管实现。缓冲单元32可以包括串联的第三反相器INV3和第四反相器INV4，开关控制元件311的控制端连接第四反相器INV4的输出端，即第二节点N2。

当输入信号IN为低电平时，第一反相器INV1中的P型晶体管导通、N型晶体管关断，第一节点N1的信号等于电源电压Vcc，第二节点N2的信号等于电源电压Vcc，与非门G1的两个输入端分别为低电平和高电平，与非门G1输出高电平，控制P型的第一开关元件M1关断。此时，电容准备单元312的P型晶体管受输入信号IN为低电平的影响导通，电容C的上极板连接电源电压Vcc，电容C充电。

当输入信号IN由低电平变为高电平时，第一反相器INV1中的N型晶体管导通、P型晶体管关断，第一节点N1通过第一反相器INV1中的N型晶体管和偏置电路11对地放电，电平下降。在第一节点N1的电平未能下降到通过缓冲单元32使第二节点N2的电平翻转为低电平时，与非门G1的输入端均为高电平，与非门G1输出低电平，控制P型的第一开关元件M1导通，充电完成的电容C开始对第一节点N1充电。第一节点N1一方面通过偏置电路11对地放电，一方面接收电容C的充电，电平下降速度缓慢。

当第一节点N1的电平下降到通过缓冲单元32使第二节点N2的电平翻转为低电平时，与非门G1的输入端分别为高电平和低电平，与非门G1输出高电平，控制P型的第一开关元件M1关断。第一节点N1仅通过偏置电路11对地放电，电平迅速下降，使输出信号OUT维持高电平，直至输入信号再次翻转为低电平。

图10是本公开一个实施例中图8所示电路的具体电路图。

参考图10，在一个实施例中，第一开关元件M1可以为P型晶体管，开关控制元件311可以为或门G2，电容准备单元312可以通过一个N型晶体管实现。缓冲单元32可以包括串联的第三反相器INV3和第四反相器INV4，开关控制元件311的控制端连接第四反相器INV4的输出端，即第二节点N2。

当输入信号IN为高电平时，第一反相器INV1中的P型晶体管关断、N型晶体管导通，第一节点N1通过第一反向器INV1的N型晶体管放电到地，第二节点N2为低电平，或非门G2的两个输入端分别为高电平和低电平，或非门G2输出高电平，控制P型的第一开关元件M1关断。此时，电容准备单元312的N型晶体管受输入信号IN为高电平的影响导通，电容C的上极板接地，电容C放电至零电位。

当输入信号IN由高电平变为低电平时，第一反相器INV1中的N型晶体管关断、P型晶体管导通，电源电压Vcc通过第一反相器INV1中的P型晶体管和不完全开启的偏置电路11对第一节点N1充电，第一节点N1的电平上升。在第一节点N1的电平未能上升到通过缓冲单元32使第二节点N2的电平翻转为高电平时，或门G2的输入端均为低电平，或门G2输出低电平，控制P型的第一开关元件M1导通，第一节点N1开始对已经放空的电容C充电。第一节点N1一方面接收电源电压Vcc通过偏置电路11的充电，一方面对电容C充电，电平上升速度缓慢。

当第一节点N1的电平上升到通过缓冲单元32使第二节点N2的电平翻转为高电平时，或门G2的输入端分别为低电平(IN)和高电平(N2)，或门G2输出高电平，控制P型的第一开关元件M1关断。第一节点N1仅接收充电，电平迅速上升，使输出信号OUT维持低电平，直至输入信号再次翻转为高电平。

在其他实施例中，第一开关元件M1、开关控制元件311也可以通过其他方式实现，本领域技术人员可以根据电路功能自行设置逻辑电路。

在本公开实施例中，延时控制模块3可以设置多个并联的延时电容单元31，以实现对延迟时间Tdelay的灵活控制。此时，开关控制元件311的输入端还可以连接电容使能信号，电容使能信号用于控制延时电容单元31接入或脱离第一节点N1。可以控制部分延时电容单元脱离第一节点N1(不根据输入信号的变化而变化)，以降低延迟时间，或者控制部分延时电容单元接入第一节点N1(不根据输入信号的变化而变化)，以增加延迟时间。这种控制也可以称为控制延时电容单元31使能或失效。

图11是本公开一个实施例中电容使能信号的连接示意图。

参考图11，在一个实施例中，多个延时电容单元31中的第一数量个(如图中为2个)延时电容单元31连接第一电容使能信号En1，多个延时电容单元31中的第二数量个(如图中为2个)延时电容单元31连接第二电容使能信号En2，第一电容使能信号En1与第二电容使能信号En2反相。即，第一节点N1最多可能连接4个延时电容单元31，但是此时通过第一电容使能信号En1与第二电容使能信号En2的控制，仅有两个延时电容单元31能够同时参与对目标输入信号的延时。

如图11所示，第一电容使能信号En1与第二电容使能信号En2可以通过一个电容使能信号En0经过反相器转换实现。

除了控制延时电容单元31的数量以设置延迟时间，还可以通过控制延时电容单元31中的等效电容值来设置延迟时间，例如多个延时电容单元的等效电容值分别呈等差数列或等比数列设置。

图12是本公开另一个实施例中电容使能信号的连接示意图。

参考图12，在一个实施例中，延时电容单元31可以包括第一开关元件M1、电容C和开关控制元件311。开关控制元件311的输出端连接第一开关元件M1的控制端，两个输入端分别连接第二节点N2和第一电容使能信号En1或第二电容使能信号En2。

此时，在上升沿延时电路中，当通过N型晶体管实现第一开关元件M1时，开关控制元件311可以为与门，电容使能信号的使能值为高电平。从而，在电容使能信号为低电平时，开关控制元件311输出低电平，N型的第一开关元件M1关断；在电容使能信号为高电平且第二节点N2为低电平时，开关控制元件311输出低电平，N型的第一开关元件M1关断；在第二节点N2和电容使能信号均为高电平时，开关控制元件311输出高电平，控制N型的第一开关元件M1开启。

当通过P型晶体管实现第一开关元件M1时，开关控制元件311可以为与非门，电容使能信号的使能值为高电平。从而，在电容使能信号为低电平时，开关控制元件311输出高电平，P型的第一开关元件M1关断；在电容使能信号为高电平且第二节点N2为低电平时，开关控制元件311输出高电平，P型的第一开关元件M1关断；在第二节点N2和电容使能信号均为高电平时，开关控制元件311输出低电平，控制P型的第一开关元件M1开启。

图11和图12中电容使能信号的连接方式可以根据延迟时间的可选数量而变动。本公开实施例的电路仅为示例，在实际应用中，控制逻辑可以通过多种数字电路实现，本公开不以此为限。

除了根据延时电容单元31控制延迟时间，还可以通过偏置电路11影响第一节点N1的信号变化速度，进而对延迟时间进行微调。

图13A～图13C是本公开三个实施例中上升沿延时电路中偏置电路11的示意图。

参考图13A，在一个实施例中，偏置电路11包括第三开关元件M3，第三开关元件M3的第一端连接第一反相器INV1，第二端连接电源电压Vcc或接地，控制端连接偏置控制信号Sref。

偏置控制信号Sref受到电路制程工艺、工作电压、工作温度(PVT)的影响，能够自动根据电路的PVT情况调节偏置电路11的开启程度，控制流经所述第一节点的充电电流和/或放电电流的变化范围基于PVT的影响在预设范围内。

参考图13B，在另一个实施例中，偏置电路11可以包括第三开关元件M3和第四开关元件M4，第四开关元件M4的第一端和第二端与第三开关元件的第一端和第二端连接关系相同，控制端电连接电源电压Vcc。

第四开关元件M4的开启程度受到电源电压Vcc的影响。由此，参考图11和图13B，当电源电压Vcc升高，第三开关元件M3的开启程度受偏置控制信号Sref影响基本保持不变，第四开关元件M4的开启程度受电源电压Vcc控制增大，流经第三开关元件M3的电流基本保持不变或变化范围在预设范围内，流经第四开关元件M4的电流增大，进而使得流经第一反相器INV1的放电电流增大，但是因为电源电压Vcc升高，延时电容单元31存储了更多的电荷(或放电电压初始值更高)，再进而使得第一反相器INV1和延时电容单元31形成的延迟时间基本保持不变或变化范围保持在预设范围内。

在图13A和图13B所示电路中，偏置电路11用于上升沿延时电路，第三开关元件M3和第四开关元件M4均为N型晶体管，第三开关元件M3的第一端和第四开关元件M4的第一端均连接第一反相器INV1中的N型晶体管的源极，第三开关元件M3的第二端和第四开关元件M4的第二端均接地，第四开关元件M4的控制端直接连接电源电压Vcc。

参考图13C，在再一个实施例中，还可以通过串联的第三开关元件M3和第四开关元件M4实现偏置电路11，第三开关元件M3和第四开关元件M4的控制端均连接偏置控制信号Sref。

图14是本公开一个实施例中下降沿延时电路中偏置电路11的示意图。

参考图14，当偏置电路11用于下降沿延时电路时，偏置电路11连接在第一反相器INV1和电源电压Vcc之间，通过一个P型晶体管实现的第三开关元件M3形成偏置电路11。

图15是本公开另一个实施例中延时电路的延时效果示意图。

参考图15，本公开的延时电路不但可以应用在上升沿延时电路(即目标信号的上升沿与输入信号的上升沿具有预设时延、目标信号的下降沿与输入信号的下降沿几乎同时，如图4所示)、下降沿延时电路(即目标信号的下降沿与输入信号的下降沿具有预设时延、目标信号的上升沿与输入信号的上升沿几乎同时，如图6所示)中，还可以应用在上升沿和下降沿同时延时电路(即目标信号的上升沿与输入信号的上升沿具有预设时延、目标信号的下降沿与输入信号的下降沿具有预设时延)中，以实现图15所示的延迟波形。在图15中，第一时刻T1和第二时刻T2之间为下降沿的第一延迟时间Tdelay1，第三时刻T3和第四时刻T4之间为上升沿的第二延迟时间Tdelay2，两个延迟时间可以相等，也可以不相等。具体的逻辑电路搭建可以由本领域技术人员按照上述实施例的原理自行设置，本公开对此不作特殊限制。

本公开实施例提供的延时电路能够在提高状态恢复速度的同时，具有较低的功率。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (21)

1.一种延时电路，其特征在于，包括：

输入模块，用于接收目标输入信号并将所述目标输入信号输出到第一节点，所述目标输入信号为一脉冲信号的上升沿信号或下降沿信号；

输出模块，用于输出目标输出信号，所述目标输出信号为所述目标输入信号的延时信号；

延时控制模块，通过所述第一节点连接所述输入模块，通过第二节点连接所述输出模块，所述延时控制模块包括至少一个延时电容单元，用于在上升沿延迟时间或下降沿延迟时间内，控制所述延时电容单元连接所述第一节点，在所述上升沿延迟时间或所述下降沿延迟时间外，控制所述延时电容单元断开与所述第一节点的连接；

其中，所述上升沿延迟时间为所述目标输出信号的上升沿与所述目标输入信号的上升沿之间的延迟时间，所述下降沿延迟时间为所述目标输出信号的下降沿与所述目标输入信号的下降沿之间的延迟时间。

2.如权利要求1所述的延时电路，其特征在于，所述输入模块包括第一反相器和偏置电路，所述第一反相器的输入端用于接收所述目标输入信号，所述第一反相器的输出端连接所述第一节点，用于输出第一延时信号，所述第一反相器通过所述偏置电路连接电源电压或接地，所述偏置电路用于控制流经所述第一节点的电流的变化范围基于系统PVT参数稳定在预设范围内，所述系统PVT参数包括所述延时电路的制造工艺、供电电压和工作温度中的至少一项。

3.如权利要求1所述的延时电路，其特征在于，所述输出模块包括第二反相器，所述第二反相器的输入端连接所述第二节点，所述第二反相器的输出端用于输出所述目标输出信号。

4.如权利要求1所述的延时电路，其特征在于，所述延时控制模块还包括缓冲单元，所述缓冲单元一端连接所述第一节点，用于接收第一延时信号，另一端连接所述第二节点，用于输出第二延时信号。

5.如权利要求4所述的延时电路，其特征在于，所述延时电容单元的第一端连接所述第一节点，第二端接地，所述延时电容单元包括第一开关元件和电容，所述第一开关元件的第一端连接所述第一节点，所述第一开关元件的第二端连接所述电容的第一端，所述第一开关元件的控制端电连接所述第二节点，所述电容的第二端接地。

6.如权利要求5所述的延时电路，其特征在于，所述目标输入信号为上升沿信号，所述第一开关元件为N型晶体管。

7.如权利要求5所述的延时电路，其特征在于，所述目标输入信号为下降沿信号，所述第一开关元件为P型晶体管。

8.如权利要求5所述的延时电路，其特征在于，所述延时电容单元还包括开关控制元件，所述第一开关元件的控制端连接所述开关控制元件的输出端，所述开关控制元件的输入端接收所述目标输入信号和所述第二延时信号。

9.如权利要求8所述的延时电路，其特征在于，所述延时电容单元还包括电容准备单元，所述电容准备单元的第一端连接所述电容的第一端，所述电容准备单元的第二端连接电源电压或接地，所述电容准备单元的控制端接收所述目标输入信号。

10.如权利要求9所述的延时电路，其特征在于，所述目标输入信号为上升沿信号，所述电容准备单元的第二端连接电源电压，所述电容准备单元用于在第一时刻之前对所述电容充电，在所述第一时刻之后停止对所述电容充电，所述第一时刻为所述目标输入信号到达所述输入模块的输入端的时刻。

11.如权利要求10所述的延时电路，其特征在于，所述电容准备单元包括第二开关元件，所述第二开关元件为P型晶体管，所述第二开关元件的第一端连接电源电压，第二端连接所述电容的第一端，控制端接收所述目标输入信号。

12.如权利要求9所述的延时电路，其特征在于，所述目标输入信号为下降沿信号，所述电容准备单元的第二端接地，所述电容准备单元用于在第二时刻之前对所述电容放电，在所述第二时刻之后停止对所述电容放电，所述第二时刻为所述目标输入信号到达所述输入模块的输入端的时刻。

13.如权利要求12所述的延时电路，其特征在于，所述电容准备单元包括第二开关元件，所述第二开关元件为N型晶体管，所述第二开关元件的第一端接地，第二端连接所述电容的第一端，控制端接收所述目标输入信号。

14.如权利要求8所述的延时电路，其特征在于，所述第一开关元件为P型晶体管，所述开关控制元件为与非门或或门。

15.如权利要求4所述的延时电路，其特征在于，所述缓冲单元包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第一节点，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第二节点。

16.如权利要求2所述的延时电路，其特征在于，所述偏置电路包括第三开关元件，所述第三开关元件的第一端电连接所述第一反相器，第二端连接所述电源电压或接地，控制端接收偏置控制信号。

17.如权利要求16所述的延时电路，其特征在于，所述偏置电路还包括第四开关元件，所述第四开关元件与所述第三开关元件并联。

18.如权利要求17所述的延时电路，其特征在于，所述第三开关元件和所述第四开关元件均为N型晶体管，所述第三开关元件的第一端和所述第四开关元件的第一端均连接所述第一反相器中的N型晶体管的源极，所述第三开关元件的第二端和所述第四开关元件的第二端均接地，所述第四开关元件的控制端连接所述电源电压。

19.如权利要求16所述的延时电路，其特征在于，所述第三开关元件为P型晶体管，所述第三开关元件的第一端连接所述第一反相器中的P型晶体管的漏极，所述第三开关元件的第二端连接所述电源电压。

20.如权利要求8所述的延时电路，其特征在于，所述开关控制元件的输入端还接收电容使能信号，所述电容使能信号用于控制所述延时电容单元接入或脱离所述第一节点。

21.如权利要求20所述的延时电路，其特征在于，所述延时控制模块包括多个并联的延时电容单元，所述多个延时电容单元中的第一数量个延时电容单元连接第一电容使能信号，所述多个延时电容单元中的第二数量个延时电容单元连接第二电容使能信号，所述第一电容使能信号与所述第二电容使能信号反相。

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