CN117119075B - 协议识别电路、芯片、协议识别方法和电子设备 - Google Patents

Abstract

本申请提供一种协议识别电路、芯片、协议识别方法和电子设备，涉及电子电路技术领域，协议识别电路包括协议输入端、多个延时模块以及与每一延时模块对应的延时输出端；所述协议输入端输入待识别的协议信号，所述待识别的协议信号包括高电平信号或低电平信号；所述延时模块对所述待识别的协议信号的高电平信号或低电平信号进行延时处理，得到延时信号；所述延时输出端输出所述延时信号，所述延时信号用于判断所述待识别的协议信号的协议类型。本申请可以实现对协议信号的识别。

Description

协议识别电路、芯片、协议识别方法和电子设备

技术领域

本申请涉及电子电路技术领域，特别是涉及一种协议识别电路、芯片、协议识别方法和电子设备。

背景技术

在协议交互芯片进行协议交互时，需要根据协议规范来产生不同占空比的协议高低电平，其既要保证固定的周期，也需要保证在相同周期内占空比的比例可控。

现有实现方案多为使用固定时钟去采样，并由时钟来产生反馈信号，此种实现方式对时钟依赖度高，且如需实现高精度的协议识别需要采用较高的时钟振荡，会造成芯片功耗和面积的增加。

发明内容

有鉴于此，本申请的目的在于提出一种协议识别电路、芯片、协议识别方法和电子设备，本申请能够针对性的解决现有协议识别方案导致协议交互芯片高功耗的问题。

基于上述目的，第一方面，本申请提出了一种协议识别电路，所述协议识别电路包括协议输入端、多个延时模块以及与每一延时模块对应的延时输出端；所述协议输入端输入待识别的协议信号，所述待识别的协议信号包括高电平信号或低电平信号；所述延时模块对所述待识别的协议信号的高电平信号或低电平信号进行延时处理，得到延时信号；所述延时输出端输出所述延时信号，所述延时信号用于判断所述待识别的协议信号的协议类型。

可选地，所述多个延时模块包括：第一延时模块、第二延时模块、第三延时模块和第四延时模块；所述第一延时模块的输入端为所述协议输入端，所述第一延时模块的输出端连接所述第二延时模块的输入端，且所述第一延时模块的输出端输出第一延时信号；所述第二延时模块的输出端连接所述第三延时模块的输入端，且所述第二延时模块的输出端输出第二延时信号；所述第三延时模块的输出端连接所述第四延时模块的输入端，且所述第三延时模块的输出端输出第三延时信号；所述第四延时模块的输出端输出第四延时信号。

可选地，每一所述延时模块包括：第一开关管、第一延时电容、第二开关管和比较器；所述第一开关管的第一端连接偏置电流，所述第一开关管的第二端连接待识别的协议信号，所述第一开关管的第三端连接所述第一延时电容的第一端，所述第一开关管基于所述待识别的协议信号控制所述偏置电流与所述第一延时电容充电通路的导通和关断；所述第一延时电容的第二端连接所述第二开关管的第一端，所述第二开关管的第二端连接控制信号，所述控制信号用于控制所述协议识别电路处于协议信号识别状态或者反馈状态，所述第二开关管的第三端接地；所述比较器的正输入端连接所述第一延时电容的第一端，所述比较器的负输入端输入基准电压，所述比较器的输出端输出比较信号。

可选地，所述延时模块还包括：第三开关管和第二延时电容；所述第二延时电容的第一端连接在所述放大器的正输入端与所述第一延时电容的第一端之间，所述第三开关管的第一端连接所述放大器的输出端，所述第三开关管的第二端连接所述待识别的协议信号，所述第三开关管的第三端、所述第二延时电容的第二端和所述第二开关管的第三端连接。

可选地，所述延时模块还包括：第一反相器和第二反相器；所述第一反相器的输入端连接所述第三开关管的第一端和所述比较器的输出端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第一反相器和所述第二反相器对所述比较信号进行整形，所述第二反相器的输出端输出整形后的所述比较信号。

可选地，所述协议识别电路还包括振荡器；所述振荡器用于提供振荡时钟，以使所述延时模块基于所述待识别的协议信号产生高电平延时信号。

第二方面，还提供了一种芯片，所述芯片包括第一方面任一项所述的协议识别电路。

第三方面，还提供了一种协议识别方法，所述方法包括：基于待识别的协议信号产生延时信号；基于预设的电平时序信号和延时信号的时序关系，判断所述待识别的协议信号的协议类型，得到协议识别结果，其中，每一类型的协议信号具有相匹配的电平时序信号。

可选地，在得到协议识别结果之后，所述方法还包括：基于所述识别结果生成反馈信号，所述反馈信号用于表征所述待识别的协议信号是否为目标信号。

第四方面，还提供了一种电子设备，所述电子设备包括第一方面任一项所述的协议识别电路以及处理器；协议识别电路用于基于待识别的协议信号产生延时信号；处理器用于基于预设的电平时序信号和延时信号的时序关系，判断所述待识别的协议信号的协议类型，得到协议识别结果，其中，每一类型的协议信号具有相匹配的电平时序信号。

总的来说，本申请至少存在以下有益效果：

本申请实施例提供一种协议识别电路包括协议输入端、多个延时模块以及与每一延时模块对应的延时输出端，可以通过协议识别电路输出延时信号，进而根据预设的电平时序信号和延时信号的时序关系来判断当前输入的协议信号的信号类型，进而实现对协议信号的识别。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。

图1示出本申请实施例的一种协议识别电路的结构示意图；

图2示出本申请实施例提供的一种延时模块的电路结构示意图；

图3示出本实施例提供的一种开始\ 结束命令识别需求时序图；

图4示出本实施例提供的一种DATA0信号识别需求时序图；

图5示出了本实施例提供的一种DATA1信号识别需求时序图；

图6示出了本实施例所提供的一种反馈状态下的电平延时信号时序图；

图7示出了本实施例所提供的一种芯片的结构示意图；

图8示出了本实施例所提供的一种协议识别方法的步骤流程图；

图9示出了本实施例所提供的一种电子设备的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

在芯片进行交互的过程中，通过协议规范来产生不同占空比的协议高电平和低电平，在一个周期内高电平和低电平的占空比识别是实现不用协议识别的关键，相关技术中，一般通过固定时钟采样，对于低电平信号的识别和高电平信号的识别均需要使用时钟振荡，尤其对于高精度的协议识别需要较高的时钟振荡，这会造成芯片功耗和面积的增加。

基于此，本申请实施例提供一种协议识别电路，该协议识别电路通过多个延时模块对输入的协议进行延时，得到延时信号，再根据延时信号进行输入的协议类型的识别，延时模块相对于产生时钟振荡的振荡器而言，具有功耗低，识别精度高的优点，因此，本申请实施例的协议识别电路可降低芯片功耗，提高协议识别效率。

实施例一

图1示出本申请实施例的一种协议识别电路的结构示意图，如图1所示，协议识别电路包括协议输入端、多个延时模块以及与每一延时模块对应的延时输出端。

其中，延时模块的数量可根据实际生产需求自定义设置，例如，延时模块的数量可以是3个、4个、5个或6个等等。

本实施例中协议输入端输入待识别的协议信号DIN，待识别的协议信号DIN包括高电平信号或低电平信号，延时模块用于对待识别的协议信号DIN的高电平信号或低电平信号进行延时处理，得到延时信号，每一延时模块的输出端输出延时信号，延时信号用于指示待识别的协议信号的协议类型。

在一个例子中，可以通过实际经验或协议内容需求，得到与每一类型的协议信号相匹配的高低电平时序信号，将该电平时序信号作为协议类型的识别标准，例如，当根据本申请实施例的延时模块输出的延时信号与协议A对应的电平时序信号一致时，则表明当前识别到的协议信号为协议A，如此，可以实现对协议的识别。

在本申请实施例中，多个延时模块包括：第一延时模块、第二延时模块、第三延时模块和第四延时模块，如图1所示，第一延时模块的输入端为协议输入端，用于输入协议信号DIN，第一延时模块的输出端连接第二延时模块的输入端，且第一延时模块的输出端输出第一延时信号DELAY（0），第二延时模块的输出端连接所述第三延时模块的输入端，且第二延时模块的输出端输出第二延时信号DELAY（1），第三延时模块的输出端连接第四延时模块的输入端，且第三延时模块的输出端输出第三延时信号DELAY（2），第四延时模块的输出端输出第四延时信号DELAY（3）。

可以理解的是，不同协议的高低电平占空比不同，当延时模块数量较少时，则可能会降低协议识别精确度，当延时模块的数量过多时，可能造成电路模块冗余，因此，本实施例中设置4个延时模块，既能够达到很好的协议识别精度，又不会带来电路冗余。

图2示出本申请实施例提供的一种延时模块的电路结构示意图，参考图2，延时模块包括：第一开关管P1、第一延时电容C1、第二开关管N1和比较器COMP，第一开关管P1的第一端连接偏置电流IBIAS，第一开关管P1的第二端连接待识别的协议信号DIN，第一开关管P1的第三端连接第一延时电容C1的第一端，第一开关管P1基于待识别的协议信号DIN控制偏置电流IBIAS与第一延时电容C1充电通路的导通和关断。

第一延时电容C1的第二端连接第二开关管N1的第一端，第二开关管N1的第二端连接控制信号DELAY_SEL，控制信号DELAY_SEL用于控制协议识别电路处于协议信号识别状态或者反馈状态，第二开关管N1的第三端接地。

其中，协议识别电路处于协议信号识别状态即协议识别电路处于接收协议信号并对该协议信号进行识别的过程，协议识别电路处于反馈状态即协议识别电路处于根据协议识别结果生成反馈信号的状态，该反馈信号可以表征识别到的协议信号是否为交互对象。

本实施例中的DELAY_SEL可由单片机或单片机内的数字模块发出，以控制协议识别电路处于协议信号识别状态或者反馈状态。

本实施例中，比较器COMP的正输入端连接第一延时电容C1的第一端，比较器COMP的负输入端输入基准电压VREF，比较器COMP的输出端输出比较信号。

参考图2，延时模块还包括：第三开关管N2和第二延时电容C2，第三开关管N2和第二延时电容C2可形成反馈电路，第二延时电容C2的第一端连接在放大器COMP的正输入端与第一延时电容C1的第一端之间，第三开关管N2的第一端连接放大器COMP的输出端，第三开关管N2的第二端连接待识别的协议信号，第三开关管N2的第三端、第二延时电容C2的第二端和第二开关管N1的第三端连接。

本实施例中，延时模块还包括：第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端连接第三开关管N2的第一端和比较器COMP的输出端，第一反相器INV1的输出端连接第二反相器INV2的输入端，第一反相器INV1和第二反相器INV2对比较信号进行整形，第二反相器INV2的输出端输出整形后的比较信号。第一反相器INV1和第二反相器INV2对比较器输出端信号进行整形，可以使输出的信号变成符合特定要求的输出方波、脉冲等形式的信号。

当DIN信号输入至图2所示的协议识别电路时，DIN信号包括高电平和低电平，DIN信号会触发P1导通或关断，从而控制是否通过IBIAS电流给第一延时电容C1或第二延时电容C2充电。第一延时电容C1或第二延时电容C2充电在充电的过程中，会产生延时，当第一延时电容C1或第二延时电容C2充电完成后，通过比较器对两输入端电压进行比较，输出比较结果，再经过INV1和INV2形成的两级反相器整形后输出延时信号。其中，第二开关管N1的导通和关断受DELAY_SEL控制，可以实现协议识别电路处于的不同工作状态，当DELAY_SEL为1时，第二开关管N1导通，同时为第一延时电容C1或第二延时电容C2充电，协议识别电路处于反馈状态，当DELAY_SEL为0时，第二开关管N1关断，此时只需要给第二延时电容C2充电，协议识别电路处于协议信号识别状态。

下面通过不同的协议信号的识别需求对本申请实施例的协议识别电路工作原理进行说明：

图3为本实施例提供的一种开始\结束命令识别需求时序图，图3中，TS_L0为开始\结束命令（下文称为star\ stop命令）的VIN信号低电平，T0为第一延时模块的延时时间，T1为第二延时模块的延时时间，T2为第三延时模块的延时时间，T3为第四延时模块的延时时间，可以理解的是，多个延时模块串联后，会形成滤波作用，例如图3中所示，在T2的延时时间结束时，DELAY（2）理论上应该会有一个低电平到高电平的翻高过程，但是由于经过第一延时模块和第二延时模块的延时，电平的变化被过滤掉，DELAY（2）则不会翻高，同理，DELAY（3）也不会翻高。

由图3可知，在star\ stop命令的持续低电平TS_L0期间，DELAY（0）和DELAY（1）要依次从低电平变成高电平，应用到本申请实施例的协议识别电路中，则当输入的协议信号的低电平持续期间（TS_L0期间），协议识别电路输出的DELAY（0）和DELAY（1）依次从低电平变为高电平，则说明当前输入的协议信号为star\ stop命令信号。

在另一个例子中，也可以用输入协议信号从低电平变成高电平的时刻与第二延时模块的延时时间T1和第三延时模块的延时时间T2的关系来判断当前输入的协议信号是否为star\ stop命令信号，例如，当输入协议信号从低电平变成高电平的时刻在（T1+T2）的延时时间内，则表明当前协议信号为star\ stop命令信号，否则，当前输入的协议信号不是star\ stop命令信号。

图4为本实施例提供的一种DATA0信号识别需求时序图，图4中，T_L0为DATA0信号的VIN信号低电平，T0为第一延时模块的延时时间。由于DATA0信号的低电平占空比高，也就是低电平持续的总时间长于DATA1信号的低电平持续时间，在通过图1的协议识别电路之后，信号会被过滤掉，DELAY（1）、DELAY（2）、DELAY（3）不会发生电平变化，则在进行协议信号识别时，若在T_L0时间内，延时信号DELAY（0）从低电平变到高电平，则说明当前的协议信号为DATA0信号。

在另一个例子中，也可以用输入协议信号从低电平变成高电平的时刻与第二延时模块的延时时间T1的关系，来判断当前输入的协议信号是否为DATA0信号，例如，当输入协议信号从低电平变成高电平的时刻在T1的延时时间内，则表明当前协议信号为DATA0信号，否则，当前输入的协议信号不是DATA0信号。

图5为本实施例提供的一种DATA1信号识别需求时序图，图5中，T_H0为DATA1信号的VIN信号低电平，可以理解的是，DATA1信号的高电平占空比大于低电平占空比，则DATA1信号的低电平持续时间要小于DATA0信号的低电平持续时间，则本实施例中，可以根据协议信号的低电平持续时间与第一延时模块的延时时间T0的关系来判断当前协议信号是否为DATA1信号，例如，在一个周期信号内，当T0与T_H0之间满足T_H0的时长小于T0的时长时，表明当前的协议信号为DATA1信号，也就是说当协议信号的低电平持续时间T_H0结束，协议信号从低电平翻高到高电平的时刻在T0延时时间内时，表明当前的协议信号为DATA1信号。

可以理解的是，在不考虑相邻两个延时模块之间的电路延时情况下，T0结束时刻即为第一延时模块输出信号的时刻，若考虑到两个延时模块之间的电路延时情况，则可以用延时模块接收到信号的时间来描述图3-图5中star\ stop命令、DATA0信号和DATA1信号之间的时序：

T_H0（DATA1）→ DELAY0_RX→ T_L0（DATA0）→DELAY0_RX+DELAY1_RX→TS_L0(Start/Stop)→DELAY0_RX+DELAY1_RX+DELAY2_RX→ DELAY0_RX+DELAY1_RX+DELAY2_RX+DELAY3_RX。

其中，T_H0（DATA1）为DATA1信号的VIN信号低电平，DELAY0_RX为第一延时模块接收信号的时刻，T_L0（DATA0）为DATA0信号的低电平持续时长，DELAY1_RX为第二延时模块接收信号的时刻，TS_L0(Start/Stop)为star\ stop命令的低电平TS_L0持续时长，DELAY2_RX为第三延时模块接收到信号的时刻，DELAY3_RX为第三延时模块接收到信号的时刻。

本申请实施例可以通过协议识别电路输出延时信号，进而根据预设的电平时序信号和延时信号的时序关系来判断当前输入的协议信号的信号类型，进而实现对协议信号的识别。

需要说明的是，完整的协议信号包括低电平和高电平，相关技术中对于低电平和高电平的识别均采用固定时钟去采样，而上述实施例提供的协议识别电路可以对协议信号中的低电平进行处理，相对于相关技术中低电平和高电平均利用振荡器的方法，本实施例可以降低低电平处理部分的功耗，且经过验证本实施例的协议识别电路对电路的识别精度可达到ns量级。

为了识别和产生高电平信号，本实施例的协议识别电路还包括振荡器，振荡器用于提供振荡时钟，以使延时模块基于待识别的协议信号产生高电平延时信号。

由图2可知，本实施例中的DELAY_SEL信号可控制协议识别电路处于识别状态或反馈状态，图6为本实施例提供的一种反馈状态下的电平延时信号时序图，图6中VIN为输入信号，产生的延时信号DELAY（0）、DELAY（1）、DELAY（2）、DELAY（3）分别为第一至第四延时模块输出的高电平信号，HOSC为振荡器提供的振荡信号，BIT1和BIT0为反馈信号，BIT0表征低电平占空比大于高电平占空比的信号的反馈信号，BIT1表征高电平占空比大于低电平占空比的信号的反馈信号。

如图6所示，反馈阶段，BIT1低电平时间为 “1个HOSC周期+ T0”，T0为第一延时模块的延时时间，1个HOSC周期即振荡器的一个振荡周期，BIT1高电平时间为32个HOSC下降沿。

反馈阶段，BIT0低电平时间为 “1个HOSC周期+ T1”，T1为第二延时模块的延时时间，BIT0高电平时间为10个HOSC下降沿。

上述反馈信号BIT1和BIT0可以表征当前的协议信号是否为目标信号，目标信号可以是与自身芯片相匹配的协议信号。在一个例子中，当反馈信号BIT1和BIT0为图6所示的信号时，则表明输入的协议信号为目标信号。

以上为本申请实施例提供的一种协议识别电路，通过多个延时模块产生延时信号，以便于根据延时信号和待识别的协议信号之间的时序关系来判断待识别的协议信号的协议类型，无需振荡时钟即可实现协议信号低电平的识别，减少低电平识别部分的芯片功耗，且延时模块的信号处理具有精确度高的特点，相比于相关技术中采用振荡器，具有较高的处理精度。另外，本实施例提供的协议识别电路可以产生反馈信号，反馈信号可以表征待识别的协议信号是否为目标信号。

实施例二

基于上述协议识别电路相同的构思，本实施例还提供一种芯片，如图7所示，该芯片60上集成有如上述任一实施方式的协议识别电路10，例如，图1所示的协议识别电路。

具体地，该芯片60可以是包括上述分立器件的专用芯片，也可以是MCU集成芯片，只要能够实现上述协议识别电路的作用即可。

本实施例提供的芯片，基于上述协议识别电路相同的构思，故至少能够实现上述协议识别电路能够实现的有益效果，且上述协议识别电路的任意实施方式均可应用于本实施例提供的芯片中，在此不再赘述。

实施例三

基于上述协议识别电路相同的构思，本实施例还提供一种协议识别方法，参考图8，该方法包括如下步骤：

S801、基于待识别的协议信号产生延时信号。

本实施例中，待识别的协议信号可以是两个交互的协议芯片互相发送的信号，例如，芯片A与芯片B进行交互，芯片A对芯片B发送的协议信号进行识别，若识别到协议类型，且该协议类型为与芯片A相匹配的目标协议，则芯片A与芯片B之间可以进行信息交互。

本实施例中可通过实施例一中的协议识别电路产生延时信号，如通过图1所示的电路产生延时信号DELAY（0）、DELAY（1）、DELAY（2）和DELAY（3）。

S802、基于预设的电平时序信号和延时信号的时序关系，判断所述待识别的协议信号的协议类型，得到协议识别结果。

其中，每一类型的协议信号具有相匹配的电平时序信号。如图3-图5所示，不同的协议信号具有不同的电平时序信号，如DATA1信号的低电平占空比小于高电平占空比，DATA0信号的低电平占空比大于高电平占空比，则某一类型的协议信号作为输入时，其输出的延时信号应当与该类型协议信号对应的延时信号一致，则可以通过预设与每一类型的协议信号相匹配的电平时序信号，通过比较延时信号与预设的电平时序信号中的时序变化，来判断当前输入的协议信号的协议类型。

如图3所示，当协议识别电路输出的DELAY（0）和DELAY（1）在star\ stop命令的低电平持续期间（TS_L0期间）依次从低电平变为高电平，则说明当前输入的协议信号为star\stop命令信号。

如图4所示，若在T_L0时间内，DELAY（0）从低电平变到高电平，则说明当前的协议信号为DATA0信号。

如图5所示，当T0与T_H0之间满足T_H0的时长小于T0的时长时，表明当前的协议信号为DATA1信号，也就是说当协议信号的低电平持续时间T_H0结束，协议信号从低电平翻高到高电平的时刻在T0延时时间内时，表明当前的协议信号为DATA1信号。

本申请实施例根据延时信号和待识别的协议信号之间的时序关系来判断待识别的协议信号的协议类型，无需振荡时钟即可实现协议信号低电平的识别，减少低电平识别部分的芯片功耗。

本申请实施例的方法在得到协议识别结果之后，还包括：基于识别结果生成反馈信号，反馈信号用于表征待识别的协议信号是否为目标信号。

反馈信号BIT1和BIT0可以表征当前的协议信号是否为目标信号，目标信号可以是与自身芯片相匹配的协议信号。在一个例子中，当反馈信号BIT1和BIT0为图6所示的信号时，BIT1低电平时间为“ 1个HOSC周期+ T0”，T0为第一延时模块的延时时间，BIT1高电平时间为32个HOSC下降沿，BIT0低电平时间为“ 1个HOSC周期+ T1”，T1为第二延时模块的延时时间，BIT0高电平时间为10个HOSC下降沿，则表明输入的协议信号为目标信号。

本实施例提供的协议识别方法，基于上述协议识别电路相同的构思，故至少能够实现上述协议识别电路能够实现的有益效果，在此不再赘述。

实施例四

基于上述协议识别电路相同的构思，本实施例还提供一种电子设备，参考图9，电子设备70包括实施例一提供的协议识别电路10以及处理器71，协议识别电路10用于基于待识别的协议信号产生延时信号，如图1所示的电路。

处理器71用于基于预设的电平时序信号和延时信号，判断待识别的协议信号的协议类型，得到协议识别结果；其中，每一类型的协议信号具有相匹配的电平时序信号。

具体的协议识别电路的结构和功能在实施例一中均有描述，为了避免重复在此不再赘述，具体的处理器的功能在实施例三中均有描述，在此不再赘述。

本实施例的处理器可以是单片机，可以是单片机中的数字处理模块，也可以是其他具有数字处理功能的模块，如数字信号处理器(DSP)、专用集成电路(ASIC)、现成可编程门阵列(FPGA)等。

上述的电子设备可以是集成了协议识别芯片和执行协议识别方法的处理器的电子器件。

本实施例提供的芯片，基于上述协议识别电路相同的构思，故至少能够实现上述协议识别电路能够实现的有益效果，且上述协议识别电路的任意实施方式均可应用于本实施例提供的芯片中，在此不再赘述。

需要说明的是：

在上述文本中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。

上面结合附图对本申请的实施例进行了描述，仅为本申请的具体实施方式，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (9)

1.一种协议识别电路，其特征在于，所述协议识别电路包括协议输入端、多个延时模块以及与每一延时模块对应的延时输出端；

所述协议输入端输入待识别的协议信号，所述待识别的协议信号包括高电平信号或低电平信号；

所述延时模块对所述待识别的协议信号的高电平信号或低电平信号进行延时处理，得到延时信号；所述延时信号包括第一延时信号、第二延时信号、第三延时信号和第四延时信号；

所述延时输出端输出所述延时信号，所述延时信号用于判断所述待识别的协议信号的协议类型；

多个延时模块包括：第一延时模块、第二延时模块、第三延时模块和第四延时模块；所述第一延时模块的输入端为所述协议输入端，所述第一延时模块的输出端连接所述第二延时模块的输入端，且所述第一延时模块的输出端输出所述第一延时信号；所述第二延时模块的输出端连接所述第三延时模块的输入端，且所述第二延时模块的输出端输出所述第二延时信号；所述第三延时模块的输出端连接所述第四延时模块的输入端，且所述第三延时模块的输出端输出所述第三延时信号；所述第四延时模块的输出端输出所述第四延时信号。

2.根据权利要求1所述的电路，其特征在于，每一所述延时模块包括：第一开关管、第一延时电容、第二开关管和比较器；

所述第一开关管的第一端连接偏置电流，所述第一开关管的第二端连接待识别的协议信号，所述第一开关管的第三端连接所述第一延时电容的第一端，所述第一开关管基于所述待识别的协议信号控制所述偏置电流与所述第一延时电容充电通路的导通和关断；

所述第一延时电容的第二端连接所述第二开关管的第一端，所述第二开关管的第二端连接控制信号，所述控制信号用于控制所述协议识别电路处于协议信号识别状态或者反馈状态，所述第二开关管的第三端接地；

所述比较器的正输入端连接所述第一延时电容的第一端，所述比较器的负输入端输入基准电压，所述比较器的输出端输出比较信号。

3.根据权利要求2所述的电路，其特征在于，所述延时模块还包括：第三开关管和第二延时电容；

所述第二延时电容的第一端连接在放大器的正输入端与所述第一延时电容的第一端之间，所述第三开关管的第一端连接所述放大器的输出端，所述第三开关管的第二端连接所述待识别的协议信号，所述第三开关管的第三端、所述第二延时电容的第二端和所述第二开关管的第三端连接。

4.根据权利要求3所述的电路，其特征在于，所述延时模块还包括：第一反相器和第二反相器；

所述第一反相器的输入端连接所述第三开关管的第一端和所述比较器的输出端，所述第一反相器的输出端连接所述第二反相器的输入端，所述第一反相器和所述第二反相器对所述比较信号进行整形，所述第二反相器的输出端输出整形后的所述比较信号。

5.根据权利要求1所述的电路，其特征在于，所述协议识别电路还包括振荡器；

所述振荡器用于提供振荡时钟，以使所述延时模块基于所述待识别的协议信号产生高电平延时信号。

6.一种协议识别芯片，其特征在于，所述芯片包括权利要求1-5任一项所述的协议识别电路。

7.一种协议识别方法，其特征在于，所述方法应用于权利要求1-5任一项所述的协议识别电路，所述方法包括：

基于待识别的协议信号产生延时信号，所述延时信号包括第一延时信号、第二延时信号、第三延时信号和第四延时信号；

基于预设的电平时序信号和延时信号的时序关系，判断所述待识别的协议信号的协议类型，得到协议识别结果，其中，每一类型的协议信号具有相匹配的电平时序信号。

8.根据权利要求7所述的方法，其特征在于，在得到协议识别结果之后，所述方法还包括：

基于所述识别结果生成反馈信号，所述反馈信号用于表征所述待识别的协议信号是否为目标信号。

9.一种用于协议识别的电子设备，其特征在于，所述电子设备包括权利要求1-5任一项所述的协议识别电路以及处理器；

所述协议识别电路用于基于待识别的协议信号产生延时信号；

所述处理器用于基于预设的电平时序信号和延时信号的时序关系，判断所述待识别的协议信号的协议类型，得到协议识别结果，其中，每一类型的协议信号具有相匹配的电平时序信号。