JP3630291B2 - タイミング発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられるクロック信号のタイミングを調整するためのタイミング発生回路に関し、特にＤＬＬ（Ｄｅｌａｉｅｄ Ｌｏｇｉｃ Ｌｏｏｐ）を内臓するタイミング発生回路及び発生方法に関する。
【０００２】
【従来の技術】
この種のタイミング発生回路は、例えば図８に示す様に構成されていた。図８において、入力バッファ１０１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ１だけ遅延して信号Ａを形成し、信号Ａをタイミング補正部１０２に出力する。タイミング補正部１０２は、この信号Ａを更に適宜に遅延して出力バッファ１０３に加える。出力バッファ１０３は、この信号Ａを更に遅延時間ｄ２だけ遅延してクロック信号ＩＣＬＫを出力する。この結果、出力されたクロック信号ＩＣＬＫが入力されたクロック信号ＣＬＫよりも１周期だけ遅延され、両者のクロック信号が互いに同期する。
【０００３】
仮に、タイミング補正部１０２を省略し、クロック信号ＣＬＫを入力バッファ１０１に入力し、出力バッファ１０３よりクロック信号ＩＣＬＫを出力するだけならば、クロック信号ＩＣＬＫがクロック信号ＣＬＫよりも遅延時間ｄ１＋ｄ２だけ遅れてしまい、該各クロック信号が同期しなくなる。そこで、タイミング補正部１０２によって、見かけ上、遅延時間ｄ１＋ｄ２を０にしている。
【０００４】
タイミング補正部１０２は、遅延回路１１１、複数の遅延回路１１２−０〜１１２−７からなる上段遅延列１１２、及び複数の遅延回路１１３−０〜１１３−７からなる上段遅延列１１３を備えている。遅延回路１１１、上段遅延列１１２及び上段遅延列１１３は、ＤＬＬ（Ｄｅｌａｉｅｄ Ｌｏｇｉｃ Ｌｏｏｐ）を構成する。
【０００５】
遅延回路１１１は、クロック信号ＣＬＫよりも遅延時間ｄ１だけ遅延された信号Ａを入力し、この信号Ａを更に遅延時間ｄ１＋ｄ２だけ遅延して信号Ｂを形成し、この信号Ｂを上段遅延列１１２に加える。上段遅延列１１２の各遅延回路１１２−０〜１１２−７は、互いに同じ補正遅延時間を有し、信号Ｂを順次伝達しつつ、該補正遅延時間ずつ該信号Ｂを遅延していく。下段遅延列１１３の各遅延回路１１３−０〜１１３−７は、上段遅延列１１２の各遅延回路１１２−０〜１１２−７と同じ補正遅延時間を有し、信号Ａを入力すると、信号Ａを順次伝達しつつ、該補正遅延時間ずつ該信号Ａを遅延していく。
【０００６】
入力バッファ１０１より出力された信号Ａが次に立ち上がったときには、上段遅延列１１２の各遅延回路１１２−０〜１１２−７のいずれかにおいて信号Ｂが立ち上がり、これに応答して各信号ａ〜ｈのいずれかが下段遅延列１１３の各遅延回路１１３−０〜１１３−７のいずれかに出力される。これに応答して、下段遅延列１１３の各遅延回路１１３−０〜１１３−７のいずれかが信号Ａを出力バッファ１０３に出力する。
【０００７】
この様な構成のタイミング発生回路の動作を図９のタイミングチャートに従って次に説明する。
【０００８】
まず、信号Ａの立ち上がりから信号Ｂの立ち上がりまでの遅延時間は、遅延回路１１１によって遅延されるｄ１＋ｄ２である。
【０００９】
クロック信号ＣＬＫの１周期をＴｃｋとすると、信号Ｂの立ち上がりから信号Ａの次の立ち上がりまでの遅延時間は、Ｔｃｋ−（ｄ１＋ｄ２）である。
【００１０】
さて、信号Ｂの立ち上がりが上段遅延列１１２に加えられた後、信号Ａが次に立ち上がったときに例えば上段遅延列１１２の遅延回路１１２−３において信号Ｂが立ち上がる。これに応答して遅延回路１１２−３より信号ｄが出力され、この信号ｄが下段遅延列１１３の遅延回路１１３−３に加えられ、遅延回路１１３−３より信号Ａが出力される。
【００１１】
ここで、信号Ｂの立ち上がりは、上段遅延列１１２の各遅延回路１１２−０〜１１２−３によって信号Ａが次に立ち上がるまで遅延され、遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延される。上段遅延列１１２の構成は下段遅延列１１３の構成と全く同一のため、下段遅延列１１３の各遅延回路１１２−０〜１１２−３による遅延時間もＴｃｋ−（ｄ１＋ｄ２）である。従って、入力バッファ１０１からの信号Ａは、下段遅延列１１３の各遅延回路１１２−０〜１１２−３によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に、出力バッファ１０３に加えられることになる。
【００１２】
この結果、入力バッファ１０１から出力バッファ１０３に至るまでの遅延時間は、ｄ１＋Ｔｃｋ−（ｄ１＋ｄ２）＋ｄ２＝Ｔｃｋとなる。つまり、入力バッファ１０１に入力されてから出力バッファ１０３より出力されるまでに、クロック信号が該クロック信号の１周期Ｔｃｋだけ遅延される。このため、入力バッファ１０１に入力されるクロック信号ＣＬＫと出力バッファ１０３より出力されるクロック信号ＩＣＬＫは、相互に同期することになる。
【００１３】
また、信号Ａと信号Ｂ間の遅延時間（ｄ１＋ｄ２）を調整することによって、負の遅延時間を設定することできる。例えば遅延時間（ｄ１＋ｄ２）の代わりに、遅延時間（ｄ１＋ｄ２−ｄ３）を遅延回路１１１に設定すると、遅延時間−ｄ３を持つクロック信号ＩＣＬＫが出力される（特開平９−１２１１４７号公報を参照）。
【００１４】
また、図１８に示す様な従来例におていは、入力回路１２１と出力回路１２２間に可変遅延部１２３を挿入し、位相比較回路１２４によって可変遅延部１２３による遅延時間を調整し、これによって入力回路１２１に入力されるクロック信号ＣＬＫと出力回路１２２より出力されるクロック信号ＩＣＬＫを同期させている。位相比較回路１２４は、入力回路１２１からの遅延時間ｄ１だけ遅延した信号Ａとダミー入力回路１２５からの遅延時間ｄ１だけ遅延した信号Ｂが同期する様に可変遅延部１２３による遅延時間を調整している。この結果、可変遅延部１２３からは、遅延時間−ｄ２だけ遅延した信号Ｃが出力され、この信号Ｃが出力回路１２２を介してクロック信号ＩＣＬＫとなる。
【００１５】
【発明が解決しようとする課題】
ところで、上記従来のタイミング発生回路においては、上段遅延列１１２の各遅延回路１１２−０〜１１２−７によるそれぞれの遅延時間、及び下段遅延列１１３の各遅延回路１１３−０〜１１３−７によるそれぞれの遅延時間が調整し得る遅延時間の最小単位であるから、遅延回路による遅延時間を短くする程、クロック信号の同期を高精度で調節することができる。例えば、遅延回路による遅延時間が１ｎｓであれば、クロック信号を１ｎｓずつずらすことができ、遅延回路による遅延時間が０．１ｎｓであれば、クロック信号を０．１ｎｓずつずらすことができるので、遅延時間を短くする程、クロック信号の同期を高精度で維持することができる。
【００１６】
また、上段遅延列１１２による最大遅延時間内の範囲、及び下段遅延列１１３による最大遅延時間内の範囲で、クロック信号の遅延時間を調節するので、上段遅延列１１２の各遅延回路の段数及び下段遅延列１１３の各遅延回路の段数が多い程、クロック信号の遅延時間調節範囲が広がる。
【００１７】
しかしながら、各遅延回路の段数が多くなる程、半導体集積回路におけるＤＬＬの占有面積が大きくなるので、各遅延回路の段数が制限され、クロック信号の遅延時間調節範囲を広くすることができない。
【００１８】
更に、各遅延回路の段数に制限があれば、遅延回路による遅延時間を短くする程、クロック信号の遅延時間調節範囲が狭くなる。クロック信号の遅延時間調節範囲が狭い場合は、低周波数のクロック信号の同期を調節することができない。つまり、クロック信号の周波数が低くて、クロック信号の周期が各遅延回路による最大遅延時間内の範囲よりも長くなると、クロック信号の同期を全く調節することができない。このため、現実に、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）タイプのシンクロナスＤＲＡＭでは、クロック信号が所定周波数以下となって、ＤＬＬの意義がなくなると、ＤＬＬを不活性化している。
【００１９】
すなわち、従来のタイミング発生回路においては、クロック信号の同期を高精度で維持するために、遅延回路による遅延時間を短くすることと、周期の長いクロック信号の同期を調節することを両立させることができなかった。
【００２０】
同様に、図１８に示す従来の装置においても、可変遅延部１２３が複数の遅延回路を順次並べた構成であるため、クロック信号の同期を高精度で維持することと、周期の長いクロック信号の同期を調節することを両立させることができなかった。
【００２１】
そこで、本発明は、上記従来の課題に鑑みなされたもので、各遅延回路の段数が制限されていても、クロック信号の周波数にかかわらず、該クロック信号の同期を高精度で調節することが可能なタイミング発生回路及び発生方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明は、クロック信号を順次伝達する複数の遅延回路からなる遅延手段を備え、該遅延手段の各遅延回路のいずれかより該クロック信号を出力することによって該クロック信号を任意の時間遅延させてから出力するタイミング発生回路において、前記クロック信号の周波数を検出する検出手段と、前記検出手段によって検出された該クロック信号の周波数に応じて、前記遅延手段の各遅延回路の少なくとも１つの遅延時間を変更する制御手段を備えている。
【００２４】
この様な本発明によれば、クロック信号の周波数に応じて、遅延手段の各遅延回路の少なくとも１つの遅延時間を変更している。これによって、遅延手段による最大遅延時間を調節することができる。このため、クロック信号の周波数にかかわらず、クロック信号の同期を調節することができる。例えば、クロック信号の周波数が低くなる程、つまり該クロック信号の周期が長くなる程、遅延手段の各遅延回路の少なくとも１つの遅延時間を長くして、遅延手段による最大遅延時間を該クロック信号の周期よりも長くすれば、該クロック信号の同期を調節することができる。
【００２５】
１実施形態では、前記遅延手段の前段側の各遅延回路の遅延時間を変更し、後段側の各遅延回路の遅延時間を固定している。
【００２６】
この場合、遅延手段の後段側の各遅延回路の遅延時間を短く設定しおく。そして、後段側の各遅延回路のいずれかよりクロック信号が出力される様に、前段側の各遅延回路の遅延時間を変更し、該遅延手段による最大遅延時間を調節する。後段側の各遅延回路が短い遅延時間を有するので、後段側の各遅延回路のいずれかよりクロック信号を出力させれば、クロック信号の出力タイミングを高精度で調節することができ、クロック信号の同期を高精度で維持することができる。この結果、クロック信号の周期にかかわらず、クロック信号の同期を高精度で維持することができる。
【００２７】
１実施形態では、前記検出手段は、前記クロック信号を順次伝達する複数の遅延回路を備え、前記遅延手段の各遅延回路のいずれかより少なくとも１周期遅延された該クロック信号のパルスが出力されたタイミングで、該クロック信号の同じパルスが該検出手段の各遅延回路のいずれより出力されたかに応じて該クロック信号の周波数を検出している。
【００２８】
ここでは、該タイミングで、クロック信号の該パルスを出力した遅延回路が検出手段の後方にある程、クロック信号の周波数が低いとみなす。
【００２９】
１実施形態では、遅延時間が変更される前記遅延手段の遅延回路はインバータを含み、前記制御手段は、前記遅延回路のインバータに供給される電流を変更することによって該遅延回路の遅延時間を変更している。
【００３０】
１実施形態では、遅延時間が変更される前記遅延手段の遅延回路はインバータを含み、前記制御手段は、前記遅延回路のインバータに供給される電圧を変更することによって該遅延回路の遅延時間を変更している。
【００３１】
１実施形態では、遅延時間が変更される前記遅延手段の遅延回路はインバータ、及び該インバータによって駆動される受動素子を含み、前記制御手段は、前記遅延回路の受動素子の値を変更することによって該遅延回路の遅延時間を変更している。
【００３３】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、遅延時間の大きな第１遅延部と、遅延時間の小さな第２遅延部を含み、前記第１遅延部によって大まかな遅延時間の調整を行い、前記第２遅延部によって精度の高い遅延時間の調整を行う構成であり、前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、前記第２遅延部による遅延時間を調整する位相比較手段とをさらに備える。
【００３５】
一実施形態では、前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を目標遅延時間近傍に調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、前記第２遅延部による遅延時間を前記目標遅延時間に調整する位相比較手段とを備えている。
【００３６】
一実施形態では、前記第１遅延部は、前記クロック信号の入力側に設けられ、前記第２遅延部は、該クロック信号の出力側に設けられている。
【００３７】
一実施形態では、前記第１遅延部及び前記第２遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する。
【００３８】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、前記各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行う構成であり、前記クロック信号の周波数に基いて、大まかな遅延時間の調整を行うための少なくとも１つの前記遅延部による遅延時間を調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、精度の高い遅延時間の調整を行うための少なくとも１つの前記遅延部による遅延時間を調整する位相比較手段とをさらに備える。
【００３９】
ここで、大まかな遅延時間の調整を行う遅延部は、小さな占有面積でありなが遅延時間を大きくできるという利点がある。また、精度の高い遅延時間の調整を行う遅延部は、遅延時間を高精度で調整できるという利点がある。これらの遅延部を組み合わせると、クロック信号の周波数が広い周波数帯域で急激に変動しても、大まかな遅延時間の調整を行う遅延部によってクロック信号の遅延時間を荒く速やかに調整することができ、この後に精度の高い遅延時間の調整を行う遅延部によってクロック信号の遅延時間を高精度で調整することができる。換言すれば、短い遅延時間を有する遅延部を採用することができ、かつ周期の長いクロック信号の同期を調節することができる。
【００４１】
一実施形態では、大まかな遅延時間の調整を行うための前記遅延部は、前記クロック信号の入力側に設けられ、精度の高い遅延時間の調整を行うための前記遅延部は、該クロック信号の出力側に設けられている。
【００４２】
一実施形態では、少なくとも３つの前記各遅延部を備え、該各遅延部は、大まかな遅延時間の調整から精度の高い遅延時間の調整まで少なくとも３段階の調整をそれぞれ行っている。
【００４３】
一実施形態では、前記各遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する。
【００４４】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、大まかな遅延時間の調整を行うための第１遅延部、及び精度の高い遅延時間の調整を行うための第２及び第３遅延部を含み、前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、前記第２及び第３遅延部による遅延時間を調整する位相比較手段とを備えている。
【００４５】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、大まかな遅延時間の調整を行うための第１遅延部、及び精度の高い遅延時間の調整を行うための第２及び第３遅延部を含み、前記クロック信号の位相ずれに基いて、前記第１遅延部による遅延時間を調整する第１位相検出手段と、前記クロック信号の位相ずれに基いて、前記第２及び第３遅延部による遅延時間を調整する第２位相比較手段とを備えている。
【００４６】
一実施形態では、前記各遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する。
【００４７】
一実施形態では、最も小さな遅延時間を有する前記遅延回路は、製造上可能な最も短い遅延時間に設定される。
【００４８】
一実施形態では、前記遅延回路は、トランジスター、容量及び抵抗を含み、前記トランジスタのＷ／Ｌ、前記容量及び前記抵抗を調整することによって該遅延回路の面積を増大させずに遅延時間を大きくされている。
【００４９】
一実施形態では、前記遅延回路は、遅延時間の調節が可能である。
【００５０】
一実施形態では、大まかな遅延時間の調整により得られる前記クロック信号のタイミングが目標タイミングよりも前にあり、該タイミングを精度の高い遅延時間の調整により該目標タイミングに変更する。
【００５１】
一実施形態では、大まかな遅延時間の調整により得られる前記クロック信号のタイミングが目標タイミングよりも前にある様に、前記遅延部の誤差を考慮した上で該遅延部の遅延時間を設定している。
【００５２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
【００５３】
図１は、本発明のタイミング発生回路の第１実施形態を示すブロック図である。図１において、入力バッファ１１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ１だけ遅延して信号Ａを形成し、信号Ａをタイミング補正部１２に出力する。タイミング補正部１２は、この信号Ａを更に適宜に遅延して出力バッファ１３に加える。出力バッファ１３は、この信号Ａを更に遅延時間ｄ２だけ遅延してクロック信号ＩＣＬＫを出力する。この結果、出力されたクロック信号ＩＣＬＫが入力されたクロック信号ＣＬＫよりも１周期だけ遅延され、両者のクロック信号が互いに同期する。
【００５４】
タイミング補正部１２は、遅延回路２１、複数の遅延回路２２−０〜２２−７からなる上段遅延列２２、複数の遅延回路２３−０〜２３−７からなる上段遅延列２３、及び遅延制御部２４を備えている。遅延回路２１、上段遅延列２２及び上段遅延列２３は、ＤＬＬ（Ｄｅｌａｉｅｄ Ｌｏｇｉｃ Ｌｏｏｐ）を構成する。
【００５５】
遅延回路２１は、クロック信号ＣＬＫよりも遅延時間ｄ１だけ遅延された信号Ａを入力し、この信号Ａを更に遅延時間ｄ１＋ｄ２だけ遅延して信号Ｂを形成し、この信号Ｂを上段遅延列２２に加える。
【００５６】
上段遅延列２２の前半分の各遅延回路２２−０〜２２−３は、遅延制御部２４によって変更される第１補正遅延時間を有し、信号Ｂを順次伝達しつつ、第１補正遅延時間ずつ信号Ｂを遅延していく。また、上段遅延列２２の後半分の各遅延回路２２−４〜２２−７は、固定された十分に短い第２補正遅延時間を有し、信号Ｂを順次伝達しつつ、第２補正遅延時間ずつ信号Ｂを遅延していく。
【００５７】
下段遅延列２３の前半分の各遅延回路２３−０〜２３−３は、遅延制御部２４によって変更される第１補正遅延時間を有し、信号Ａを順次伝達しつつ、第１補正遅延時間ずつ信号Ａを遅延していく。また、下段遅延列２３の後半分の各遅延回路２３−４〜２３−７は、上段遅延列２２の後半分の各遅延回路２２−４〜２２−７と同じ第２補正遅延時間を有し、信号Ａを順次伝達しつつ、第２補正遅延時間ずつ信号Ａを遅延していく。
【００５８】
上段遅延列２２の前半分の各遅延回路２２−０〜２２−３による第１補正遅延時間と、下段遅延列２３の前半分の各遅延回路２３−０〜２３−３による第１補正遅延時間は、常に相互に一致する様に変更される。
【００５９】
入力バッファ１１より上段遅延列２２の各遅延回路２２−０〜２２−７に加えられた信号Ａが立ち上がったときには、上段遅延列２２の各遅延回路２２−０〜２２−７のいずれかにおいて信号Ｂが立ち上がり、これに応答して各信号ａ〜ｈのいずれかが下段遅延列２３の各遅延回路２３−０〜２３−７のいずれかに出力される。これに応答して、下段遅延列２３の各遅延回路２３−０〜２３−７のいずれかが信号Ａを出力バッファ１３に出力する。
【００６０】
遅延制御部２４は、上段遅延列２２の各遅延回路２２−０〜２２−７より各信号ａ〜ｈのいずれかを入力し、各信号ａ〜ｈのいずれを入力したかに応じて、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節する。
【００６１】
本実施形態のタイミング発生回路の基本動作は、図８の従来の回路の動作と同様である。
【００６２】
例えば、信号Ｂの立ち上がりが上段遅延列２２に加えられた後、信号Ａが次に立ち上がると、上段遅延列２２の遅延回路２２−５において信号Ｂが立ち上がる。これに応答して遅延回路２２−５より信号ｇが出力され、この信号ｇが下段遅延列２３の遅延回路２３−５に加えられ、遅延回路２３−５より信号Ａが出力される。
【００６３】
信号Ｂの立ち上がりは、上段遅延列２２の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延される。上段遅延列２２の構成は下段遅延列２３の構成と全く同一のため、下段遅延列２３の各遅延回路２２−０〜２２−５による遅延時間もＴｃｋ−（ｄ１＋ｄ２）である。従って、入力バッファ１１からの信号Ａは、下段遅延列２３の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に、出力バッファ１３に加えられることになる。
【００６４】
この結果、入力バッファ１１から出力バッファ１３に至るまでの遅延時間は、ｄ１＋Ｔｃｋ−（ｄ１＋ｄ２）＋ｄ２＝Ｔｃｋとなる。つまり、入力バッファ１１に入力されてから出力バッファ１３より出力されるまでに、クロック信号が該クロック信号の１周期Ｔｃｋだけ遅延される。このため、入力バッファ１１に入力されるクロック信号ＣＬＫと出力バッファ１３より出力されるクロック信号ＩＣＬＫは、相互に同期することになる。
【００６５】
さて、本実施形態のタイミング補正回路において、クロック信号ＣＬＫの周波数が高い程（クロック信号ＣＬＫの周期が短い程）、上段遅延列２２の各遅延回路２２−０〜２２−７の前段の方で信号Ｂが立ち上がる。また、クロック信号ＣＬＫの周波数が低い程（クロック信号ＣＬＫの周期が長い程）、上段遅延列２２の各遅延回路２２−０〜２２−７の後段の方で信号Ｂが立ち上がる。このため、遅延制御部２４は、前段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が高いものとみなし、後段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が低いものとみなす。
【００６６】
例えば遅延制御部２４は、初段の遅延回路２２−０からの信号ｂを入力すると、クロック信号ＣＬＫの周波数を高いとみなし、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を短くする。前半分の各遅延回路２２−０〜２２−３による遅延時間並びに前半分の各遅延回路２３−０〜２３−３による遅延時間が短くなると、信号Ｂの立ち上がりが上段遅延列２２の各遅延回路２２−０〜２２−７の後段の方に移り、後段の遅延回路からの信号を入力することになる。遅延制御部２４は、後段の各遅延回路２２−５，２２−６のいずれかにおいて信号Ｂが立ち上がり、各信号ｇ，ｈのいずれかを入力するまで、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節する。
【００６７】
また、遅延制御部２４は、最終段の遅延回路２２−７からの信号ａを入力すると、クロック信号ＣＬＫの周波数を低いとみなし、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を長くする。前半分の各遅延回路２２−０〜２２−３による遅延時間並びに前半分の各遅延回路２３−０〜２３−３による遅延時間が長くなると、信号Ｂの立ち上がりが上段遅延列２２の各遅延回路２２−０〜２２−７の前段の方に移る。遅延制御部２４は、後段の各遅延回路２２−５，２２−６のいずれかにおいて信号Ｂが立ち上がり、各信号ｇ，ｈのいずれかを入力するまで、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節する。
【００６８】
すなわち、クロック信号ＣＬＫの周波数に応じて上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節し、後段の各遅延回路２２−５，２２−６のいずれかにおいて信号Ｂを立ち上がらせている。
【００６９】
この状態から、信号Ｂの立ち上がりが後段の各遅延回路２２−４，２２−７のいずれかにずれても、十分に短い第２補正遅延時間を有する後半分の各遅延回路２２−４〜２２−７のいずれかにおいて信号Ｂが立ち上がる。これに応答して、後半分の各遅延回路２２−４〜２２−７より各信号ｆ〜ｉのいずれかが下段遅延列２３の各遅延回路２３−４〜２３−７に出力され、下段遅延列２３の各遅延回路２３−０〜２３−７のいずれかより信号Ａが出力バッファ１３に出力される。
【００７０】
この結果、十分に短い第２補正遅延時間を最小単位として、下段遅延列２３からの信号Ａの出力タイミングが調節される。
【００７１】
例えば、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３の遅延時間及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間をＤｎとし、上段遅延列２２の後半分の各遅延回路２２−４〜２２−７及び下段遅延列２３の後半分の各遅延回路２３−４〜２３−７の第２補正遅延時間をＤｓとすると、下段遅延列２３からの信号Ａの出力タイミングが４Ｄｎ＋Ｄｓ〜４Ｄｎ＋４Ｄｓの範囲で第２補正遅延時間Ｄｓずつ調節されることになり、第２補正遅延時間Ｄｓが十分に短く設定されているので、下段遅延列２３からの信号Ａの出力タイミングが高精度で調節される。
【００７２】
この様な本実施形態のタイミング発生回路の動作を図２のフローチャートに従って要約して説明する。
【００７３】
クロック信号ＣＬＫが入力されると（ステップ２０１）、信号Ａが上段遅延列２２及び下段遅延列２３に加えらえれ、信号Ｂが上段遅延列２２に加えられる。これに応答して、例えば上段遅延列２２の最終段の遅延回路２２−７から遅延制御部２４へと信号ａが加えられる（ステップ２０２）。
【００７４】
遅延制御部２４は、信号ａを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された時間だけ十分に長くする（ステップ２０３）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−３に移ると、該遅延回路２２−３から遅延制御部２４へと信号ｄが加えられる（ステップ２０４）。
【００７５】
遅延制御部２４は、信号ｄを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された僅かの時間だけ短くする（ステップ２０５）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−４に移ると、該遅延回路２２−４から遅延制御部２４へと信号ｆが加えられる（ステップ２０６）。
【００７６】
遅延制御部２４は、信号ｆを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された僅かの時間だけ再び短くする（ステップ２０７）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−５に移ると、該遅延回路２２−５から遅延制御部２４へと信号ｇが加えられる（ステップ２０７）。
【００７７】
遅延制御部２４は、信号ｇを入力すると、遅延時間の調節を停止する。この状態では、入力バッファ１１からの信号Ａは、下段遅延列２３の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に出力バッファ１３に加えられ、これによって入力バッファ１１に入力されるクロック信号ＣＬＫと出力バッファ１３より出力されるクロック信号ＩＣＬＫが相互に同期する（ステップ２０８）。
【００７８】
図３は、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３を例示する回路図である。図３に示す遅延回路は、信号Ａ又は信号Ｂを伝達して遅延する２つのインバータ３１，３２、インバータ３１の遅延時間を調節するための１組のトランジスタ３３ａ，３３ｂ、及びインバータ３２の遅延時間を調節するための１組のトランジスタ３４ａ，３４ｂを備えている。各トランジスタ３３ａ，３４ａに電源電圧Ｖｃｃを印加し、各トランジスタ３３ｂ，３４ｂに基準電圧Ｖｓｓを印加している。
【００７９】
各トランジスタ３３ａ，３４ａのゲート電圧Ｖ０を上昇させ、各トランジスタ３３ｂ，３４ｂのゲート電圧Ｖ１を下降させると、各インバータ３１，３２に流れる電流が減少し、各インバータ３１，３２の遅延時間が長くなる。逆に、各トランジスタ３３ａ，３４ａのゲート電圧Ｖ０を下降させ、各トランジスタ３３ｂ，３４ｂのゲート電圧Ｖ１を上昇させると、各インバータ３１，３２に流れる電流が増加し、各インバータ３１，３２の遅延時間が短くなる。
【００８０】
図４は、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の他の例を示す回路図である。図４に示す遅延回路は、信号Ａ又は信号Ｂを伝達して遅延する２つのインバータ４１，４２を備えている。各電圧Ｖ２，Ｖ３間の電圧差を小さくすると、各インバータ４１，４２の遅延時間が長くなる。逆に、各電圧Ｖ２，Ｖ３間の電圧差を大きくすると、各インバータ４１，４２の遅延時間が短くなる。
【００８１】
図５は、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の別の例を示す回路図である。図５に示す遅延回路は、信号Ａ又は信号Ｂを伝達して遅延する２つのインバータ５１，５２、インバータ５１出力側に接続された各トランジスタ５３ａ，５３ｂ，５３ｃと各コンデンサ５４ａ，５４ｂ，５４ｃ、及びインバータ５２出力側に接続された各トランジスタ５５ａ，５５ｂ，５５ｃと各コンデンサ５６ａ，５６ｂ，５６ｃを備えている。
【００８２】
各信号Ｓ０，Ｓ１，Ｓ２を選択的にハイレベルにして、インバータ５１出力側の各トランジスタ５３ａ，５３ｂ，５３ｃを選択的にオンにし、インバータ５１出力側に各コンデンサ５４ａ，５４ｂ，５４ｃを選択的に接続し、インバータ５１出力側の容量を調節する。同時に、インバータ５２出力側の各トランジスタ５５ａ，５５ｂ，５５ｃを選択的にオンにし、インバータ５２出力側に各コンデンサ５６ａ，５６ｂ，５６ｃを選択的に接続し、インバータ５２出力側の容量を調節する。インバータ５１出力側の容量及びインバータ５２出力側の容量を大きくすると、インバータ５１及びインバータ５２の遅延時間が長くなる。
【００８３】
図３、図４及び図５のいずれの遅延回路においても、後段のインバータ出力を次の遅延回路に伝達する。また、上段遅延列２２の各遅延回路２２−０〜２２−７においては、該後段のインバータ出力と信号Ａの論理和をそれぞれ求め、これらの論理和を各信号ｂ〜ｉとして下段遅延列２３の各遅延回路２３−０〜２３−７に出力する。また、下段遅延列２３の各遅延回路２３−０〜２３−７においては、該後段のインバータ出力と各信号ｂ〜ｉの論理和をそれぞれ求め、これらの論理和のいずれかを信号Ａとして出力バッファ１３に出力する。
【００８４】
図６は、本発明のタイミング発生回路の第２実施形態を示すブロック図である。本実施形態のタイミング発生回路においては、周波数検出用遅延回路６１及び周波数検出用遅延列６２を図１の回路に付加し、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑを遅延制御部２４に加えている。尚、図６において、図１と同様の作用を果たす部位には同一の符号を付している。
【００８５】
周波数検出用遅延回路６１及び周波数検出用遅延列６２の基本構成は、遅延回路２１及び上段遅延列２２と同様である。ただし、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の遅延時間は、上段遅延列２２の各遅延回路２３−０〜２３−７の第１補正遅延時間よりも十分に長く設定されている。
【００８６】
周波数検出用遅延回路６１は、クロック信号ＣＬＫよりも遅延時間ｄ１だけ遅延された信号Ａを入力し、この信号Ａを更に遅延時間ｄ１＋ｄ２だけ遅延して信号Ｂを形成し、この信号Ｂを周波数検出用遅延列６２に加える。
【００８７】
信号Ｂの立ち上がりが周波数検出用遅延回路６１に加えられた後、信号Ａが次に立ち上がると、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７のいずれかにおいて信号Ｂが立ち上がる。
【００８８】
ここで、クロック信号ＣＬＫの周波数が高い程（クロック信号ＣＬＫの周期が短い程）、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の前段の方で信号Ｂが立ち上がる。また、クロック信号ＣＬＫの周波数が低い程（クロック信号ＣＬＫの周期が長い程）、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の後段の方で信号Ｂが立ち上がる。このため、遅延制御部２４は、前段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が高いものとみなし、後段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が低いものとみなす。
【００８９】
すなわち、本実施形態においては、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑに基づいてクロック信号ＣＬＫの周波数を検出している。先に述べた様に周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の遅延時間を上段遅延列２２の各遅延回路２３−０〜２３−７の第１補正遅延時間よりも十分に長く設定しているので、クロック信号ＣＬＫの周波数が低く、クロック信号ＣＬＫの周期が長くても、周波数検出用遅延列６２がオーバーフローする以前に、信号Ａの次の立ち上がり時点に達して、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７のいずれかで信号Ｂが立ち上がり、各信号ｊ〜ｑのいずれかが出力され、クロック信号ＣＬＫの周波数が検出される。
【００９０】
一方、クロック信号の同期精度を劣化させないために、上段遅延列２２の各遅延回路２２−０〜２２−７の遅延時間を短くしている。従って、第１実施形態では、クロック信号ＣＬＫの周期が長くなると、上段遅延列２２がオーバーフローし、最終段の遅延回路２２−７からの信号ａが遅延制御部２４に加えられることになる。この場合、遅延制御部２４は、信号ａに基づいてクロック信号ＣＬＫの周期を長いと判定することができても、どの程度長いかを判定することができない。
【００９１】
本実施形態においては、周波数検出用遅延回路６１の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑ（大まかな間隔の各周波数）に対応して大まかな間隔で各時間を予め設定している。遅延回路２４は、周波数検出用遅延回路６１の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑのいずれかを入力すると、入力した信号に対応する時間を選択して、該時間を上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間として設定する。
【００９２】
この後、遅延回路２４は、上段遅延列２２の各遅延回路２３−０〜２３−７からの各信号ａ〜ｈに基づいてクロック信号ＣＬＫの周波数を高精度で検出し、クロック信号ＣＬＫの周波数に応じて、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を高精度で設定する。
【００９３】
この様な本実施形態のタイミング発生回路の動作を図７のフローチャートに従って要約して説明する。
【００９４】
クロック信号ＣＬＫが入力されると（ステップ３０１）、信号Ｂが周波数検出用遅延列６２に加えられる。これに応答して、例えば周波数検出用遅延列６２の最終段の遅延回路６２−３から遅延制御部２４へと信号ｍが加えられる（ステップ３０２）。
【００９５】
遅延制御部２４は、信号ｍを入力すると、大まかな間隔で予め設定された各時間のうちから該信号ｍに対応する時間を選択して、該時間を上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間として設定する（ステップ３０３）。これによって、例えば上段遅延列２２の遅延回路２２−４において信号Ｂが立ち上がり、該遅延回路２２−４から遅延制御部２４へと信号ｅが加えられる（ステップ３０４）。
【００９６】
遅延制御部２４は、信号ｅを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された時間だけ短くする（ステップ３０５）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−７に移ると、該遅延回路２２−７から遅延制御部２４へと信号ｉが加えられる（ステップ３０６）。
【００９７】
遅延制御部２４は、信号ｉを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された僅かの時間だけ長くする（ステップ３０７）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−６に移ると、該遅延回路２２−６から遅延制御部２４へと信号ｈが加えられる（ステップ３０７）。
【００９８】
遅延制御部２４は、信号ｈを入力すると、遅延時間の調節を停止する。このとき、入力バッファ１１からの信号Ａは、下段遅延列２３の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に出力バッファ１３に加えられ、これによって入力バッファ１１に入力されるクロック信号ＣＬＫと出力バッファ１３より出力されるクロック信号ＩＣＬＫが相互に同期する（ステップ３０８）。
【００９９】
図１０は、本発明のタイミング発生回路の第３実施形態を示すブロック図である。図１０において、入力回路４０１は、クロック信号ＣＬＫを入力して、遅延時間ｄ１だけ遅延した信号Ａを出力する。第１可変遅延部４０２は、信号Ａを入力して、更に遅延時間Ｄ１だけ遅延した信号Ｃを出力し、第２可変遅延部４０３は、信号Ｃを入力して、更に遅延時間Ｄ２だけ遅延した信号Ｄを出力する。出力回路４０４は、信号Ｄを入力して、更に遅延時間ｄ２だけ遅延しクロック信号ＩＣＬＫを出力する。この出力されたクロック信号ＩＣＬＫは、クロック信号ＣＬＫに同期している。
【０１００】
周波数検知回路４０５は、信号Ａを入力して、この信号Ａの周波数（クロック信号の周波数）を検出し、周波数が低くなる程、第１可変遅延部４０２による遅延時間Ｄ１を大きくする。周波数を検出し、その周波数によって第１可変遅延部４０２の遅延を調整し、第１可変遅延部４０２をロックする。これは、第２可変遅延部４０３を調整中に第１可変遅延部４０２の遅延が変化すると、調整ができなくなるためである。
【０１０１】
ダミー入力回路４０６は、クロック信号ＩＣＬＫを入力し、遅延時間ｄ１だけ遅延した信号Ｂを出力する。位相比較回路４０７は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部４０３による遅延時間Ｄ２を調節する。これによって第２可変遅延部４０３から出力される信号Ｄはクロック信号ＣＬＫに対して遅延時間−ｄ２だけ遅延し（時間ｄ２だけ進ませ）、出力回路４０４によって更に遅延時間ｄ２だけ遅延される。この結果、出力回路４０４から出力されたクロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１０２】
図１１は、第２可変遅延部４０３の構成を例示している。第２可変遅延部４０３は、トランジスタを含む８つのインバータ（遅延回路）４１１を直列接続してなり、２つのインバータ４１１毎に出力を取り出す。１段目出力の遅延時間が最も短く、後段方で出力の遅延時間が長くなる。位相比較回路４０７は、第２可変遅延部４０３の各段の出力のうちから信号Ａと信号Ｂが同期する様な出力を選択し、これを信号Ｄとして出力する。
【０１０３】
第２可変遅延部４０３においては、各段の遅延時間の間隔が短くなる様に、インバータ４１１を構成するトランジスタのＷ／Ｌ、容量及び抵抗等を調整している。特に、トランジスタのＬを最小にし、容量も最小にする。
【０１０４】
図１２は、第１可変遅延部４０２の構成を例示している。第１可変遅延部４０２は、トランジスタを含む８つのインバータ（遅延回路）４１２を直列接続してなる。１段目出力の遅延時間が最も短く、後段の方で出力の遅延時間が長くなる。周波数検知回路４０５は、信号Ａの周波数が低くなる程、第１可変遅延部４０２の後段の方の出力を選択し、これを信号Ｃとして出力する。
【０１０５】
第１可変遅延部４０２においては、各段の遅延時間の間隔が長くなる様に、インバータ４１２を構成するトランジスタのＷ／Ｌ、容量及び抵抗等を調整している。特に、トランジスタのＬを大きくし、容量も大きくする。また、インバータの容量等を可変にして、このインバータの容量を制御することにより遅延時間を変更する様にしても構わない。
【０１０６】
尚、図１１及び図１２に示す複数段の遅延回路は一例に過ぎず、遅延回路の構成や各遅延回路の段数を適宜に設定することができる。
【０１０７】
さて、第１可変遅延部４０２によってクロック信号ＣＬＫを遅延させる。この遅延時間Ｄ１は、クロック信号ＣＬＫの周波数に応じて決められる。この遅延時間Ｄ１の分解能は、第１可変遅延部４０２の１段の遅延回路の遅延時間に相当するため、精度の高い調整はできない。クロック信号ＩＣＬＫは、第２可変遅延部４０３からの信号Ｄに対して遅延時間ｄ２だけ遅れる。このため、第２可変遅延部４０３からの信号Ｄの遅延時間は、−ｄ２とならなければならない。第１可変遅延部４０２からの信号Ｃを第２可変遅延部４０３によって遅延させて最終的に調整するためには、信号Ｃが遅延時間−ｄ２の信号Ｄよりも前に来なければならない。従って、第１可変遅延部４０２からの信号Ｃの遅延時間（ｄ１＋Ｄ１）が遅延時間（−ｄ２−Ｐ）となる様に、周波数検知回路４０５は、第１可変遅延部４０２による遅延時間Ｄ１を制御する。遅延時間−Ｐの範囲は、第２可変遅延部４０３で十分に遅らせることができる程度にする。
【０１０８】
そして、第１可変遅延部４０２からの信号Ｃを第２可変遅延部４０３及び位相比較回路４０７によって調整する。位相比較回路４０７によって各信号Ａ、Ｂの立ち上がりが一致するまで（実際にはそれぞれの立ち上がりがある同一の範囲に収束するまで）、第２可変遅延部４０３による遅延時間Ｄ２を調整する。
【０１０９】
第２可変遅延部４０３の遅延回路の１段当たりの遅延時間が小さい（分解能が高い）ため、高精度の調整が可能である。また、第１可変遅延部４０２によって大きな遅延時間をとなっており、第２可変遅延部４０３によって遅延時間を大きくする必要がないため、第２可変遅延部４０３の遅延回路の段数を少なくすることができ、第２可変遅延部４０３の占有面積の縮小につながる。第１可変遅延部４０３は、遅延回路の１段当たりの遅延が大きくなるように設計されており、少ない段数で大きな遅延時間を設定することができるので、第１可変遅延部４０３の占有面積が大きくなることはない。
【０１１０】
図１３は、本発明のタイミング発生回路の第４実施形態を示すブロック図である。図１３において、入力回路４２１は、クロック信号ＣＬＫを入力して、遅延時間ｄ１だけ遅延した信号Ａを出力する。第１可変遅延部４２２は、信号Ａを入力して、更に遅延時間Ｄ１だけ遅延した信号Ｃを出力し、第２可変遅延部４２３は、信号Ｃを入力して、更に遅延時間Ｄ２だけ遅延した信号Ｅを出力する。出力回路４２４は、信号Ｅを入力して、更に遅延時間ｄ２だけ遅延しクロック信号ＩＣＬＫを出力する。この出力されたクロック信号ＩＣＬＫは、クロック信号ＣＬＫに同期している。
【０１１１】
遅延回路４３１は、信号Ｃを入力し、遅延時間ｄｘだけ遅延した信号をダミー入出力回路４３２に出力する。ダミー入出力回路４３２は、遅延回路４３１からの信号を更に遅延時間（ｄ１＋ｄ２）だけ遅延した信号Ｂを出力する。第１位相比較回路４３３は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部４２３による遅延時間Ｄ２を調節する。これによって第２可変遅延部４２３から出力される信号Ｃは、クロック信号ＣＬＫに対して遅延時間−（ｄ２＋ｄｘ）だけ遅延される。
【０１１２】
ダミー入力回路４３４は、クロック信号ＩＣＬＫを入力し、遅延時間ｄ１だけ遅延した信号Ｄを出力する。第２位相比較回路４３５は、信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部４２３による遅延時間Ｄ２を調節する。これによって第２可変遅延部４２３から出力される信号Ｅは、クロック信号ＣＬＫに対して遅延時間−ｄ２だけ遅延しており、出力回路４２４によって更に遅延時間ｄ２だけ遅延される。この結果、出力回路４２４から出力されたクロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１１３】
さて、第１可変遅延部４２２は、各信号Ａ、Ｂの立ち上がりが一致するまで、遅延時間Ｄ１を調整する。実際には、各信号Ａ、Ｂの立ち上がりをある同一の範囲に収束させて、この後に遅延時間Ｄ１の揺らぎを防ぐために該遅延時間Ｄ１をロックする。この遅延時間Ｄ１の分解能は、第１可変遅延部４２２の１段の遅延回路の遅延時間に相当するため、精度が高くない。
【０１１４】
第１可変遅延部４２２からの信号Ｃを第２可変遅延部４２３によって遅延させて最終的に調整するためには、信号Ｃが遅延時間−ｄ２の信号Ｅよりも前に来なければならない。このため、遅延時間ｄｘの遅延回路４３１を挿入し、第１可変遅延部４２２の出力Ｃの遅延時間を−（ｄ２＋ｄｘ）としている。
【０１１５】
ただし、第１可変遅延部４２２による遅延時間の調整精度が悪く、遅延時間±Ｋの誤差を含むものとする。遅延時間Ｋは、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間に相当する。第１可変遅延部４２２の遅延時間は、遅延回路の段数で制御されているため、１段当たりの遅延時間よりも高い精度で遅延時間を調整することはできない。そのため、第１可変遅延部４２２からの信号Ｃの遅延時間は、−（ｄ２＋ｄｘ）±Ｋとなる。
【０１１６】
第２可変遅延部４２３によって、信号Ｃの遅延時間−（ｄ２＋ｄｘ）±Ｋの成分ｄｘ±Ｋをキャンセルせねばならない。この成分の遅延時間ｄｘ±Ｋが第２可変遅延部４２３の最大遅延時間よりも大きくなると、信号Ｅを遅延時間−ｄ２まで遅延させることができなくなる。また、この遅延時間ｄｘ±Ｋが負の値になると、信号Ｃ及びＥが遅延時間−ｄ２よりも進んでしまい、第２可変遅延部４２３の遅延によって信号Ｅの遅延時間を良い方向に調整することは不可能になる。この様な条件を満たす様に、遅延時間ｄｘ、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間、及び第２可変遅延部４２３の最大遅延時間を設定する必要がある。
【０１１７】
また、第２可変遅延部４２３の遅延回路の１段当たりの遅延時間は、本実施形態のタイミング発生回路の最小分解能に関係する。第１可変遅延部４２２の最大遅延時間は、本実施形態のタイミング発生回路が扱うクロック信号の下限周波数に関係する。この下限周波数を延ばすため、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間をクロック信号の周波数に応じて変更できる様にすれば、更に扱い得るクロック信号の周波数範囲を広くすることができる。このとき、第１可変遅延部４２２の誤差の遅延時間Ｋが大きくなるため、この誤差の遅延時間Ｋが大きくなることを考慮した上で、遅延時間ｄｘ±Ｋが第２可変遅延部４２３の最大遅延時間よりも大きくならず、かつ遅延時間ｄｘ±Ｋが負の値にならない様に調整する必要がある。
【０１１８】
図１４は、本発明のタイミング発生回路の第５実施形態を示すブロック図である。図１４において、入力バッファ３１１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ１だけ遅延して信号Ａを形成し、信号Ａを第１タイミング補正部３１２に出力する。第１タイミング補正部３１２は、この信号Ａを更に遅延時間Ｔｃｋ−（ｄ１＋ｄ２＋ｄｘ）だけ遅延して、信号Ｃを第２タイミング補正部３１３に加える。第２タイミング補正部３１３は、信号Ｃを更に遅延時間ｄｘだけ遅延して、信号Ｅを出力バッファ３１４に加える。出力バッファ３１４は、この信号Ｅを更に遅延時間ｄ２だけ遅延してクロック信号ＩＣＬＫを出力する。この結果、出力されたクロック信号ＩＣＬＫが入力されたクロック信号ＣＬＫよりも１周期だけ遅延され、両者のクロック信号が互いに同期する。
【０１１９】
第１タイミング補正部３１２は、第１遅延回路３２１、第２遅延回路３２２、大きな遅延時間を有する複数の遅延回路３２３からなる上段遅延列３２４、同遅延時間を有する複数の遅延回路３２５からなる下段遅延列３２６を備えている。第１及び第２遅延回路３２１，３２２は、信号Ａを遅延時間（ｄ１＋ｄ２＋ｄｘ）だけ遅延し、信号Ｂを上段遅延列３２４に入力する。上段遅延列３２４は、信号Ｂを順次伝達し、信号Ａの次の立ち上がりで、信号ｂ〜ｉのいずれかを下段遅延列３２６に出力する。下段遅延列３２６は、信号Ａを順次伝達し、信号ｂ〜ｉのいずれかに応答して信号Ｃを出力する。これによって図１５のタイミングチャートに示す様に、信号Ｃがクロック信号ＣＬＫに対して時間（ｄｘ＋ｄ２）だけ進むことになる。
【０１２０】
第２タイミング補正部３１３は、遅延回路３３１、小さな遅延時間を有する複数の遅延回路３３２からなる上段遅延列３３３、同遅延時間を有する複数の遅延回路３３４からなる下段遅延列３３５を備えている。遅延回路３３１は、信号Ｃを遅延時間（ｄ１＋ｄ２）だけ遅延し、信号Ｄを上段遅延列３３３に入力する。上段遅延列３３３は、信号Ｄを順次伝達し、信号Ａの次の立ち上がりで、信号ｂ〜ｉのいずれかを下段遅延列３３５に出力する。下段遅延列３３５は、信号Ｃを順次伝達し、信号ｂ〜ｉのいずれかに応答して信号Ｅを出力する。これによって図１５のタイミングチャートに示す様に、信号Ｅがクロック信号ＣＬＫに対して時間ｄ２だけ進むことになる。
【０１２１】
この信号Ｅは、出力バッファ３１４によって遅延時間ｄ２だけ遅延されてからクロック信号ＩＣＬＫとして出力される。この結果、クロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１２２】
本実施形態では、第１タイミング補正部３１２の各遅延列３２４，３２６の各遅延回路の遅延時間が大きく、第２タイミング補正部３１３の各遅延列３３３，３３５の各遅延回路の遅延時間が小さくされている。第２遅延回路３２２の遅延時間ｄｘは、信号Ｃを信号Ｅよりも前に来るようにするための調整用の遅延時間である。第２タイミング補正部３１３は、信号Ｃを遅らせることができても、進ませることはできない。このため、遅延時間ｄｘによって信号Ｃを信号Ｅよりも前にもってくる必要がある。遅延時間ｄｘの決定方法は、上記実施形態４と同様である。
【０１２３】
第１タイミング補正部３１２の各遅延列３２４，３２６によって信号Ｃをクロック信号ＣＬＫに対して時間（ｄｘ＋ｄ２）だけ進ませる。第１タイミング補正部３１２の各遅延列３２４，３２６の各遅延回路の遅延時間が大きいため、信号Ｃのタイミング調整の分解能は高くなく、精度の高い調整を行うことはできない。しかし、各遅延列３２４，３２６の占有面積が小さくとも（各遅延回路の段数が少なくても）、広い範囲で遅延時間を調節することができる。第２タイミング補正部３１３の各遅延列３３３，３３５の各遅延回路の遅延時間が小さくされており、信号Ｅの遅延時間を高い分解能で調整することができる。これらの遅延列３３３，３３５によって遅延時間の最終調整を行う。第１タイミング補正部３１２の各遅延列３２４，３２６によって信号Ｃの遅延時間が目標遅延時間のすぐ手前まで調整されているため、第２タイミング補正部３１３の各遅延列３３３，３３５による信号Ｅの遅延時間の調整範囲が狭くて済む。従って、各遅延列３３３，３３５の占有面積も小さくて済む（各遅延回路の段数が少なくて済む）。
【０１２４】
図１６は、本発明のタイミング発生回路の第６実施形態を示すブロック図である。図１６において、入力回路６０１は、クロック信号ＣＬＫを入力して、遅延時間ｄ１だけ遅延した信号Ａを出力しする。第２可変遅延部６０２は、信号Ａを入力して、更に遅延時間Ｄ２だけ遅延した信号を出力し、第１可変遅延部６０３は、該信号を入力して、更に遅延時間Ｄ１だけ遅延した信号Ｃを出力する。第３可変遅延部６０４は、信号Ｃを入力して、更に遅延時間Ｄ３だけ遅延した信号Ｄを出力する。出力回路６０５は、信号Ｄを入力して、更に遅延時間ｄ２だけ遅延しクロック信号ＩＣＬＫを出力する。この出力されたクロック信号ＩＣＬＫは、クロック信号ＣＬＫに同期している。
【０１２５】
ダミー入力回路６０６は、クロック信号ＩＣＬＫ更に遅延時間ｄ１だけ遅延した信号Ｂを出力する。位相比較回路６０７は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部６０２による遅延時間Ｄ２を調節する。
【０１２６】
周波数検知回路６０８は、信号Ａを入力して、この信号Ａの周波数（クロック信号の周波数）を検出し、周波数が低くなる程、第１可変遅延部６０３による遅延時間Ｄ１を大きくする。これによって、第１可変遅延部６０３からの信号Ｃをクロック信号ＣＬＫに対して略時間ｄ２だけ進ませ、ロックする。
【０１２７】
また、位相比較回路６０７は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第３可変遅延部６０４による遅延時間Ｄ３を調節する。これによって第３可変遅延部６０４から出力される信号Ｄはクロック信号ＣＬＫに対して遅延時間−ｄ２だけ遅延し、出力回路６０５によって更に遅延時間ｄ２だけ遅延される。この結果、出力回路６０５から出力されたクロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１２８】
本実施形態では、第１可変遅延部６０３の遅延回路の１段当たりの遅延時間が大きく、第２及び第３可変遅延部６０２，６０４の遅延回路の１段当たりの遅延時間が小さい。信号Ａの周波数に応じて第１可変遅延部６０３の遅延時間Ｄ１を調整するに際し、第２可変遅延部６０２の遅延時間Ｄ２を最大に設定しておく。第１可変遅延部６０３の遅延回路の１段当たりの遅延時間が大きいため、精度の高い調整はできない。この後、遅延時間の微調整を第２及び第３可変遅延部６０２，６０４によって行う。上記実施形態３においては、本実施形態の第２可変遅延部６０２に相当するものがなかったため、第１可変遅延部から出力された信号を遅延時間−ｄ２の信号よりも前に来させる必要があった。これに対して本実施形態においては、第１可変遅延部６０３から出力された信号Ｃを遅延時間−ｄ２の信号の近傍に持ってくれば、前でも後でも構わない。前に来たときには、第３可変遅延部６０４によって信号Ｄを遅延させる。また、先に述べた様に第２可変遅延部６０２の遅延時間Ｄ２を最大に設定して第１可変遅延部６０３の遅延時間Ｄ１を調整したので、後に来たときには、第２可変遅延部６０２の遅延時間Ｄ２を小さくすることによって信号Ｃの遅延時間を調整する。第２及び第３可変遅延部６０２，６０４の遅延回路の１段当たりの遅延時間が小さいため、第２及び第３可変遅延部６０２，６０４による精度の高い調整が可能である。また、大まかな調整を第１可変遅延部６０３によって行うため、第２及び第３可変遅延部６０２，６０４による遅延時間の調整範囲を広くする必要がなく、第２及び第３可変遅延部６０２，６０４の遅延回路の段数を少なくすることができ、第２及び第３可変遅延部６０２，６０４の占有面積を小さくすることができる。
【０１２９】
図１７は、本発明のタイミング発生回路の第７実施形態を示すブロック図である。本実施形態では、図１６に示す周波数検知回路６０８の代わりに、ダミー入出力回路６１１及び位相比較回路６１２を挿入している。
【０１３０】
ダミー入出力回路６１１は、第１可変遅延部６０３からの信号Ｃを入力し、遅延時間（ｄ１＋ｄ２）だけ遅延した信号Ｂを出力する。位相比較回路６１２は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第１可変遅延部６０３による遅延時間Ｄ１を調節する。これによって第１可変遅延部６０３から出力される信号Ｃは、クロック信号ＣＬＫに対して略時間ｄ２だけ進む。このとき、ある程度の範囲（第１可変遅延部６０３で調整可能な範囲）に遅延を調整し、第１可変遅延部６０３をロックする。
【０１３１】
本実施形態でも、第１可変遅延部６０３から出力された信号Ｃを遅延時間−ｄ２の信号の近傍に持ってくれば、前でも後でも構わない。また、第２及び第３可変遅延部６０２，６０４の遅延回路の１段当たりの遅延時間が小さいため、第２及び第３可変遅延部６０２，６０４による精度の高い調整が可能である。また、大まかな調整を第１可変遅延部６０３によって行うため、第２及び第３可変遅延部６０２，６０４の遅延回路の段数を少なくすることができ、第２及び第３可変遅延部６０２，６０４の占有面積を小さくすることができる。
【０１３２】
尚、上記第４乃至第７実施形態において、上記第３実施形態と同様に、クロック信号の下限周波数を延ばすため、第１可変遅延部の遅延回路の１段当たりの遅延時間をクロック信号の周波数に応じて変更できる様にすれば、更に扱い得るクロック信号の周波数範囲を広くすることができる。
【０１３３】
また、本発明は、上記各実施形態に限定されるものでなく、多様に変形することができ。例えば、各遅延回路の段数を増減したり、第１遅延時間及び第２遅延時間だけでなく、より多種類の遅延時間を設定しても構わない。あるいは、各遅延回路毎に、相互に異なるそれぞれの遅延時間を割り当て、少なくとも１つの遅延回路の遅延時間を調節しても構わない。また、信号の立ち上がりに応答動作しているが、信号の立ち下がりに応答動作する様にしても良い。
【０１３４】
【発明の効果】
以上説明した様に、本発明によれば、クロック信号の周波数に応じて、遅延手段の各遅延回路の少なくとも１つの遅延時間を変更している。これによって、遅延手段による最大遅延時間を調節することができる。このため、クロック信号の周波数にかかわらず、クロック信号の同期を調節することができる。例えば、クロック信号の周波数が低くなる程、つまり該クロック信号の周期が長くなる程、遅延手段の各遅延回路の少なくとも１つの遅延時間を長くして、遅延手段による最大遅延時間を該クロック信号の周期よりも長くすれば、該クロック信号の同期を調節することができる。
【０１３５】
また、遅延手段の前段側の各遅延回路の遅延時間を変更し、後段側の各遅延回路の遅延時間を短く設定し、後段側の各遅延回路のいずれかよりクロック信号が出力される様に、前段側の各遅延回路の遅延時間を変更し、該遅延手段による最大遅延時間を調節している。後段側の各遅延回路が短い遅延時間を有するので、後段側の各遅延回路のいずれかよりクロック信号を出力させれば、クロック信号の出力タイミングを高精度で調節することができ、クロック信号の同期を高精度で維持することができる。この結果、クロック信号の周期にかかわらず、クロック信号の同期を高精度で維持することができる。
【０１３６】
すなわち、各遅延回路の段数が制限されていても、クロック信号の周波数にかかわらず、該クロック信号の同期を高精度で調節することができる。
【０１３７】
また、本発明によれば、遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行っている。
【０１３８】
大まかな遅延時間の調整を行う遅延部は、小さな占有面積でありなが遅延時間を大きくできるという利点がある。また、精度の高い遅延時間の調整を行う遅延部は、遅延時間を高精度で調整できるという利点がある。これらの遅延部を組み合わせると、クロック信号の周波数が広い周波数帯域で急激に変動しても、大まかな遅延時間の調整を行う遅延部によってクロック信号の遅延時間を荒く速やかに調整することができ、この後に精度の高い遅延時間の調整を行う遅延部によってクロック信号の遅延時間を高精度で調整することができる。換言すれば、短い遅延時間を有する遅延部を採用することができ、かつ周期の長いクロック信号の同期を調節することができる。
【図面の簡単な説明】
【図１】本発明のタイミング発生回路の第１実施形態を示すブロック図である。
【図２】図１のタイミング発生回路の動作を示すフローチャートである。
【図３】図１のタイミング発生回路における遅延回路の一例を示す回路図である。
【図４】図１のタイミング発生回路における遅延回路の他の例を示す回路図である。
【図５】図１のタイミング発生回路における遅延回路の別の例を示す回路図である。
【図６】本発明のタイミング発生回路の第２実施形態を示すブロック図である。
【図７】図６のタイミング発生回路の動作を示すフローチャートである。
【図８】従来のタイミング発生回路を示すブロック図である。
【図９】図８の回路における各信号を示すタイミングチャートである。
【図１０】本発明のタイミング発生回路の第３実施形態を示すブロック図である。
【図１１】図１０の回路における第２可変遅延部の構成を例示する回路図である。
【図１２】図１０の回路における第１可変遅延部の構成を例示する回路図である。
【図１３】本発明のタイミング発生回路の第４実施形態を示すブロック図である。
【図１４】本発明のタイミング発生回路の第５実施形態を示すブロック図である。
【図１５】図１４の回路における各信号を示すタイミングチャートである。
【図１６】本発明のタイミング発生回路の第６実施形態を示すブロック図である。
【図１７】本発明のタイミング発生回路の第７実施形態を示すブロック図である。
【図１８】従来のタイミング発生回路の他の例を示すブロック図である。
【符号の説明】
１１ 入力バッファ
１２ タイミング補正部
１３ 出力バッファ
２１ 遅延回路
２２ 上段遅延列
２２−０〜２２−７ 遅延回路
２３ 下段遅延列
２３−０〜２３−７ 遅延回路
２４ 遅延制御部
４０１ 入力回路
４０２ 第１可変遅延部
４０３ 第２可変遅延部
４０４ 出力回路
４０５ 周波数検知回路
４０６ ダミー入力回路
４０７ 位相比較回路
【発明の属する技術分野】
本発明は、半導体集積回路に用いられるクロック信号のタイミングを調整するためのタイミング発生回路に関し、特にＤＬＬ（Ｄｅｌａｉｅｄ Ｌｏｇｉｃ Ｌｏｏｐ）を内臓するタイミング発生回路及び発生方法に関する。
【０００２】
【従来の技術】
この種のタイミング発生回路は、例えば図８に示す様に構成されていた。図８において、入力バッファ１０１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ１だけ遅延して信号Ａを形成し、信号Ａをタイミング補正部１０２に出力する。タイミング補正部１０２は、この信号Ａを更に適宜に遅延して出力バッファ１０３に加える。出力バッファ１０３は、この信号Ａを更に遅延時間ｄ２だけ遅延してクロック信号ＩＣＬＫを出力する。この結果、出力されたクロック信号ＩＣＬＫが入力されたクロック信号ＣＬＫよりも１周期だけ遅延され、両者のクロック信号が互いに同期する。
【０００３】
仮に、タイミング補正部１０２を省略し、クロック信号ＣＬＫを入力バッファ１０１に入力し、出力バッファ１０３よりクロック信号ＩＣＬＫを出力するだけならば、クロック信号ＩＣＬＫがクロック信号ＣＬＫよりも遅延時間ｄ１＋ｄ２だけ遅れてしまい、該各クロック信号が同期しなくなる。そこで、タイミング補正部１０２によって、見かけ上、遅延時間ｄ１＋ｄ２を０にしている。
【０００４】
タイミング補正部１０２は、遅延回路１１１、複数の遅延回路１１２−０〜１１２−７からなる上段遅延列１１２、及び複数の遅延回路１１３−０〜１１３−７からなる上段遅延列１１３を備えている。遅延回路１１１、上段遅延列１１２及び上段遅延列１１３は、ＤＬＬ（Ｄｅｌａｉｅｄ Ｌｏｇｉｃ Ｌｏｏｐ）を構成する。
【０００５】
遅延回路１１１は、クロック信号ＣＬＫよりも遅延時間ｄ１だけ遅延された信号Ａを入力し、この信号Ａを更に遅延時間ｄ１＋ｄ２だけ遅延して信号Ｂを形成し、この信号Ｂを上段遅延列１１２に加える。上段遅延列１１２の各遅延回路１１２−０〜１１２−７は、互いに同じ補正遅延時間を有し、信号Ｂを順次伝達しつつ、該補正遅延時間ずつ該信号Ｂを遅延していく。下段遅延列１１３の各遅延回路１１３−０〜１１３−７は、上段遅延列１１２の各遅延回路１１２−０〜１１２−７と同じ補正遅延時間を有し、信号Ａを入力すると、信号Ａを順次伝達しつつ、該補正遅延時間ずつ該信号Ａを遅延していく。
【０００６】
入力バッファ１０１より出力された信号Ａが次に立ち上がったときには、上段遅延列１１２の各遅延回路１１２−０〜１１２−７のいずれかにおいて信号Ｂが立ち上がり、これに応答して各信号ａ〜ｈのいずれかが下段遅延列１１３の各遅延回路１１３−０〜１１３−７のいずれかに出力される。これに応答して、下段遅延列１１３の各遅延回路１１３−０〜１１３−７のいずれかが信号Ａを出力バッファ１０３に出力する。
【０００７】
この様な構成のタイミング発生回路の動作を図９のタイミングチャートに従って次に説明する。
【０００８】
まず、信号Ａの立ち上がりから信号Ｂの立ち上がりまでの遅延時間は、遅延回路１１１によって遅延されるｄ１＋ｄ２である。
【０００９】
クロック信号ＣＬＫの１周期をＴｃｋとすると、信号Ｂの立ち上がりから信号Ａの次の立ち上がりまでの遅延時間は、Ｔｃｋ−（ｄ１＋ｄ２）である。
【００１０】
さて、信号Ｂの立ち上がりが上段遅延列１１２に加えられた後、信号Ａが次に立ち上がったときに例えば上段遅延列１１２の遅延回路１１２−３において信号Ｂが立ち上がる。これに応答して遅延回路１１２−３より信号ｄが出力され、この信号ｄが下段遅延列１１３の遅延回路１１３−３に加えられ、遅延回路１１３−３より信号Ａが出力される。
【００１１】
ここで、信号Ｂの立ち上がりは、上段遅延列１１２の各遅延回路１１２−０〜１１２−３によって信号Ａが次に立ち上がるまで遅延され、遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延される。上段遅延列１１２の構成は下段遅延列１１３の構成と全く同一のため、下段遅延列１１３の各遅延回路１１２−０〜１１２−３による遅延時間もＴｃｋ−（ｄ１＋ｄ２）である。従って、入力バッファ１０１からの信号Ａは、下段遅延列１１３の各遅延回路１１２−０〜１１２−３によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に、出力バッファ１０３に加えられることになる。
【００１２】
この結果、入力バッファ１０１から出力バッファ１０３に至るまでの遅延時間は、ｄ１＋Ｔｃｋ−（ｄ１＋ｄ２）＋ｄ２＝Ｔｃｋとなる。つまり、入力バッファ１０１に入力されてから出力バッファ１０３より出力されるまでに、クロック信号が該クロック信号の１周期Ｔｃｋだけ遅延される。このため、入力バッファ１０１に入力されるクロック信号ＣＬＫと出力バッファ１０３より出力されるクロック信号ＩＣＬＫは、相互に同期することになる。
【００１３】
また、信号Ａと信号Ｂ間の遅延時間（ｄ１＋ｄ２）を調整することによって、負の遅延時間を設定することできる。例えば遅延時間（ｄ１＋ｄ２）の代わりに、遅延時間（ｄ１＋ｄ２−ｄ３）を遅延回路１１１に設定すると、遅延時間−ｄ３を持つクロック信号ＩＣＬＫが出力される（特開平９−１２１１４７号公報を参照）。
【００１４】
また、図１８に示す様な従来例におていは、入力回路１２１と出力回路１２２間に可変遅延部１２３を挿入し、位相比較回路１２４によって可変遅延部１２３による遅延時間を調整し、これによって入力回路１２１に入力されるクロック信号ＣＬＫと出力回路１２２より出力されるクロック信号ＩＣＬＫを同期させている。位相比較回路１２４は、入力回路１２１からの遅延時間ｄ１だけ遅延した信号Ａとダミー入力回路１２５からの遅延時間ｄ１だけ遅延した信号Ｂが同期する様に可変遅延部１２３による遅延時間を調整している。この結果、可変遅延部１２３からは、遅延時間−ｄ２だけ遅延した信号Ｃが出力され、この信号Ｃが出力回路１２２を介してクロック信号ＩＣＬＫとなる。
【００１５】
【発明が解決しようとする課題】
ところで、上記従来のタイミング発生回路においては、上段遅延列１１２の各遅延回路１１２−０〜１１２−７によるそれぞれの遅延時間、及び下段遅延列１１３の各遅延回路１１３−０〜１１３−７によるそれぞれの遅延時間が調整し得る遅延時間の最小単位であるから、遅延回路による遅延時間を短くする程、クロック信号の同期を高精度で調節することができる。例えば、遅延回路による遅延時間が１ｎｓであれば、クロック信号を１ｎｓずつずらすことができ、遅延回路による遅延時間が０．１ｎｓであれば、クロック信号を０．１ｎｓずつずらすことができるので、遅延時間を短くする程、クロック信号の同期を高精度で維持することができる。
【００１６】
また、上段遅延列１１２による最大遅延時間内の範囲、及び下段遅延列１１３による最大遅延時間内の範囲で、クロック信号の遅延時間を調節するので、上段遅延列１１２の各遅延回路の段数及び下段遅延列１１３の各遅延回路の段数が多い程、クロック信号の遅延時間調節範囲が広がる。
【００１７】
しかしながら、各遅延回路の段数が多くなる程、半導体集積回路におけるＤＬＬの占有面積が大きくなるので、各遅延回路の段数が制限され、クロック信号の遅延時間調節範囲を広くすることができない。
【００１８】
更に、各遅延回路の段数に制限があれば、遅延回路による遅延時間を短くする程、クロック信号の遅延時間調節範囲が狭くなる。クロック信号の遅延時間調節範囲が狭い場合は、低周波数のクロック信号の同期を調節することができない。つまり、クロック信号の周波数が低くて、クロック信号の周期が各遅延回路による最大遅延時間内の範囲よりも長くなると、クロック信号の同期を全く調節することができない。このため、現実に、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）タイプのシンクロナスＤＲＡＭでは、クロック信号が所定周波数以下となって、ＤＬＬの意義がなくなると、ＤＬＬを不活性化している。
【００１９】
すなわち、従来のタイミング発生回路においては、クロック信号の同期を高精度で維持するために、遅延回路による遅延時間を短くすることと、周期の長いクロック信号の同期を調節することを両立させることができなかった。
【００２０】
同様に、図１８に示す従来の装置においても、可変遅延部１２３が複数の遅延回路を順次並べた構成であるため、クロック信号の同期を高精度で維持することと、周期の長いクロック信号の同期を調節することを両立させることができなかった。
【００２１】
そこで、本発明は、上記従来の課題に鑑みなされたもので、各遅延回路の段数が制限されていても、クロック信号の周波数にかかわらず、該クロック信号の同期を高精度で調節することが可能なタイミング発生回路及び発生方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明は、クロック信号を順次伝達する複数の遅延回路からなる遅延手段を備え、該遅延手段の各遅延回路のいずれかより該クロック信号を出力することによって該クロック信号を任意の時間遅延させてから出力するタイミング発生回路において、前記クロック信号の周波数を検出する検出手段と、前記検出手段によって検出された該クロック信号の周波数に応じて、前記遅延手段の各遅延回路の少なくとも１つの遅延時間を変更する制御手段を備えている。
【００２４】
この様な本発明によれば、クロック信号の周波数に応じて、遅延手段の各遅延回路の少なくとも１つの遅延時間を変更している。これによって、遅延手段による最大遅延時間を調節することができる。このため、クロック信号の周波数にかかわらず、クロック信号の同期を調節することができる。例えば、クロック信号の周波数が低くなる程、つまり該クロック信号の周期が長くなる程、遅延手段の各遅延回路の少なくとも１つの遅延時間を長くして、遅延手段による最大遅延時間を該クロック信号の周期よりも長くすれば、該クロック信号の同期を調節することができる。
【００２５】
１実施形態では、前記遅延手段の前段側の各遅延回路の遅延時間を変更し、後段側の各遅延回路の遅延時間を固定している。
【００２６】
この場合、遅延手段の後段側の各遅延回路の遅延時間を短く設定しおく。そして、後段側の各遅延回路のいずれかよりクロック信号が出力される様に、前段側の各遅延回路の遅延時間を変更し、該遅延手段による最大遅延時間を調節する。後段側の各遅延回路が短い遅延時間を有するので、後段側の各遅延回路のいずれかよりクロック信号を出力させれば、クロック信号の出力タイミングを高精度で調節することができ、クロック信号の同期を高精度で維持することができる。この結果、クロック信号の周期にかかわらず、クロック信号の同期を高精度で維持することができる。
【００２７】
１実施形態では、前記検出手段は、前記クロック信号を順次伝達する複数の遅延回路を備え、前記遅延手段の各遅延回路のいずれかより少なくとも１周期遅延された該クロック信号のパルスが出力されたタイミングで、該クロック信号の同じパルスが該検出手段の各遅延回路のいずれより出力されたかに応じて該クロック信号の周波数を検出している。
【００２８】
ここでは、該タイミングで、クロック信号の該パルスを出力した遅延回路が検出手段の後方にある程、クロック信号の周波数が低いとみなす。
【００２９】
１実施形態では、遅延時間が変更される前記遅延手段の遅延回路はインバータを含み、前記制御手段は、前記遅延回路のインバータに供給される電流を変更することによって該遅延回路の遅延時間を変更している。
【００３０】
１実施形態では、遅延時間が変更される前記遅延手段の遅延回路はインバータを含み、前記制御手段は、前記遅延回路のインバータに供給される電圧を変更することによって該遅延回路の遅延時間を変更している。
【００３１】
１実施形態では、遅延時間が変更される前記遅延手段の遅延回路はインバータ、及び該インバータによって駆動される受動素子を含み、前記制御手段は、前記遅延回路の受動素子の値を変更することによって該遅延回路の遅延時間を変更している。
【００３３】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、遅延時間の大きな第１遅延部と、遅延時間の小さな第２遅延部を含み、前記第１遅延部によって大まかな遅延時間の調整を行い、前記第２遅延部によって精度の高い遅延時間の調整を行う構成であり、前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、前記第２遅延部による遅延時間を調整する位相比較手段とをさらに備える。
【００３５】
一実施形態では、前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を目標遅延時間近傍に調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、前記第２遅延部による遅延時間を前記目標遅延時間に調整する位相比較手段とを備えている。
【００３６】
一実施形態では、前記第１遅延部は、前記クロック信号の入力側に設けられ、前記第２遅延部は、該クロック信号の出力側に設けられている。
【００３７】
一実施形態では、前記第１遅延部及び前記第２遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する。
【００３８】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、前記各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行う構成であり、前記クロック信号の周波数に基いて、大まかな遅延時間の調整を行うための少なくとも１つの前記遅延部による遅延時間を調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、精度の高い遅延時間の調整を行うための少なくとも１つの前記遅延部による遅延時間を調整する位相比較手段とをさらに備える。
【００３９】
ここで、大まかな遅延時間の調整を行う遅延部は、小さな占有面積でありなが遅延時間を大きくできるという利点がある。また、精度の高い遅延時間の調整を行う遅延部は、遅延時間を高精度で調整できるという利点がある。これらの遅延部を組み合わせると、クロック信号の周波数が広い周波数帯域で急激に変動しても、大まかな遅延時間の調整を行う遅延部によってクロック信号の遅延時間を荒く速やかに調整することができ、この後に精度の高い遅延時間の調整を行う遅延部によってクロック信号の遅延時間を高精度で調整することができる。換言すれば、短い遅延時間を有する遅延部を採用することができ、かつ周期の長いクロック信号の同期を調節することができる。
【００４１】
一実施形態では、大まかな遅延時間の調整を行うための前記遅延部は、前記クロック信号の入力側に設けられ、精度の高い遅延時間の調整を行うための前記遅延部は、該クロック信号の出力側に設けられている。
【００４２】
一実施形態では、少なくとも３つの前記各遅延部を備え、該各遅延部は、大まかな遅延時間の調整から精度の高い遅延時間の調整まで少なくとも３段階の調整をそれぞれ行っている。
【００４３】
一実施形態では、前記各遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する。
【００４４】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、大まかな遅延時間の調整を行うための第１遅延部、及び精度の高い遅延時間の調整を行うための第２及び第３遅延部を含み、前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を調整する周波数検出手段と、前記クロック信号の位相ずれに基いて、前記第２及び第３遅延部による遅延時間を調整する位相比較手段とを備えている。
【００４５】
また、本発明は、クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、前記遅延手段は、大まかな遅延時間の調整を行うための第１遅延部、及び精度の高い遅延時間の調整を行うための第２及び第３遅延部を含み、前記クロック信号の位相ずれに基いて、前記第１遅延部による遅延時間を調整する第１位相検出手段と、前記クロック信号の位相ずれに基いて、前記第２及び第３遅延部による遅延時間を調整する第２位相比較手段とを備えている。
【００４６】
一実施形態では、前記各遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する。
【００４７】
一実施形態では、最も小さな遅延時間を有する前記遅延回路は、製造上可能な最も短い遅延時間に設定される。
【００４８】
一実施形態では、前記遅延回路は、トランジスター、容量及び抵抗を含み、前記トランジスタのＷ／Ｌ、前記容量及び前記抵抗を調整することによって該遅延回路の面積を増大させずに遅延時間を大きくされている。
【００４９】
一実施形態では、前記遅延回路は、遅延時間の調節が可能である。
【００５０】
一実施形態では、大まかな遅延時間の調整により得られる前記クロック信号のタイミングが目標タイミングよりも前にあり、該タイミングを精度の高い遅延時間の調整により該目標タイミングに変更する。
【００５１】
一実施形態では、大まかな遅延時間の調整により得られる前記クロック信号のタイミングが目標タイミングよりも前にある様に、前記遅延部の誤差を考慮した上で該遅延部の遅延時間を設定している。
【００５２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
【００５３】
図１は、本発明のタイミング発生回路の第１実施形態を示すブロック図である。図１において、入力バッファ１１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ１だけ遅延して信号Ａを形成し、信号Ａをタイミング補正部１２に出力する。タイミング補正部１２は、この信号Ａを更に適宜に遅延して出力バッファ１３に加える。出力バッファ１３は、この信号Ａを更に遅延時間ｄ２だけ遅延してクロック信号ＩＣＬＫを出力する。この結果、出力されたクロック信号ＩＣＬＫが入力されたクロック信号ＣＬＫよりも１周期だけ遅延され、両者のクロック信号が互いに同期する。
【００５４】
タイミング補正部１２は、遅延回路２１、複数の遅延回路２２−０〜２２−７からなる上段遅延列２２、複数の遅延回路２３−０〜２３−７からなる上段遅延列２３、及び遅延制御部２４を備えている。遅延回路２１、上段遅延列２２及び上段遅延列２３は、ＤＬＬ（Ｄｅｌａｉｅｄ Ｌｏｇｉｃ Ｌｏｏｐ）を構成する。
【００５５】
遅延回路２１は、クロック信号ＣＬＫよりも遅延時間ｄ１だけ遅延された信号Ａを入力し、この信号Ａを更に遅延時間ｄ１＋ｄ２だけ遅延して信号Ｂを形成し、この信号Ｂを上段遅延列２２に加える。
【００５６】
上段遅延列２２の前半分の各遅延回路２２−０〜２２−３は、遅延制御部２４によって変更される第１補正遅延時間を有し、信号Ｂを順次伝達しつつ、第１補正遅延時間ずつ信号Ｂを遅延していく。また、上段遅延列２２の後半分の各遅延回路２２−４〜２２−７は、固定された十分に短い第２補正遅延時間を有し、信号Ｂを順次伝達しつつ、第２補正遅延時間ずつ信号Ｂを遅延していく。
【００５７】
下段遅延列２３の前半分の各遅延回路２３−０〜２３−３は、遅延制御部２４によって変更される第１補正遅延時間を有し、信号Ａを順次伝達しつつ、第１補正遅延時間ずつ信号Ａを遅延していく。また、下段遅延列２３の後半分の各遅延回路２３−４〜２３−７は、上段遅延列２２の後半分の各遅延回路２２−４〜２２−７と同じ第２補正遅延時間を有し、信号Ａを順次伝達しつつ、第２補正遅延時間ずつ信号Ａを遅延していく。
【００５８】
上段遅延列２２の前半分の各遅延回路２２−０〜２２−３による第１補正遅延時間と、下段遅延列２３の前半分の各遅延回路２３−０〜２３−３による第１補正遅延時間は、常に相互に一致する様に変更される。
【００５９】
入力バッファ１１より上段遅延列２２の各遅延回路２２−０〜２２−７に加えられた信号Ａが立ち上がったときには、上段遅延列２２の各遅延回路２２−０〜２２−７のいずれかにおいて信号Ｂが立ち上がり、これに応答して各信号ａ〜ｈのいずれかが下段遅延列２３の各遅延回路２３−０〜２３−７のいずれかに出力される。これに応答して、下段遅延列２３の各遅延回路２３−０〜２３−７のいずれかが信号Ａを出力バッファ１３に出力する。
【００６０】
遅延制御部２４は、上段遅延列２２の各遅延回路２２−０〜２２−７より各信号ａ〜ｈのいずれかを入力し、各信号ａ〜ｈのいずれを入力したかに応じて、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節する。
【００６１】
本実施形態のタイミング発生回路の基本動作は、図８の従来の回路の動作と同様である。
【００６２】
例えば、信号Ｂの立ち上がりが上段遅延列２２に加えられた後、信号Ａが次に立ち上がると、上段遅延列２２の遅延回路２２−５において信号Ｂが立ち上がる。これに応答して遅延回路２２−５より信号ｇが出力され、この信号ｇが下段遅延列２３の遅延回路２３−５に加えられ、遅延回路２３−５より信号Ａが出力される。
【００６３】
信号Ｂの立ち上がりは、上段遅延列２２の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延される。上段遅延列２２の構成は下段遅延列２３の構成と全く同一のため、下段遅延列２３の各遅延回路２２−０〜２２−５による遅延時間もＴｃｋ−（ｄ１＋ｄ２）である。従って、入力バッファ１１からの信号Ａは、下段遅延列２３の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に、出力バッファ１３に加えられることになる。
【００６４】
この結果、入力バッファ１１から出力バッファ１３に至るまでの遅延時間は、ｄ１＋Ｔｃｋ−（ｄ１＋ｄ２）＋ｄ２＝Ｔｃｋとなる。つまり、入力バッファ１１に入力されてから出力バッファ１３より出力されるまでに、クロック信号が該クロック信号の１周期Ｔｃｋだけ遅延される。このため、入力バッファ１１に入力されるクロック信号ＣＬＫと出力バッファ１３より出力されるクロック信号ＩＣＬＫは、相互に同期することになる。
【００６５】
さて、本実施形態のタイミング補正回路において、クロック信号ＣＬＫの周波数が高い程（クロック信号ＣＬＫの周期が短い程）、上段遅延列２２の各遅延回路２２−０〜２２−７の前段の方で信号Ｂが立ち上がる。また、クロック信号ＣＬＫの周波数が低い程（クロック信号ＣＬＫの周期が長い程）、上段遅延列２２の各遅延回路２２−０〜２２−７の後段の方で信号Ｂが立ち上がる。このため、遅延制御部２４は、前段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が高いものとみなし、後段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が低いものとみなす。
【００６６】
例えば遅延制御部２４は、初段の遅延回路２２−０からの信号ｂを入力すると、クロック信号ＣＬＫの周波数を高いとみなし、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を短くする。前半分の各遅延回路２２−０〜２２−３による遅延時間並びに前半分の各遅延回路２３−０〜２３−３による遅延時間が短くなると、信号Ｂの立ち上がりが上段遅延列２２の各遅延回路２２−０〜２２−７の後段の方に移り、後段の遅延回路からの信号を入力することになる。遅延制御部２４は、後段の各遅延回路２２−５，２２−６のいずれかにおいて信号Ｂが立ち上がり、各信号ｇ，ｈのいずれかを入力するまで、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節する。
【００６７】
また、遅延制御部２４は、最終段の遅延回路２２−７からの信号ａを入力すると、クロック信号ＣＬＫの周波数を低いとみなし、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を長くする。前半分の各遅延回路２２−０〜２２−３による遅延時間並びに前半分の各遅延回路２３−０〜２３−３による遅延時間が長くなると、信号Ｂの立ち上がりが上段遅延列２２の各遅延回路２２−０〜２２−７の前段の方に移る。遅延制御部２４は、後段の各遅延回路２２−５，２２−６のいずれかにおいて信号Ｂが立ち上がり、各信号ｇ，ｈのいずれかを入力するまで、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節する。
【００６８】
すなわち、クロック信号ＣＬＫの周波数に応じて上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を調節し、後段の各遅延回路２２−５，２２−６のいずれかにおいて信号Ｂを立ち上がらせている。
【００６９】
この状態から、信号Ｂの立ち上がりが後段の各遅延回路２２−４，２２−７のいずれかにずれても、十分に短い第２補正遅延時間を有する後半分の各遅延回路２２−４〜２２−７のいずれかにおいて信号Ｂが立ち上がる。これに応答して、後半分の各遅延回路２２−４〜２２−７より各信号ｆ〜ｉのいずれかが下段遅延列２３の各遅延回路２３−４〜２３−７に出力され、下段遅延列２３の各遅延回路２３−０〜２３−７のいずれかより信号Ａが出力バッファ１３に出力される。
【００７０】
この結果、十分に短い第２補正遅延時間を最小単位として、下段遅延列２３からの信号Ａの出力タイミングが調節される。
【００７１】
例えば、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３の遅延時間及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間をＤｎとし、上段遅延列２２の後半分の各遅延回路２２−４〜２２−７及び下段遅延列２３の後半分の各遅延回路２３−４〜２３−７の第２補正遅延時間をＤｓとすると、下段遅延列２３からの信号Ａの出力タイミングが４Ｄｎ＋Ｄｓ〜４Ｄｎ＋４Ｄｓの範囲で第２補正遅延時間Ｄｓずつ調節されることになり、第２補正遅延時間Ｄｓが十分に短く設定されているので、下段遅延列２３からの信号Ａの出力タイミングが高精度で調節される。
【００７２】
この様な本実施形態のタイミング発生回路の動作を図２のフローチャートに従って要約して説明する。
【００７３】
クロック信号ＣＬＫが入力されると（ステップ２０１）、信号Ａが上段遅延列２２及び下段遅延列２３に加えらえれ、信号Ｂが上段遅延列２２に加えられる。これに応答して、例えば上段遅延列２２の最終段の遅延回路２２−７から遅延制御部２４へと信号ａが加えられる（ステップ２０２）。
【００７４】
遅延制御部２４は、信号ａを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された時間だけ十分に長くする（ステップ２０３）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−３に移ると、該遅延回路２２−３から遅延制御部２４へと信号ｄが加えられる（ステップ２０４）。
【００７５】
遅延制御部２４は、信号ｄを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された僅かの時間だけ短くする（ステップ２０５）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−４に移ると、該遅延回路２２−４から遅延制御部２４へと信号ｆが加えられる（ステップ２０６）。
【００７６】
遅延制御部２４は、信号ｆを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された僅かの時間だけ再び短くする（ステップ２０７）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−５に移ると、該遅延回路２２−５から遅延制御部２４へと信号ｇが加えられる（ステップ２０７）。
【００７７】
遅延制御部２４は、信号ｇを入力すると、遅延時間の調節を停止する。この状態では、入力バッファ１１からの信号Ａは、下段遅延列２３の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に出力バッファ１３に加えられ、これによって入力バッファ１１に入力されるクロック信号ＣＬＫと出力バッファ１３より出力されるクロック信号ＩＣＬＫが相互に同期する（ステップ２０８）。
【００７８】
図３は、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３を例示する回路図である。図３に示す遅延回路は、信号Ａ又は信号Ｂを伝達して遅延する２つのインバータ３１，３２、インバータ３１の遅延時間を調節するための１組のトランジスタ３３ａ，３３ｂ、及びインバータ３２の遅延時間を調節するための１組のトランジスタ３４ａ，３４ｂを備えている。各トランジスタ３３ａ，３４ａに電源電圧Ｖｃｃを印加し、各トランジスタ３３ｂ，３４ｂに基準電圧Ｖｓｓを印加している。
【００７９】
各トランジスタ３３ａ，３４ａのゲート電圧Ｖ０を上昇させ、各トランジスタ３３ｂ，３４ｂのゲート電圧Ｖ１を下降させると、各インバータ３１，３２に流れる電流が減少し、各インバータ３１，３２の遅延時間が長くなる。逆に、各トランジスタ３３ａ，３４ａのゲート電圧Ｖ０を下降させ、各トランジスタ３３ｂ，３４ｂのゲート電圧Ｖ１を上昇させると、各インバータ３１，３２に流れる電流が増加し、各インバータ３１，３２の遅延時間が短くなる。
【００８０】
図４は、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の他の例を示す回路図である。図４に示す遅延回路は、信号Ａ又は信号Ｂを伝達して遅延する２つのインバータ４１，４２を備えている。各電圧Ｖ２，Ｖ３間の電圧差を小さくすると、各インバータ４１，４２の遅延時間が長くなる。逆に、各電圧Ｖ２，Ｖ３間の電圧差を大きくすると、各インバータ４１，４２の遅延時間が短くなる。
【００８１】
図５は、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の別の例を示す回路図である。図５に示す遅延回路は、信号Ａ又は信号Ｂを伝達して遅延する２つのインバータ５１，５２、インバータ５１出力側に接続された各トランジスタ５３ａ，５３ｂ，５３ｃと各コンデンサ５４ａ，５４ｂ，５４ｃ、及びインバータ５２出力側に接続された各トランジスタ５５ａ，５５ｂ，５５ｃと各コンデンサ５６ａ，５６ｂ，５６ｃを備えている。
【００８２】
各信号Ｓ０，Ｓ１，Ｓ２を選択的にハイレベルにして、インバータ５１出力側の各トランジスタ５３ａ，５３ｂ，５３ｃを選択的にオンにし、インバータ５１出力側に各コンデンサ５４ａ，５４ｂ，５４ｃを選択的に接続し、インバータ５１出力側の容量を調節する。同時に、インバータ５２出力側の各トランジスタ５５ａ，５５ｂ，５５ｃを選択的にオンにし、インバータ５２出力側に各コンデンサ５６ａ，５６ｂ，５６ｃを選択的に接続し、インバータ５２出力側の容量を調節する。インバータ５１出力側の容量及びインバータ５２出力側の容量を大きくすると、インバータ５１及びインバータ５２の遅延時間が長くなる。
【００８３】
図３、図４及び図５のいずれの遅延回路においても、後段のインバータ出力を次の遅延回路に伝達する。また、上段遅延列２２の各遅延回路２２−０〜２２−７においては、該後段のインバータ出力と信号Ａの論理和をそれぞれ求め、これらの論理和を各信号ｂ〜ｉとして下段遅延列２３の各遅延回路２３−０〜２３−７に出力する。また、下段遅延列２３の各遅延回路２３−０〜２３−７においては、該後段のインバータ出力と各信号ｂ〜ｉの論理和をそれぞれ求め、これらの論理和のいずれかを信号Ａとして出力バッファ１３に出力する。
【００８４】
図６は、本発明のタイミング発生回路の第２実施形態を示すブロック図である。本実施形態のタイミング発生回路においては、周波数検出用遅延回路６１及び周波数検出用遅延列６２を図１の回路に付加し、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑを遅延制御部２４に加えている。尚、図６において、図１と同様の作用を果たす部位には同一の符号を付している。
【００８５】
周波数検出用遅延回路６１及び周波数検出用遅延列６２の基本構成は、遅延回路２１及び上段遅延列２２と同様である。ただし、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の遅延時間は、上段遅延列２２の各遅延回路２３−０〜２３−７の第１補正遅延時間よりも十分に長く設定されている。
【００８６】
周波数検出用遅延回路６１は、クロック信号ＣＬＫよりも遅延時間ｄ１だけ遅延された信号Ａを入力し、この信号Ａを更に遅延時間ｄ１＋ｄ２だけ遅延して信号Ｂを形成し、この信号Ｂを周波数検出用遅延列６２に加える。
【００８７】
信号Ｂの立ち上がりが周波数検出用遅延回路６１に加えられた後、信号Ａが次に立ち上がると、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７のいずれかにおいて信号Ｂが立ち上がる。
【００８８】
ここで、クロック信号ＣＬＫの周波数が高い程（クロック信号ＣＬＫの周期が短い程）、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の前段の方で信号Ｂが立ち上がる。また、クロック信号ＣＬＫの周波数が低い程（クロック信号ＣＬＫの周期が長い程）、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の後段の方で信号Ｂが立ち上がる。このため、遅延制御部２４は、前段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が高いものとみなし、後段の方の遅延回路から信号を入力すると、クロック信号ＣＬＫの周波数が低いものとみなす。
【００８９】
すなわち、本実施形態においては、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑに基づいてクロック信号ＣＬＫの周波数を検出している。先に述べた様に周波数検出用遅延列６２の各遅延回路６２−０〜６２−７の遅延時間を上段遅延列２２の各遅延回路２３−０〜２３−７の第１補正遅延時間よりも十分に長く設定しているので、クロック信号ＣＬＫの周波数が低く、クロック信号ＣＬＫの周期が長くても、周波数検出用遅延列６２がオーバーフローする以前に、信号Ａの次の立ち上がり時点に達して、周波数検出用遅延列６２の各遅延回路６２−０〜６２−７のいずれかで信号Ｂが立ち上がり、各信号ｊ〜ｑのいずれかが出力され、クロック信号ＣＬＫの周波数が検出される。
【００９０】
一方、クロック信号の同期精度を劣化させないために、上段遅延列２２の各遅延回路２２−０〜２２−７の遅延時間を短くしている。従って、第１実施形態では、クロック信号ＣＬＫの周期が長くなると、上段遅延列２２がオーバーフローし、最終段の遅延回路２２−７からの信号ａが遅延制御部２４に加えられることになる。この場合、遅延制御部２４は、信号ａに基づいてクロック信号ＣＬＫの周期を長いと判定することができても、どの程度長いかを判定することができない。
【００９１】
本実施形態においては、周波数検出用遅延回路６１の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑ（大まかな間隔の各周波数）に対応して大まかな間隔で各時間を予め設定している。遅延回路２４は、周波数検出用遅延回路６１の各遅延回路６２−０〜６２−７からの各信号ｊ〜ｑのいずれかを入力すると、入力した信号に対応する時間を選択して、該時間を上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間として設定する。
【００９２】
この後、遅延回路２４は、上段遅延列２２の各遅延回路２３−０〜２３−７からの各信号ａ〜ｈに基づいてクロック信号ＣＬＫの周波数を高精度で検出し、クロック信号ＣＬＫの周波数に応じて、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を高精度で設定する。
【００９３】
この様な本実施形態のタイミング発生回路の動作を図７のフローチャートに従って要約して説明する。
【００９４】
クロック信号ＣＬＫが入力されると（ステップ３０１）、信号Ｂが周波数検出用遅延列６２に加えられる。これに応答して、例えば周波数検出用遅延列６２の最終段の遅延回路６２−３から遅延制御部２４へと信号ｍが加えられる（ステップ３０２）。
【００９５】
遅延制御部２４は、信号ｍを入力すると、大まかな間隔で予め設定された各時間のうちから該信号ｍに対応する時間を選択して、該時間を上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間として設定する（ステップ３０３）。これによって、例えば上段遅延列２２の遅延回路２２−４において信号Ｂが立ち上がり、該遅延回路２２−４から遅延制御部２４へと信号ｅが加えられる（ステップ３０４）。
【００９６】
遅延制御部２４は、信号ｅを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された時間だけ短くする（ステップ３０５）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−７に移ると、該遅延回路２２−７から遅延制御部２４へと信号ｉが加えられる（ステップ３０６）。
【００９７】
遅延制御部２４は、信号ｉを入力すると、上段遅延列２２の前半分の各遅延回路２２−０〜２２−３及び下段遅延列２３の前半分の各遅延回路２３−０〜２３−３の遅延時間を予め設定された僅かの時間だけ長くする（ステップ３０７）。これによって、例えば信号Ｂの立ち上がりが上段遅延列２２の遅延回路２２−６に移ると、該遅延回路２２−６から遅延制御部２４へと信号ｈが加えられる（ステップ３０７）。
【００９８】
遅延制御部２４は、信号ｈを入力すると、遅延時間の調節を停止する。このとき、入力バッファ１１からの信号Ａは、下段遅延列２３の各遅延回路２２−０〜２２−５によって遅延時間Ｔｃｋ−（ｄ１＋ｄ２）だけ遅延された後に出力バッファ１３に加えられ、これによって入力バッファ１１に入力されるクロック信号ＣＬＫと出力バッファ１３より出力されるクロック信号ＩＣＬＫが相互に同期する（ステップ３０８）。
【００９９】
図１０は、本発明のタイミング発生回路の第３実施形態を示すブロック図である。図１０において、入力回路４０１は、クロック信号ＣＬＫを入力して、遅延時間ｄ１だけ遅延した信号Ａを出力する。第１可変遅延部４０２は、信号Ａを入力して、更に遅延時間Ｄ１だけ遅延した信号Ｃを出力し、第２可変遅延部４０３は、信号Ｃを入力して、更に遅延時間Ｄ２だけ遅延した信号Ｄを出力する。出力回路４０４は、信号Ｄを入力して、更に遅延時間ｄ２だけ遅延しクロック信号ＩＣＬＫを出力する。この出力されたクロック信号ＩＣＬＫは、クロック信号ＣＬＫに同期している。
【０１００】
周波数検知回路４０５は、信号Ａを入力して、この信号Ａの周波数（クロック信号の周波数）を検出し、周波数が低くなる程、第１可変遅延部４０２による遅延時間Ｄ１を大きくする。周波数を検出し、その周波数によって第１可変遅延部４０２の遅延を調整し、第１可変遅延部４０２をロックする。これは、第２可変遅延部４０３を調整中に第１可変遅延部４０２の遅延が変化すると、調整ができなくなるためである。
【０１０１】
ダミー入力回路４０６は、クロック信号ＩＣＬＫを入力し、遅延時間ｄ１だけ遅延した信号Ｂを出力する。位相比較回路４０７は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部４０３による遅延時間Ｄ２を調節する。これによって第２可変遅延部４０３から出力される信号Ｄはクロック信号ＣＬＫに対して遅延時間−ｄ２だけ遅延し（時間ｄ２だけ進ませ）、出力回路４０４によって更に遅延時間ｄ２だけ遅延される。この結果、出力回路４０４から出力されたクロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１０２】
図１１は、第２可変遅延部４０３の構成を例示している。第２可変遅延部４０３は、トランジスタを含む８つのインバータ（遅延回路）４１１を直列接続してなり、２つのインバータ４１１毎に出力を取り出す。１段目出力の遅延時間が最も短く、後段方で出力の遅延時間が長くなる。位相比較回路４０７は、第２可変遅延部４０３の各段の出力のうちから信号Ａと信号Ｂが同期する様な出力を選択し、これを信号Ｄとして出力する。
【０１０３】
第２可変遅延部４０３においては、各段の遅延時間の間隔が短くなる様に、インバータ４１１を構成するトランジスタのＷ／Ｌ、容量及び抵抗等を調整している。特に、トランジスタのＬを最小にし、容量も最小にする。
【０１０４】
図１２は、第１可変遅延部４０２の構成を例示している。第１可変遅延部４０２は、トランジスタを含む８つのインバータ（遅延回路）４１２を直列接続してなる。１段目出力の遅延時間が最も短く、後段の方で出力の遅延時間が長くなる。周波数検知回路４０５は、信号Ａの周波数が低くなる程、第１可変遅延部４０２の後段の方の出力を選択し、これを信号Ｃとして出力する。
【０１０５】
第１可変遅延部４０２においては、各段の遅延時間の間隔が長くなる様に、インバータ４１２を構成するトランジスタのＷ／Ｌ、容量及び抵抗等を調整している。特に、トランジスタのＬを大きくし、容量も大きくする。また、インバータの容量等を可変にして、このインバータの容量を制御することにより遅延時間を変更する様にしても構わない。
【０１０６】
尚、図１１及び図１２に示す複数段の遅延回路は一例に過ぎず、遅延回路の構成や各遅延回路の段数を適宜に設定することができる。
【０１０７】
さて、第１可変遅延部４０２によってクロック信号ＣＬＫを遅延させる。この遅延時間Ｄ１は、クロック信号ＣＬＫの周波数に応じて決められる。この遅延時間Ｄ１の分解能は、第１可変遅延部４０２の１段の遅延回路の遅延時間に相当するため、精度の高い調整はできない。クロック信号ＩＣＬＫは、第２可変遅延部４０３からの信号Ｄに対して遅延時間ｄ２だけ遅れる。このため、第２可変遅延部４０３からの信号Ｄの遅延時間は、−ｄ２とならなければならない。第１可変遅延部４０２からの信号Ｃを第２可変遅延部４０３によって遅延させて最終的に調整するためには、信号Ｃが遅延時間−ｄ２の信号Ｄよりも前に来なければならない。従って、第１可変遅延部４０２からの信号Ｃの遅延時間（ｄ１＋Ｄ１）が遅延時間（−ｄ２−Ｐ）となる様に、周波数検知回路４０５は、第１可変遅延部４０２による遅延時間Ｄ１を制御する。遅延時間−Ｐの範囲は、第２可変遅延部４０３で十分に遅らせることができる程度にする。
【０１０８】
そして、第１可変遅延部４０２からの信号Ｃを第２可変遅延部４０３及び位相比較回路４０７によって調整する。位相比較回路４０７によって各信号Ａ、Ｂの立ち上がりが一致するまで（実際にはそれぞれの立ち上がりがある同一の範囲に収束するまで）、第２可変遅延部４０３による遅延時間Ｄ２を調整する。
【０１０９】
第２可変遅延部４０３の遅延回路の１段当たりの遅延時間が小さい（分解能が高い）ため、高精度の調整が可能である。また、第１可変遅延部４０２によって大きな遅延時間をとなっており、第２可変遅延部４０３によって遅延時間を大きくする必要がないため、第２可変遅延部４０３の遅延回路の段数を少なくすることができ、第２可変遅延部４０３の占有面積の縮小につながる。第１可変遅延部４０３は、遅延回路の１段当たりの遅延が大きくなるように設計されており、少ない段数で大きな遅延時間を設定することができるので、第１可変遅延部４０３の占有面積が大きくなることはない。
【０１１０】
図１３は、本発明のタイミング発生回路の第４実施形態を示すブロック図である。図１３において、入力回路４２１は、クロック信号ＣＬＫを入力して、遅延時間ｄ１だけ遅延した信号Ａを出力する。第１可変遅延部４２２は、信号Ａを入力して、更に遅延時間Ｄ１だけ遅延した信号Ｃを出力し、第２可変遅延部４２３は、信号Ｃを入力して、更に遅延時間Ｄ２だけ遅延した信号Ｅを出力する。出力回路４２４は、信号Ｅを入力して、更に遅延時間ｄ２だけ遅延しクロック信号ＩＣＬＫを出力する。この出力されたクロック信号ＩＣＬＫは、クロック信号ＣＬＫに同期している。
【０１１１】
遅延回路４３１は、信号Ｃを入力し、遅延時間ｄｘだけ遅延した信号をダミー入出力回路４３２に出力する。ダミー入出力回路４３２は、遅延回路４３１からの信号を更に遅延時間（ｄ１＋ｄ２）だけ遅延した信号Ｂを出力する。第１位相比較回路４３３は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部４２３による遅延時間Ｄ２を調節する。これによって第２可変遅延部４２３から出力される信号Ｃは、クロック信号ＣＬＫに対して遅延時間−（ｄ２＋ｄｘ）だけ遅延される。
【０１１２】
ダミー入力回路４３４は、クロック信号ＩＣＬＫを入力し、遅延時間ｄ１だけ遅延した信号Ｄを出力する。第２位相比較回路４３５は、信号Ａと信号Ｄを入力し、両者の信号が同期する様に第２可変遅延部４２３による遅延時間Ｄ２を調節する。これによって第２可変遅延部４２３から出力される信号Ｅは、クロック信号ＣＬＫに対して遅延時間−ｄ２だけ遅延しており、出力回路４２４によって更に遅延時間ｄ２だけ遅延される。この結果、出力回路４２４から出力されたクロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１１３】
さて、第１可変遅延部４２２は、各信号Ａ、Ｂの立ち上がりが一致するまで、遅延時間Ｄ１を調整する。実際には、各信号Ａ、Ｂの立ち上がりをある同一の範囲に収束させて、この後に遅延時間Ｄ１の揺らぎを防ぐために該遅延時間Ｄ１をロックする。この遅延時間Ｄ１の分解能は、第１可変遅延部４２２の１段の遅延回路の遅延時間に相当するため、精度が高くない。
【０１１４】
第１可変遅延部４２２からの信号Ｃを第２可変遅延部４２３によって遅延させて最終的に調整するためには、信号Ｃが遅延時間−ｄ２の信号Ｅよりも前に来なければならない。このため、遅延時間ｄｘの遅延回路４３１を挿入し、第１可変遅延部４２２の出力Ｃの遅延時間を−（ｄ２＋ｄｘ）としている。
【０１１５】
ただし、第１可変遅延部４２２による遅延時間の調整精度が悪く、遅延時間±Ｋの誤差を含むものとする。遅延時間Ｋは、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間に相当する。第１可変遅延部４２２の遅延時間は、遅延回路の段数で制御されているため、１段当たりの遅延時間よりも高い精度で遅延時間を調整することはできない。そのため、第１可変遅延部４２２からの信号Ｃの遅延時間は、−（ｄ２＋ｄｘ）±Ｋとなる。
【０１１６】
第２可変遅延部４２３によって、信号Ｃの遅延時間−（ｄ２＋ｄｘ）±Ｋの成分ｄｘ±Ｋをキャンセルせねばならない。この成分の遅延時間ｄｘ±Ｋが第２可変遅延部４２３の最大遅延時間よりも大きくなると、信号Ｅを遅延時間−ｄ２まで遅延させることができなくなる。また、この遅延時間ｄｘ±Ｋが負の値になると、信号Ｃ及びＥが遅延時間−ｄ２よりも進んでしまい、第２可変遅延部４２３の遅延によって信号Ｅの遅延時間を良い方向に調整することは不可能になる。この様な条件を満たす様に、遅延時間ｄｘ、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間、及び第２可変遅延部４２３の最大遅延時間を設定する必要がある。
【０１１７】
また、第２可変遅延部４２３の遅延回路の１段当たりの遅延時間は、本実施形態のタイミング発生回路の最小分解能に関係する。第１可変遅延部４２２の最大遅延時間は、本実施形態のタイミング発生回路が扱うクロック信号の下限周波数に関係する。この下限周波数を延ばすため、第１可変遅延部４２２の遅延回路の１段当たりの遅延時間をクロック信号の周波数に応じて変更できる様にすれば、更に扱い得るクロック信号の周波数範囲を広くすることができる。このとき、第１可変遅延部４２２の誤差の遅延時間Ｋが大きくなるため、この誤差の遅延時間Ｋが大きくなることを考慮した上で、遅延時間ｄｘ±Ｋが第２可変遅延部４２３の最大遅延時間よりも大きくならず、かつ遅延時間ｄｘ±Ｋが負の値にならない様に調整する必要がある。
【０１１８】
図１４は、本発明のタイミング発生回路の第５実施形態を示すブロック図である。図１４において、入力バッファ３１１は、クロック信号ＣＬＫを入力すると、クロック信号ＣＬＫを遅延時間ｄ１だけ遅延して信号Ａを形成し、信号Ａを第１タイミング補正部３１２に出力する。第１タイミング補正部３１２は、この信号Ａを更に遅延時間Ｔｃｋ−（ｄ１＋ｄ２＋ｄｘ）だけ遅延して、信号Ｃを第２タイミング補正部３１３に加える。第２タイミング補正部３１３は、信号Ｃを更に遅延時間ｄｘだけ遅延して、信号Ｅを出力バッファ３１４に加える。出力バッファ３１４は、この信号Ｅを更に遅延時間ｄ２だけ遅延してクロック信号ＩＣＬＫを出力する。この結果、出力されたクロック信号ＩＣＬＫが入力されたクロック信号ＣＬＫよりも１周期だけ遅延され、両者のクロック信号が互いに同期する。
【０１１９】
第１タイミング補正部３１２は、第１遅延回路３２１、第２遅延回路３２２、大きな遅延時間を有する複数の遅延回路３２３からなる上段遅延列３２４、同遅延時間を有する複数の遅延回路３２５からなる下段遅延列３２６を備えている。第１及び第２遅延回路３２１，３２２は、信号Ａを遅延時間（ｄ１＋ｄ２＋ｄｘ）だけ遅延し、信号Ｂを上段遅延列３２４に入力する。上段遅延列３２４は、信号Ｂを順次伝達し、信号Ａの次の立ち上がりで、信号ｂ〜ｉのいずれかを下段遅延列３２６に出力する。下段遅延列３２６は、信号Ａを順次伝達し、信号ｂ〜ｉのいずれかに応答して信号Ｃを出力する。これによって図１５のタイミングチャートに示す様に、信号Ｃがクロック信号ＣＬＫに対して時間（ｄｘ＋ｄ２）だけ進むことになる。
【０１２０】
第２タイミング補正部３１３は、遅延回路３３１、小さな遅延時間を有する複数の遅延回路３３２からなる上段遅延列３３３、同遅延時間を有する複数の遅延回路３３４からなる下段遅延列３３５を備えている。遅延回路３３１は、信号Ｃを遅延時間（ｄ１＋ｄ２）だけ遅延し、信号Ｄを上段遅延列３３３に入力する。上段遅延列３３３は、信号Ｄを順次伝達し、信号Ａの次の立ち上がりで、信号ｂ〜ｉのいずれかを下段遅延列３３５に出力する。下段遅延列３３５は、信号Ｃを順次伝達し、信号ｂ〜ｉのいずれかに応答して信号Ｅを出力する。これによって図１５のタイミングチャートに示す様に、信号Ｅがクロック信号ＣＬＫに対して時間ｄ２だけ進むことになる。
【０１２１】
この信号Ｅは、出力バッファ３１４によって遅延時間ｄ２だけ遅延されてからクロック信号ＩＣＬＫとして出力される。この結果、クロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１２２】
本実施形態では、第１タイミング補正部３１２の各遅延列３２４，３２６の各遅延回路の遅延時間が大きく、第２タイミング補正部３１３の各遅延列３３３，３３５の各遅延回路の遅延時間が小さくされている。第２遅延回路３２２の遅延時間ｄｘは、信号Ｃを信号Ｅよりも前に来るようにするための調整用の遅延時間である。第２タイミング補正部３１３は、信号Ｃを遅らせることができても、進ませることはできない。このため、遅延時間ｄｘによって信号Ｃを信号Ｅよりも前にもってくる必要がある。遅延時間ｄｘの決定方法は、上記実施形態４と同様である。
【０１２３】
第１タイミング補正部３１２の各遅延列３２４，３２６によって信号Ｃをクロック信号ＣＬＫに対して時間（ｄｘ＋ｄ２）だけ進ませる。第１タイミング補正部３１２の各遅延列３２４，３２６の各遅延回路の遅延時間が大きいため、信号Ｃのタイミング調整の分解能は高くなく、精度の高い調整を行うことはできない。しかし、各遅延列３２４，３２６の占有面積が小さくとも（各遅延回路の段数が少なくても）、広い範囲で遅延時間を調節することができる。第２タイミング補正部３１３の各遅延列３３３，３３５の各遅延回路の遅延時間が小さくされており、信号Ｅの遅延時間を高い分解能で調整することができる。これらの遅延列３３３，３３５によって遅延時間の最終調整を行う。第１タイミング補正部３１２の各遅延列３２４，３２６によって信号Ｃの遅延時間が目標遅延時間のすぐ手前まで調整されているため、第２タイミング補正部３１３の各遅延列３３３，３３５による信号Ｅの遅延時間の調整範囲が狭くて済む。従って、各遅延列３３３，３３５の占有面積も小さくて済む（各遅延回路の段数が少なくて済む）。
【０１２４】
図１６は、本発明のタイミング発生回路の第６実施形態を示すブロック図である。図１６において、入力回路６０１は、クロック信号ＣＬＫを入力して、遅延時間ｄ１だけ遅延した信号Ａを出力しする。第２可変遅延部６０２は、信号Ａを入力して、更に遅延時間Ｄ２だけ遅延した信号を出力し、第１可変遅延部６０３は、該信号を入力して、更に遅延時間Ｄ１だけ遅延した信号Ｃを出力する。第３可変遅延部６０４は、信号Ｃを入力して、更に遅延時間Ｄ３だけ遅延した信号Ｄを出力する。出力回路６０５は、信号Ｄを入力して、更に遅延時間ｄ２だけ遅延しクロック信号ＩＣＬＫを出力する。この出力されたクロック信号ＩＣＬＫは、クロック信号ＣＬＫに同期している。
【０１２５】
ダミー入力回路６０６は、クロック信号ＩＣＬＫ更に遅延時間ｄ１だけ遅延した信号Ｂを出力する。位相比較回路６０７は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第２可変遅延部６０２による遅延時間Ｄ２を調節する。
【０１２６】
周波数検知回路６０８は、信号Ａを入力して、この信号Ａの周波数（クロック信号の周波数）を検出し、周波数が低くなる程、第１可変遅延部６０３による遅延時間Ｄ１を大きくする。これによって、第１可変遅延部６０３からの信号Ｃをクロック信号ＣＬＫに対して略時間ｄ２だけ進ませ、ロックする。
【０１２７】
また、位相比較回路６０７は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第３可変遅延部６０４による遅延時間Ｄ３を調節する。これによって第３可変遅延部６０４から出力される信号Ｄはクロック信号ＣＬＫに対して遅延時間−ｄ２だけ遅延し、出力回路６０５によって更に遅延時間ｄ２だけ遅延される。この結果、出力回路６０５から出力されたクロック信号ＩＣＬＫがクロック信号ＣＬＫに同期する。
【０１２８】
本実施形態では、第１可変遅延部６０３の遅延回路の１段当たりの遅延時間が大きく、第２及び第３可変遅延部６０２，６０４の遅延回路の１段当たりの遅延時間が小さい。信号Ａの周波数に応じて第１可変遅延部６０３の遅延時間Ｄ１を調整するに際し、第２可変遅延部６０２の遅延時間Ｄ２を最大に設定しておく。第１可変遅延部６０３の遅延回路の１段当たりの遅延時間が大きいため、精度の高い調整はできない。この後、遅延時間の微調整を第２及び第３可変遅延部６０２，６０４によって行う。上記実施形態３においては、本実施形態の第２可変遅延部６０２に相当するものがなかったため、第１可変遅延部から出力された信号を遅延時間−ｄ２の信号よりも前に来させる必要があった。これに対して本実施形態においては、第１可変遅延部６０３から出力された信号Ｃを遅延時間−ｄ２の信号の近傍に持ってくれば、前でも後でも構わない。前に来たときには、第３可変遅延部６０４によって信号Ｄを遅延させる。また、先に述べた様に第２可変遅延部６０２の遅延時間Ｄ２を最大に設定して第１可変遅延部６０３の遅延時間Ｄ１を調整したので、後に来たときには、第２可変遅延部６０２の遅延時間Ｄ２を小さくすることによって信号Ｃの遅延時間を調整する。第２及び第３可変遅延部６０２，６０４の遅延回路の１段当たりの遅延時間が小さいため、第２及び第３可変遅延部６０２，６０４による精度の高い調整が可能である。また、大まかな調整を第１可変遅延部６０３によって行うため、第２及び第３可変遅延部６０２，６０４による遅延時間の調整範囲を広くする必要がなく、第２及び第３可変遅延部６０２，６０４の遅延回路の段数を少なくすることができ、第２及び第３可変遅延部６０２，６０４の占有面積を小さくすることができる。
【０１２９】
図１７は、本発明のタイミング発生回路の第７実施形態を示すブロック図である。本実施形態では、図１６に示す周波数検知回路６０８の代わりに、ダミー入出力回路６１１及び位相比較回路６１２を挿入している。
【０１３０】
ダミー入出力回路６１１は、第１可変遅延部６０３からの信号Ｃを入力し、遅延時間（ｄ１＋ｄ２）だけ遅延した信号Ｂを出力する。位相比較回路６１２は、信号Ａと信号Ｂを入力し、両者の信号が同期する様に第１可変遅延部６０３による遅延時間Ｄ１を調節する。これによって第１可変遅延部６０３から出力される信号Ｃは、クロック信号ＣＬＫに対して略時間ｄ２だけ進む。このとき、ある程度の範囲（第１可変遅延部６０３で調整可能な範囲）に遅延を調整し、第１可変遅延部６０３をロックする。
【０１３１】
本実施形態でも、第１可変遅延部６０３から出力された信号Ｃを遅延時間−ｄ２の信号の近傍に持ってくれば、前でも後でも構わない。また、第２及び第３可変遅延部６０２，６０４の遅延回路の１段当たりの遅延時間が小さいため、第２及び第３可変遅延部６０２，６０４による精度の高い調整が可能である。また、大まかな調整を第１可変遅延部６０３によって行うため、第２及び第３可変遅延部６０２，６０４の遅延回路の段数を少なくすることができ、第２及び第３可変遅延部６０２，６０４の占有面積を小さくすることができる。
【０１３２】
尚、上記第４乃至第７実施形態において、上記第３実施形態と同様に、クロック信号の下限周波数を延ばすため、第１可変遅延部の遅延回路の１段当たりの遅延時間をクロック信号の周波数に応じて変更できる様にすれば、更に扱い得るクロック信号の周波数範囲を広くすることができる。
【０１３３】
また、本発明は、上記各実施形態に限定されるものでなく、多様に変形することができ。例えば、各遅延回路の段数を増減したり、第１遅延時間及び第２遅延時間だけでなく、より多種類の遅延時間を設定しても構わない。あるいは、各遅延回路毎に、相互に異なるそれぞれの遅延時間を割り当て、少なくとも１つの遅延回路の遅延時間を調節しても構わない。また、信号の立ち上がりに応答動作しているが、信号の立ち下がりに応答動作する様にしても良い。
【０１３４】
【発明の効果】
以上説明した様に、本発明によれば、クロック信号の周波数に応じて、遅延手段の各遅延回路の少なくとも１つの遅延時間を変更している。これによって、遅延手段による最大遅延時間を調節することができる。このため、クロック信号の周波数にかかわらず、クロック信号の同期を調節することができる。例えば、クロック信号の周波数が低くなる程、つまり該クロック信号の周期が長くなる程、遅延手段の各遅延回路の少なくとも１つの遅延時間を長くして、遅延手段による最大遅延時間を該クロック信号の周期よりも長くすれば、該クロック信号の同期を調節することができる。
【０１３５】
また、遅延手段の前段側の各遅延回路の遅延時間を変更し、後段側の各遅延回路の遅延時間を短く設定し、後段側の各遅延回路のいずれかよりクロック信号が出力される様に、前段側の各遅延回路の遅延時間を変更し、該遅延手段による最大遅延時間を調節している。後段側の各遅延回路が短い遅延時間を有するので、後段側の各遅延回路のいずれかよりクロック信号を出力させれば、クロック信号の出力タイミングを高精度で調節することができ、クロック信号の同期を高精度で維持することができる。この結果、クロック信号の周期にかかわらず、クロック信号の同期を高精度で維持することができる。
【０１３６】
すなわち、各遅延回路の段数が制限されていても、クロック信号の周波数にかかわらず、該クロック信号の同期を高精度で調節することができる。
【０１３７】
また、本発明によれば、遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行っている。
【０１３８】
大まかな遅延時間の調整を行う遅延部は、小さな占有面積でありなが遅延時間を大きくできるという利点がある。また、精度の高い遅延時間の調整を行う遅延部は、遅延時間を高精度で調整できるという利点がある。これらの遅延部を組み合わせると、クロック信号の周波数が広い周波数帯域で急激に変動しても、大まかな遅延時間の調整を行う遅延部によってクロック信号の遅延時間を荒く速やかに調整することができ、この後に精度の高い遅延時間の調整を行う遅延部によってクロック信号の遅延時間を高精度で調整することができる。換言すれば、短い遅延時間を有する遅延部を採用することができ、かつ周期の長いクロック信号の同期を調節することができる。
【図面の簡単な説明】
【図１】本発明のタイミング発生回路の第１実施形態を示すブロック図である。
【図２】図１のタイミング発生回路の動作を示すフローチャートである。
【図３】図１のタイミング発生回路における遅延回路の一例を示す回路図である。
【図４】図１のタイミング発生回路における遅延回路の他の例を示す回路図である。
【図５】図１のタイミング発生回路における遅延回路の別の例を示す回路図である。
【図６】本発明のタイミング発生回路の第２実施形態を示すブロック図である。
【図７】図６のタイミング発生回路の動作を示すフローチャートである。
【図８】従来のタイミング発生回路を示すブロック図である。
【図９】図８の回路における各信号を示すタイミングチャートである。
【図１０】本発明のタイミング発生回路の第３実施形態を示すブロック図である。
【図１１】図１０の回路における第２可変遅延部の構成を例示する回路図である。
【図１２】図１０の回路における第１可変遅延部の構成を例示する回路図である。
【図１３】本発明のタイミング発生回路の第４実施形態を示すブロック図である。
【図１４】本発明のタイミング発生回路の第５実施形態を示すブロック図である。
【図１５】図１４の回路における各信号を示すタイミングチャートである。
【図１６】本発明のタイミング発生回路の第６実施形態を示すブロック図である。
【図１７】本発明のタイミング発生回路の第７実施形態を示すブロック図である。
【図１８】従来のタイミング発生回路の他の例を示すブロック図である。
【符号の説明】
１１ 入力バッファ
１２ タイミング補正部
１３ 出力バッファ
２１ 遅延回路
２２ 上段遅延列
２２−０〜２２−７ 遅延回路
２３ 下段遅延列
２３−０〜２３−７ 遅延回路
２４ 遅延制御部
４０１ 入力回路
４０２ 第１可変遅延部
４０３ 第２可変遅延部
４０４ 出力回路
４０５ 周波数検知回路
４０６ ダミー入力回路
４０７ 位相比較回路
Claims (20)
- クロック信号を順次伝達する複数の遅延回路からなる遅延手段を備え、該遅延手段の各遅延回路のいずれかより該クロック信号を出力することによって該クロック信号を任意の時間遅延させてから出力するタイミング発生回路において、
前記クロック信号の周波数を検出する検出手段と、
前記検出手段によって検出された該クロック信号の周波数に応じて、前記遅延手段の各遅延回路の少なくとも１つの遅延時間を変更する制御手段とを備え、
前記検出手段は、前記クロック信号を順次伝達する複数の遅延回路を備え、前記遅延手段の各遅延回路のいずれかより少なくとも１周期遅延された該クロック信号のパルスが出力されたタイミングで、該クロック信号の同じパルスが該検出手段の各遅延回路のいずれより出力されたかに応じて該クロック信号の周波数を検出する、タイミング発生回路。 - 遅延時間が変更される前記遅延手段の遅延回路はインバータを含み、
前記制御手段は、前記遅延回路のインバータに供給される電流を変更することによって該遅延回路の遅延時間を変更する請求項１に記載のタイミング発生回路。 - 遅延時間が変更される前記遅延手段の遅延回路はインバータを含み、
前記制御手段は、前記遅延回路のインバータに供給される電圧を変更することによって該遅延回路の遅延時間を変更する請求項１に記載のタイミング発生回路。 - 遅延時間が変更される前記遅延手段の遅延回路はインバータ、及び該インバータによって駆動される受動素子を含み、
前記制御手段は、前記遅延回路の受動素子の値を変更することによって該遅延回路の遅延時間を変更する請求項１に記載のタイミング発生回路。 - クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、
前記遅延手段は、遅延時間の大きな第１遅延部と、遅延時間の小さな第２遅延部を含み、
前記第１遅延部によって大まかな遅延時間の調整を行い、前記第２遅延部によって精度の高い遅延時間の調整を行う構成であり、
前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を調整する周波数検出手段と、
前記クロック信号の位相ずれに基いて、前記第２遅延部による遅延時間を調整する位相比較手段とをさらに備える、タイミング発生回路。 - 前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を目標遅延時間近傍に調整する周波数検出手段と、
前記クロック信号の位相ずれに基いて、前記第２遅延部による遅延時間を前記目標遅延時間に調整する位相比較手段とを備える請求項５に記載のタイミング発生回路。 - 前記第１遅延部は、前記クロック信号の入力側に設けられ、前記第２遅延部は、該クロック信号の出力側に設けられた請求項５に記載のタイミング発生回路。
- 前記第１遅延部及び前記第２遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する請求項５に記載のタイミング発生回路。
- クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、
前記遅延手段は、遅延時間の相互に異なる複数の遅延部を含み、
前記各遅延部によって大まかな遅延時間の調整及び精度の高い遅延時間の調整をそれぞれ行う構成であり、
前記クロック信号の周波数に基いて、大まかな遅延時間の調整を行うための少なくとも１つの前記遅延部による遅延時間を調整する周波数検出手段と、
前記クロック信号の位相ずれに基いて、精度の高い遅延時間の調整を行うための少なくとも１つの前記遅延部による遅延時間を調整する位相比較手段とをさらに備える、タイミング発生回路。 - 大まかな遅延時間の調整を行うための前記遅延部は、前記クロック信号の入力側に設けられ、精度の高い遅延時間の調整を行うための前記遅延部は、該クロック信号の出力側に設けられた請求項９に記載のタイミング発生回路。
- 少なくとも３つの前記各遅延部を備え、
該各遅延部は、大まかな遅延時間の調整から精度の高い遅延時間の調整まで少なくとも３段階の調整をそれぞれ行う請求項９に記載のタイミング発生回路。 - 前記各遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する請求項９に記載のタイミング発生回路。
- クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、
前記遅延手段は、大まかな遅延時間の調整を行うための第１遅延部、及び精度の高い遅延時間の調整を行うための第２及び第３遅延部を含み、
前記クロック信号の周波数に基いて、前記第１遅延部による遅延時間を調整する周波数検出手段と、
前記クロック信号の位相ずれに基いて、前記第２及び第３遅延部による遅延時間を調整する位相比較手段とを備えるタイミング発生回路。 - クロック信号を任意の時間遅延させてから出力する遅延手段を備えるタイミング発生回路において、
前記遅延手段は、大まかな遅延時間の調整を行うための第１遅延部、及び精度の高い遅延時間の調整を行うための第２及び第３遅延部を含み、
前記クロック信号の位相ずれに基いて、前記第１遅延部による遅延時間を調整する第１位相検出手段と、
前記クロック信号の位相ずれに基いて、前記第２及び第３遅延部による遅延時間を調整する第２位相比較手段とを備えるタイミング発生回路。 - 前記各遅延部は、前記クロック信号を順次伝達する複数の遅延回路をそれぞれ含み、該各遅延回路のいずれかより出力された該クロック信号を出力する請求項１３又は１４に記載のタイミング発生回路。
- 最も小さな遅延時間を有する前記遅延手段は、製造上可能な最も短い遅延時間に設定される請求項５、９、１３、１４のいずれかに記載のタイミング発生回路。
- 前記遅延手段は、トランジスター、容量及び抵抗を含み、前記トランジスタのＷ／Ｌ、前記容量及び前記抵抗を調整することによって該遅延回路の面積を増大させずに遅延時間を大きくした請求項５、９、１３、１４のいずれかに記載のタイミング発生回路。
- 前記遅延手段は、遅延時間の調節が可能である請求項５、９、１３、１４のいずれかに記載のタイミング発生回路。
- 大まかな遅延時間の調整により得られる前記クロック信号のタイミングが目標タイミングよりも前にあり、該タイミングを精度の高い遅延時間の調整により該目標タイミングに変更する請求項５又は９に記載のタイミング発生回路。
- 大まかな遅延時間の調整により得られる前記クロック信号のタイミングが目標タイミングよりも前にある様に、前記遅延部の誤差を考慮した上で該遅延部の遅延時間を設定した請求項１９に記載のタイミング発生回路。
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