JPH0335613A - 遅延調整回路およびこれを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高速ディジタル回路におけるデータ信号、クロ
ック信号等の位相調整のための遅延調整回路ならびに出
力の遅延調整を行うデータ処理装置に関する。

［従来の技術〕 第３図はこの種の遅延調整回路の従来例の構成を示す回
路図であり、１００Ｍｂ／ｓ程度までの速度を扱う装置
では、デバイスの遅延時間および配線による遅延時間に
よりデータ・データ間、データ・クロック間で位相差が
生じるためタイミング設計が必要となり、位相を調整す
るために遅延時間を変化させる遅延調整回路が用いられ
ている。

第３図の遅延調整回路は遅延調整用のゲートｌの接続段
数と遅延調整用の配線２の配線長を用いて、所望の遅延
時間を設定できる。また、別の従来例として、ゲートｌ
を用いず配線２だけを用いて配線長を変えることにより
、微細な遅延調整を行なうものもある。この他に、光波
術において遅延時間を変化させる回路構成に関連するも
のとして、昭和５８年度電子通信学会総合全国大会予稿
１７８９に記載された光遅延調整回路があり、その回路
構成を第４図に示す。光データ信号の方路を選択する２
個の光スイツチ１６．および１６２とその選択動作の制
御を行うスイッチ制御部１７および遅延調整用の長さの
異なる３本の光フアイバ遅延線１５１．１５□、１５３
からなり、光データ信号の入力から出力までの遅延時間
の調整をするため光スイツチ１６．および１６□で方路
選択を行ない、１本のファイバ遅延線を選択することに
より入出力間の遅延時間を変化させている。

［発明が解決しようとする課題］ 上述した第２図の遅延調整回路を数百Ｍ　ｂ　／　ｓな
いし数Ｇ　ｂ　／　ｓの高速範囲に適用すると、タイミ
ング設計に必要となる遅延調整時間が、小さい場合には
数百ｐｓ程度となるので個々のデバイスの遅延時間のば
らつきが無視できなくなり、例えば、一つのゲートによ
る遅延時間が４１０ｐｓ〜１１０ｐｓのときは、１００
ｐｓ程度の微調整を行なうことは難しい。また、遅延調
整時間が数ｎＳ程度を必要とするとき、ゲートの多段接
続が必要となり、ゲートを多段接続することにより、さ
らに遅延時間のばらつきが増大し微調整が困難となる。

このように、ゲートと配線を縦列につなぎ遅延調整を行
なう遅延調整回路は、ゲートでのばらつきが大きく微調
整ができないという欠点がある。配線のみを用い、配線
長により遅延時間を調整する回路は微調整が可能である
。しかし、配線による遅延は約７０　ｐ　ｓ　／　ｃ　
ｍであり、例えばｌｎｓの位相調整を必要とする場合に
は、約１５ｃｍの配線をひかなくてはならない。このよ
うに、配線のみによる遅延調整では配線が数十ｃｍ以上
になる可能性があり、配線収容性が悪化し、また、電気
的特性が劣化するという欠点がある。

また、第４図に示した光遅延調整回路の構成を電気信号
用の構成におきかえて、光フアイバ遅延線のかわりに配
線を用いれば微調整可能となる。しかし、従来例で述べ
た配線のみの遅延調整回路と同様、数ｎｓ程度の遅延を
必要とするときは配線長が長くなり、配線収容性が悪く
、電気的特性が劣化するという欠点がある。

さらに、前記遅延調整回路を用いた装置では遅延調整を
マニュアルで行なう。この場合、データ信号とクロック
信号の位相関係をモニターしつつ調整するが、装置に組
み込んだ状態での高速信号のモニターは信号波形の劣化
をひきおこす。現状では高速信号波形を忠実に再現する
モニター回路を構成することは難しく、実際のデータ・
クロック間の位相関係をチエツクすることは困難である
。

本発明の目的は、上述した課題を解決し、高速ディジタ
ル回路で必要となる信号の位相調整を容易に、かつ、十
分な精度で実現できる遅延調整回路およびこれを用いて
遅延調整を自動化したデータ処理装置を提供することに
ある。

〔課題を解決するための手段１ 本発明の遅延調整回路（請求項１）は、それぞれ、少な
くとも１段のゲートを有し遅延時間の異なるｎ個（ｎは
所定の正整数）の遅延回路と、人力された信号をこれら
ｎ個の遅延回路に分配するｌ対ｎ分配回路と、入力され
た粗調整用制御信号にしたがいｎ個の遅延回路のうちか
ら１個の遅延回路を選択するｎ対１セレクタとよりなる
粗調整部と、 それぞれの配線長が、前記粗調整部の遅延回路相互間の
遅延時間差を補間する遅延時間を与えるように異なるｍ
個（ｍは所定の正整数）の配線と、粗調整部から入力さ
れた信号をこれらｍ個の配線に分配する１対ｍ分配回路
と、入力された微調整用制御信号にしたがいｍ個の配線
中から１個の配線を選択するｍ対１セレクタとよりなる
微調整部とを有している。

また、この遅延調整回路を用いる本発明のデータ処理装
置（請求項２）は、 データ処理装置がアクティブとされている間、監視パタ
ーンを発生する監視パターン発生回路と、 入力側の位相同期回路からの入力信号と監視パターン発
生回路から入力される監視パターンのいずれか一方を、
別途、入力されたセレクタ制御クロックにしたがい選択
してデータ処理部に送出するセレクタと、 出力側の位相同期回路の後段に設置され、位相同期回路
を介してデータ処理部から送出された出力信号を受けて
外部に出力し、別途、入力された分配制御クロックにし
たがい出力信号のフレーム中より所定ビット数の監視デ
ータを抽出する分配回路と、 監視データを前記監視パターンと照合して、両者が一致
しないとき、アラーム信号を出力する監視パターン照合
回路と、 出力側の位相同期回路の動作クロックを出力する請求項
１記載の遅延調整回路と、 前記アラーム信号が入力されるごとに、遅延調整回路用
の微調整用制御信号および粗調整用制御信号を出力して
遅延調整回路に遅延時間を順次に選択させる制御回路と
、 データ処理装置の基準クロックより、セレクタに監視パ
ターンの取り込みを指示する前記セレクタ制御クロック
と、分配回路に前記監視データの抽出を指示する、セレ
クタ制御クロックより所望の遅延時間だけ位相の遅れた
前記分配制御クロックとを生成する制御クロック発生部
とを有している。

［作　　　用］ 請求項１の遅延調整回路はゲートより構成されたｎ個の
遅延回路よりなる粗調整部と、長さを異にするｍ個の配
線による微調整部を有し、それぞれ対応する分配回路と
セレクタを用いてそれらのうちから１個の通信ルートを
選択するもので、遅延調整の選択範囲をひろげ、かつ、
両調整部を接続したことにより、粗調整部のｎ個の遅延
回路間の遅延時間差をゲートのばらつきを含めて微調整
部で補間できるようになり、広範囲にわたり十分な精度
を確保しつつ遅延調整を行なうことが可能となる。また
。粗調整部でゲートを用いたことにより配線のみで行な
う場合とくらべて配線収容性がよくなり、これは、必要
とする遅延時間が大きいほど適している。

請求項２のデータ処理装置は、その動作中、予め定めら
れた監視パターンを常時、発生して入力信号の１フレー
ム中の所定の位置にこの監視パターンを挿入し、出力側
で遅延調整回路により設定された遅延時間だけ位相が遅
れている出力信号中から、所望の遅れタイミングで監視
データを抽出して元の監視パターンと照合することによ
り、両者が一致しないときは制御回路を介して遅延調整
回路の設定を順次に、抽出した監視データが監視パター
ンに一致するまで再調整することにより、出力信号の位
相遅れを所望の値に自動的に調整するものであり、信号
波形の劣化を生じるモニターを省略でき、また、外部環
境の変動による位相変化に対しても十分に対応できる。

［実　施　例］ 次に、本発明の実施例につき図面を参照して説明する。

第１図は本発明の遅延調整回路の一実施例の構成を示す
ブロック図である。

粗調整部２０は、それぞれゲート１等の遅延時間の差ま
たは段数の差により遅延時間が順に異なるｎ個の遅延回
路１１〜１ｎと、入力信号をｎ個の遅延回路１．〜１．
に分配する１対ｎ分配回路３と、入力された粗調整用制
御信号ＣＯＮ　Ｔ　Ｉの指定により１個の遅延回路を選
択するｎ対１セレクタ４とより構成されている。微調整
部２１はそれぞれの長さがり、Ｌ２〜Ｌ、と順に異なる
配線７．７２〜７．と、粗調整部２０のｎ対１セレクタ
４の出力信号を受けてｍ個の配線７１〜７□に分配する
ｌ対ｍ分配回路５と、微調整制御用信号Ｃ０ＮＴ２の指
定によりｍ個のうちの１個の配線を選択するｍ対１セレ
クタとより構成されている。微調整部２１の遅延時間は
粗調整部２０の各遅延回路１１〜１ｏ相互間の遅延時間
差を、さらに微細に補間するもので、配線による遅延時
間は上述したように約７０　ｐ　ｓ　／　ｃ　ｍである
から、例えば、遅延調整を７０ｐｓ単位で変化させるた
めには配線長の差をそれぞれ、約１ｃｍに設定すればよ
い。

次に、本実施例の動作を説明する。

遅延調整が必要な入力信号は、まず１対ｎ分配回路３に
より位相の揃ったｎ出力に分配される。

各出力はそれぞれ、遅延時間が順に異なるｎ個の遅延回
路１．〜ｌｏを経てｎ対１セレクタ４に入力する。次に
、ｎ対ｌセレクタ４により任意の遅延回路１１〜１ｎの
１個を選択することにより、その遅延時間の遅延調整が
可能になる。この時点で粗調整が完了する。粗調整部２
０で選択された信号は１対ｍ分配回路５により位相の揃
ったｍ出力に分配される。各出力は配線長がそれぞれり
。

〜Ｌ、に線長管理されたｍ個の配線７１〜７１を経てｍ
対１セレクタ６に入力する。次に、ｍ対１セレクタ６に
より任意の配線７、〜７．ｓの１個を選択することによ
り、粗調整部２ｏで粗調整された入力信号の遅延時間を
補間して、さらに精度よく微細に遅延調整を行なうこと
ができる。

第２図は本発明の遅延調整回路を用いたデータ処理装置
の一実施例の構成を示すブロック図である。

フリップフロップ８１は、位相同期回路を構成し、外部
から入力された複数の直列データを入力してラッチし、
別途、入力される基準クロックＣ１にしたがい位相を揃
えて出力する。監視パターン発生回路１２はデータ処理
装置がアクティブとされた期間中、常時、所定の監視パ
ターンを発生し出力する。セレクタ９は入力側がフリッ
プフロップ８．および監視パターン発生回路１２それぞ
れの出力側と接続しており、別途、入力されたセレクタ
制御クロックＣ２が°゛Ｈ°゛Ｈ°゛レベル監視パター
ンを選択し、セレクタ制御クロックＣ２が“Ｌ”レベル
のときは入力された直列データを選択して、それぞれ出
力する。データ処理部１０は入力された直列データを演
算処理して出力直列データを出力し、入力された監視パ
ターンはそのままの形で出力する。フリップフロップ８
□も位相同期回路を構成し、入力された出力直列データ
または監視パターンをラッチして、別途、入力された遅
延クロックＣ４にしたがい位相を揃えて出力する。分配
回路１１は入力側がフリップフロップ８□の出力側に接
続しており、別途、入力された分配制御クロックＣ５が
Ｈ”レベルの期間中、入力された信号中から所定ビット
数の監視データを取り込み出力し、分配制御信号Ｃ３が
“Ｌ”レベルのときは入力された信号をそのまま外部に
出力する。監視パターン照合回路１３は分配回路１１か
ら入力した監視データを、保持している監視パターン発
生回路１２の発生する監視パターンと同一の監視パター
ンと比較して、両者が異なるときはアラーム信号ＡＬＭ
を出力する。制御回路１４は入力されたアラーム信号Ａ
ＬＭにより、粗調整用信号Ｃ０ＮＴ、および微調整用信
号Ｃ０ＮＴ２を生成する。遅延調整回路１５は上述した
実施例と同一のもので、入力された粗調整用信号Ｃ０Ｎ
Ｔｌおよび微調整用信号Ｃ０ＮＴ２にしたがい、別途、
入力された基準クロックＣ１を指定の遅延時間だけ遅延
させて遅延クロックＣ４を出力する。制御クロック発生
部１６は入力された基準クロックＣＩより所定のセレク
タ制御クロックＣ２および分配制御クロックＣ３を生成
し、フリップフロップ８１と遅延調整回路１５へ基準ク
ロックＣ３を、また、セレクタ９と分配回路１１とへそ
れぞれ、セレクタ制御クロックＣ２と分配制御クロック
Ｃ３を出力する。

なお、入力される直列データは、１フレームがＮ＋４ビ
ツトより構成され、最後の４ビツトが監視パターンの挿
入される位置であり、セレクタ制御クロックＣ２は直列
データのフレームパルス受信時に“Ｌ”レベルとなり、
Ｎ＋１ビツト目からＮ＋４ビツト目までの期間中、“Ｈ
°″レベルとなるように設定されている。また、分配制
御クロックＣ３は、セレクト制御クロックＣ２より所望
の遅延時間だけ遅れて生成されるように設定されている
。

次に、本実施例の動作を説明する。

まず、フリップフロップ８Ｉは基準クロックＣ１にした
がい、入力した複数の直列データの位相を同期させてセ
レクタ９に伝送する。セレクタ９はセレクタ制御クロッ
クＣ２にしたがい、各フレームの第Ｎ＋１番目から第Ｎ
＋４番目のビット位置に、監視パターン発生回路１２か
らの監視パターン（４ビツト）を挿入する。この監視パ
ターンは、データ処理部１０で処理され出力される信号
中にも、ｌフレームの第Ｎ＋１番目から第Ｎ＋４番目ま
での位置にそのまま含まれている。

フリップフロップ８２は遅延調整回路１５からの遅延ク
ロックＣ４にしたがい、出力信号の位相を遅延させて分
配回路１１に伝送する。分配回路１１は分配制御クロッ
クＣ３にしたがい、その”　Ｈ”レベル期間中、各フレ
ーム中から４ビツトの監視データを取り出し、パターン
照合回路１３はこの監視データを受けて保持している監
視パターンと一致するか否かを照合する。もし、遅延ク
ロックＣ４の遅延時間と分配制御クロックＣ３の遅延時
間とが同一のときは、取り出された監視データは正確に
監視パターンと一致する。もし、両クロックＣ５および
Ｃ４の各遅延時間が同一でないときは取り出された監視
データは監視パターンと一致しないので、パターン照合
回路１３はアラーム信号ＡＬＭを出力する。制御回路１
４はアラーム信号ＡＬＭが入力されるごとに、ｌステッ
プずつ進めて微調整用制御信号Ｃ０ＮＴ２および粗調整
用制御信号ＣＯＮ　Ｔ　＋を発生し、遅延調整回路１５
ではこれを受けて遅延時間の微調整部２０と粗調整部２
Ｊによる遅延時間の調整を、ｌステップずつ行なう。こ
の調整動作は、遅延クロックＣ４の位相が分配制御クロ
ックＣ８の位相に一致するまで行なわれ、両者が一致し
てアラーム信号が停止されたとき、調整動作が終る。

本実施例においては監視パターンを４ビツトとしたが、
その他のビット数を用いてもよい。

また、制御回路１４より出力する調整信号Ｃ０ＮＴ、お
よびＣ０ＮＴ２は２進符号として、その上位ビットを粗
調整用制御信号、下位ビットを微調整用制御信号として
用いることができる。

［発明の効果１ 以上説明したように、本発明の遅延調整回路は、高速デ
ィジタル回路においてゲートを用いる遅延回路による粗
調整部と、配線長による遅延調整を用いる微調整部とを
適宜に組み合わせることにより、調整単位が小さくて、
かつ広範囲にわたって遅延調整を可能とすることができ
、配線収容性もよくなる効果があり、また、この遅延調
整回路を用いる本発明のデータ処理装置は、入力した直
列データ中に監視パターンを適宜に挿入し、出力直列デ
ータから再びこの監視パターンを取り出して両者が一致
するかどうかを検出して、もし一致していなければ一致
するまで遅延時間を調整することにより、遅延時間の設
定を自動化することができ、信号波形の劣化を助長する
モニターを不要とし、また外部環境、例えば温度変動等
による位相変化に対しても随時、対応できる効果がある
。

【図面の簡単な説明】

第１図は本発明の遅延調整回路の一実施例の構成を示す
ブロック図、第２図は本発明の遅延調整回路を用いたデ
ータ処理装置の一実施例の構成を示すブロック図、第３
図は遅延調整回路の従来例の構成を示す回路図、第４図
は光遅延調整回路の従来例の構成を示すブロック図であ
る。 １　・　・　・ゲート、 １１〜１ｏ　・・・遅延回路、 ３・・・１対ｎ分配回路、 ４・・・ｎ対ｌセレクタ、 ５・・・１対ｍ分配回路、 ６・・・ｍ対ｌセレクタ、 ７、〜７．．・・・配線、 ８＋、８ａ　　・・・フリップフロップ、９・・・セレ
クタ、１０・・・データ処理部、１１・・・分配回路、 １２・・・監視パターン発生回路、 １３・・・監視パターン照合回路、 １４・・・制御回路、１５・・・遅延調整回路、１６・
・・制御クロック発生部、 ２０・・・粗調整部、２１・・・微調整部、Ｃ０ＮＴｌ
　　・・・粗調整用制御信号、Ｃ０ＮＴ２　　・・・微
調整用制御信号、ＡＬＭ・・・アラーム信号、 Ｃ１・・・基準クロック、 Ｃ２・・・セレクタ制御クロック、 Ｃ３・・・分配制御クロック、 Ｃ４・・・遅延クロック。

Claims (1)

1. 【特許請求の範囲】 １、それぞれ、少なくとも１段のゲートを有し遅延時間
   の異なるｎ個（ｎは所定の正整数）の遅延回路と、入力
   された信号をこれらｎ個の遅延回路に分配する１対ｎ分
   配回路と、入力された粗調整用制御信号にしたがいｎ個
   の遅延回路のうちから１個の遅延回路を選択するｎ対１
   セレクタとよりなる粗調整部と、 それぞれの配線長が、前記粗調整部の遅延回路相互間の
   遅延時間差を補間する遅延時間を与えるように異なるｍ
   個（ｍは所定の正整数）の配線と、粗調整部から入力さ
   れた信号をこれらｍ個の配線に分配する１対ｍ分配回路
   と、入力された微調整用制御信号にしたがいｍ個の配線
   中から１個の配線を選択するｍ対１セレクタとよりなる
   微調整部とを有する遅延調整回路。 ２、データ入出力部の位相同期回路により入出力信号の
   位相調整を行うデータ処理装置において、データ処理装
   置がアクティブとされている間、監視パターンを発生す
   る監視パターン発生回路と、 入力側の位相同期回路からの入力信号と監視パターン発
   生回路から入力される監視パターンのいずれか一方を、
   別途、入力されたセレクタ制御クロックにしたがい選択
   してデータ処理部に送出するセレクタと、 出力側の位相同期回路の後段に設置され、位相同期回路
   を介してデータ処理部から送出された出力信号を受けて
   外部に出力し、別途、入力された分配制御クロックにし
   たがい出力信号のフレーム中より所定ビット数の監視デ
   ータを抽出する分配回路と、 監視データを前記監視パターンと照合して、両者が一致
   しないとき、アラーム信号を出力する監視パターン照合
   回路と、 出力側の位相同期回路の動作クロックを出力する請求項
   １記載の遅延調整回路と、 前記アラーム信号が入力されるごとに、遅延調整回路用
   の微調整用制御信号および粗調整用制御信号を出力して
   遅延調整回路に遅延時間を順次に選択させる制御回路と
   、 データ処理装置の基準クロックより、セレクタに監視パ
   ターンの取り込みを指示する前記セレクタ制御クロック
   と、分配回路に前記監視データの抽出を指示する、セレ
   クタ制御クロックより所望の遅延時間だけ位相の遅れた
   前記分配制御クロックとを生成する制御クロック発生部
   とを有することを特徴とするデータ処理装置。