KR100289398B1 - 주소천이 검출신호 덧셈회로 - Google Patents
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Abstract
본 발명은 주소천이 검출신호 덧셈회로에 관한 것으로, 종래의 회로에 있어서는 전원전압이 낮을 경우에는 회로 동작이 느리게 되어 주소천이 검출신호 덧셈펄스의 폭이 크게 되고, 이와 같이 전원전압의 변화에 따라 폭의 변화가 심한 주소 천이 덧셈 펄스에 의해 제어를 받는 각종 신호들의 변화가 따라서 크게 되어 칩을 설계하는데 있어 에이씨 파라메터들의 마진 확보가 어렵게 되는 문제점이 있었다. 따라서, 본 발명은 전원전압을 검출하여 전압이 높거나 또는 낮을 경우에 따라 전압 보상부에 의해 그에 따른 보상 전압을 공급하게 함으로써, 전원전압의 변화에 관계없이 항상 일정한 주소천이 검출신호 덧셈펄스를 출력하여 주소천이 검출신호 덧셈펄스를 사용하는 칩 설계시 에이씨 파라메터의 마진을 용이하게 확보하게 하는 효과가 있다.
Description
본 발명은 주소천이 검출신호 덧셈회로에 관한 것으로, 특히 전원전압의 변동에 따라 발생되는 주소천이 검출신호 덧셈펄스의 폭의 차이를 전원전압 검출부에 의해 전원전압의 레벨을 검출하여 그에 따라 주소천이 검출신호 덧셈펄스를 조절하여 전압 변화에 관계없이 일정한 펄스가 출력되도록 함으로써, 에이씨 파라메터(AC PARAMETER)의 마진(margin)을 용이하게 확보할 수 있도록 하는 주소천이 검출신호 덧셈회로에 관한 것이다.
도1은 종래 주소천이 검출신호 덧셈회로의 개략적인 구성도로서, 이에 도시된 바와 같이 소오스가 공통으로 접속되고, 드레인이 접지되며 각각의 게이트에 주소 천이 검출 신호(ATD1∼ATDn)를 인가받아 도통제어 되는 복수의 엔모스 트랜지스터(NM1∼NMn)와; 입력측이 상기 공통 접속점(N1)에 연결된 인버터(INV1)와; 입력측이 상기 인버터(INV1)의 출력측에 연결되고, 출력측이 다시 상기 공통 접속점(N1)에 연결된 인버터(INV2)와; 상기 인버터(INV2)의 출력을 입력받아 소정시간 지연하여 출력하는 지연부(1)와; 소오스에 전원전압(VCC)을 인가받고, 게이트에 상기 지연부(1)의 출력을 인가받으며 드레인이 상기 공통 접속점(N1)에 연결된 제1 피모스 트랜지스터(PM1)와; 입력측이 상기 공통 접속점(N1)에 연결되어 주소천이 검출신호 덧셈펄스를 출력하는 인버터(INV3)로 구성된 종래 주소천이 검출신호 덧셈회로의 동작 및 작용을 도2를 참조로 설명하면 다음과 같다.
도2는 도1에서 각 신호의 출력 타이밍도로서, (a)에서 주소 천이 검출 신호(ATD)가 '로우'에서 '하이'로 천이되면, 주소 천이 검출 신호(ATD)를 받는 엔모스 트랜지스터(NM1∼NMn)에 의해 공통 접속점(N1)이 '로우' 레벨로 풀-다운 되며, 상기 '로우'신호가 직렬로 연결된 인버터(INV1,INV2)에 의해 래치되면서 동시에 인버터(INV3)에 의해 반전되어 '하이'의 주소천이 검출신호 덧셈펄스(ATDSUM)를 출력하고, 또한 상기 '로우'신호가 지연부(1)에 입력되어 소정시간 지연된 후 출력됨으로써, 이를 게이트에 입력받는 제1 피모스 트랜지스터(PM1)가 턴온된다.
이에 따라 공통 접속점(N1)은 '하이'레벨로 풀-업되고, 인버터(INV3)를 통하여 '로우'로 천이된 주소천이 검출신호 덧셈펄스(ATMSUM)를 출력한다.
그러나, 전원전압(VCC)이 낮을 경우에는 인버터(INV3)의 출력 레벨이 바뀌는데 필요한 문턱전압까지 도달되는 시간이 오래 걸리게 되어 도2의 (b)에서와 같이 주소천이 검출신호 덧셈펄스(ATDSUM)의 '하이'에서 '로우'로 천이되는 시간이 전원전압(VCC)이 높을 때에 비해서 소정 지연시간(d) 만큼 길어지게 된다.
이와 같이, 상기 종래의 회로에 있어서는 전원전압이 낮을 경우에는 회로 동작이 느리게 되어 주소천이 검출신호 덧셈펄스의 폭이 크게 되고, 이와 같이 전원전압의 변화에 따라 폭의 변화가 심한 주소 천이 덧셈 펄스에 의해 제어를 받는 각종 신호들의 변화가 따라서 크게 되어 칩을 설계하는데 있어 에이씨 파라메터들의 마진 확보가 어렵게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 전원전압을 검출하여 전압이 높거나 또는 전압이 낮을 경우에 따라 전압 보상부에 의해 그에 따른 보상 전압을 공급하게 함으로써, 전원전압의 변화에 관계없이 항상 일정한 주소천이 검출신호 덧셈펄스를 출력하도록 하는 주소천이 검출신호 덧셈회로를 제공 하는데 그 목적이 있다.
도1은 종래 주소천이 검출신호 덧셈회로의 개략적인 구성도.
도2는 도1에서 각 신호의 출력 타이밍도.
도3은 본 발명 주소천이 검출신호 덧셈회로의 실시예의 구성도.
도4는 도3에서 각 신호의 출력 타이밍도.
도5는 도3에서 전압 보상부의 또 다른 실시예의 구성도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 전원전압 검출부 20 : 전압 보상부
PM1∼PM3 : 피모스 트랜지스터 INV1∼INV3 : 인버터
NM1∼NMn : 엔모스 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명의 구성은, 소오스가 공통으로 접속되고, 드레인이 접지되며 각각의 게이트에 주소 천이 검출 신호를 인가받아 도통제어 되는 복수의 엔모스 트랜지스터와; 입력측이 상기 공통 접속점에 연결된 인버터와; 입력측이 상기 인버터의 출력측에 연결되고, 출력측이 다시 상기 공통 접속점에 연결된 인버터와; 상기 인버터의 출력을 입력받아 소정시간 지연하여 출력하는 지연부와; 소오스에 전원전압을 인가받고, 게이트에 상기 지연부의 출력을 인가받으며 드레인이 상기 공통 접속점에 연결된 제1 피모스 트랜지스터와; 입력측이 상기 공통 접속점에 연결되어 주소천이 검출신호 덧셈펄스를 출력하는 인버터로 구성된 주소천이 검출신호 덧셈회로에 있어서, 전원전압의 레벨을 검출하여 그에 따른 검출신호를 출력하는 전원전압 검출부와; 상기 전원전압 검출부에서 출력되는 검출신호에 의해 보상 전압을 출력하는 전압 보상부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 주소천이 검출신호 덧셈회로의 실시예의 구성도로서, 이에 도시한 바와 같이 소오스가 공통으로 접속되고, 드레인이 접지되며 각각의 게이트에 주소 천이 검출 신호(ATD1∼ATDn)를 인가받아 도통제어 되는 복수의 엔모스 트랜지스터(NM1∼NMn)와; 입력측이 상기 공통 접속점(N1)에 연결된 인버터(INV1)와; 입력측이 상기 인버터(INV1)의 출력측에 연결되고, 출력측이 다시 상기 공통 접속점(N1)에 연결된 인버터(INV2)와; 상기 인버터(INV2)의 출력을 입력받아 소정시간 지연하여 출력하는 지연부(1)와; 소오스에 전원전압(VCC)을 인가받고, 게이트에 상기 지연부(1)의 출력을 인가받으며 드레인이 상기 공통 접속점(N1)에 연결된 제1 피모스 트랜지스터(PM1)와; 입력측이 상기 공통 접속점(N1)에 연결되어 주소천이 검출신호 덧셈펄스를 출력하는 인버터(INV3)로 구성된 주소천이 검출신호 덧셈회로에 있어서, 전원전압의 레벨을 검출하여 그에 따른 검출신호(VCCDET)를 출력하는 전원전압 검출부(10)와; 상기 전원전압 검출부에서 출력되는 검출신호에 의해 보상 전압을 출력하는 전압 보상부(20)를 더 포함하여 구성된다.
여기서, 상기 전압 보상부(20)는 소오스에 전원전압(VCC)을 입력받고, 게이트에 상기 지연부(1)의 출력을 입력받는 제2 피모스 트랜지스터(PM2)와; 상기 제2 피모스 트랜지스터(PM2)와 직렬 연결되고, 게이트에 상기 전원전압 검출부(10)의 검출신호(VCCDET)를 입력받으며 그 드레인이 상기 공통 접속점(N1)에 접속된 제3 피모스 트랜지스터(PM3)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 도4를 참조로 설명한다.
도4는 도3에서 각 신호의 출력 타이밍도로서, (a)와 같이 전원전압(VCC)이 높을 경우에는 전원전압 검출부(10)의 검출신호(VCCDET)가 '하이'상태를 출력하여 제3 피모스 트랜지스터(PM3)를 턴오프 시키게 되며 이에 따라 주소 천이 덧셈 펄스(ATDSUM)는 종래와 같이 주소 천이 검출 신호(ATD)가 '로우'에서 '하이'로 천이됨에 따라, 주소 천이 검출 신호(ATD)를 받는 엔모스 트랜지스터(NM1∼NMn)에 의해 공통 접속점(N1)이 '로우' 레벨로 풀-다운 되고, 상기 '로우'레벨의 신호가 직렬로 연결된 인버터(INV1,INV2)에 의해 래치되면서 동시에 인버터(INV3)에 의해 반전되어 '하이'의 주소천이 검출신호 덧셈펄스(ATDSUM)를 출력하고, 또한 상기 '로우'신호가 지연부(1)에 입력되어 소정시간 지연된 후 출력됨으로써, 이를 게이트에 입력받는 제1 피모스 트랜지스터(PM1)가 턴온된다.
이에 따라 공통 접속점(N1)은 '하이'레벨로 풀-업되고, 인버터(INV3)를 통하여 '로우'로 천이된 주소천이 검출신호 덧셈펄스(ATMSUM)를 출력한다.
그러나, 도4의 (b)에서와 같이 전원전압(VCC)이 낮을 경우에는 전원전압 검출부(10)의 검출신호(VCCDET)가 '로우'를 출력하여 제3 피모스 트랜지스터(PM3)를 턴온시키고, 이에 따라 전원전압(VCC)이 제2,3 피모스 트랜지스터(PM2,PM3)를 통하여 보상 전압을 출력하게 되어 빠르게 인버터(INV3)의 문턱전압까지 상승하여 반전시킴으로써 주소천이 검출신호 덧셈펄스(ATDSUM)의 '하이'에서 '로우'로 천이되는 시간이 전원전압(VCC)이 높을 때와 같이 일정하게 출력 된다.
또한, 도5는 도3에서 상기 전압 보상부의 또 다른 실시예의 구성도로서, 이에 도시된 바와 소오스에 전원전압(VCC)을 입력받고, 게이트에 상기 전원전압 검출부(10)의 검출신호(VCCDET)를 입력받으며 그 드레인이 상기 공통 접속점(N1)에 접속된 제2 피모스 트랜지스터(PM2)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.
전원전압(VCC)이 높을 경우에는, 전원전압 검출부(10)의 검출신호(VCCDET)가 '하이'상태를 출력하여 제2 피모스 트랜지스터(PM2)를 턴오프 시켜 보상 전압을 출력하지 않게 하며 이하의 동작은 상기의 설명과 같게 되고, 전원전압(VCC)이 낮을 경우에는 전원전압 검출부(10)의 검출신호(VCCDET)가 '로우'를 출력하여 제2 피모스 트랜지스터(PM2)를 턴온시켜 보상 전압을 출력하게 되어 빠르게 인버터(INV3)의 문턱전압까지 상승하여 반전시킴으로써, 주소천이 검출신호 덧셈펄스(ATDSUM)의 '하이'에서 '로우'로 천이되는 시간이 전원전압(VCC)이 높을 때와 같이 일정하게 출력 된다.
이상에서 설명한 바와 같이 본 발명 주소천이 검출신호 덧셈회로는 전원전압을 검출하여 전압이 높거나 또는 낮을 경우에 따라 전압 보상부에 의해 그에 따른 보상 전압을 공급하게 함으로써, 전원전압의 변화에 관계없이 항상 일정한 주소천이 검출신호 덧셈펄스를 출력하게 하여 주소천이 검출신호 덧셈펄스를 사용하는 칩 설계시 에이씨 파라메터의 마진을 용이하게 확보하게 하는 효과가 있다.
Claims (3)
- 소오스가 공통으로 접속되고, 드레인이 접지되며 각각의 게이트에 주소 천이 검출 신호를 인가받아 도통제어 되는 복수의 엔모스 트랜지스터와; 입력측이 상기 공통 접속점에 연결된 인버터와; 입력측이 상기 인버터의 출력측에 연결되고, 출력측이 다시 상기 공통 접속점에 연결된 인버터와; 상기 인버터의 출력을 입력받아 소정시간 지연하여 출력하는 지연부와; 소오스에 전원전압을 인가받고, 게이트에 상기 지연부의 출력을 인가받으며 드레인이 상기 공통 접속점에 연결된 제1 피모스 트랜지스터와; 입력측이 상기 공통 접속점에 연결되어 주소천이 검출신호 덧셈펄스를 출력하는 인버터로 구성된 주소천이 검출신호 덧셈회로에 있어서, 전원전압의 레벨을 검출하여 그에 따른 검출신호를 출력하는 전원전압 검출부와; 상기 전원전압 검출부에서 출력되는 검출신호에 의해 보상 전압을 출력하는 전압 보상부를 더 포함하여 구성된 것을 특징으로 하는 주소천이 검출신호 덧셈회로.
- 제1항에 있어서, 상기 전압 보상부는 소오스에 전원전압을 입력받고, 게이트에 상기 지연부의 출력을 입력받는 제2 피모스 트랜지스터와; 상기 제2 피모스 트랜지스터와 직렬 연결되고, 게이트에 상기 전원전압 검출부의 검출신호를 입력받으며, 그 드레인이 상기 공통 접속점에 접속된 제3 피모스 트랜지스터로 구성된 것을 특징으로 하는 주소천이 검출신호 덧셈회로.
- 제1항에 있어서, 상기 전압 보상부는 소오스에 전원전압을 입력받고, 게이트에 상기 전원전압 검출부의 검출신호를 입력받으며, 그 드레인이 상기 공통 접속점에 접속된 제2 피모스 트랜지스터로 구성된 것을 특징으로 하는 주소천이 검출신호 덧셈회로.
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