KR19990057785A - 클럭 신호를 이용한 리셋 신호 검출 회로 - Google Patents

Abstract

본 발명은 구현 면적을 감소시키고, 공정 변수에 따른 칩의 효율을 극대화한 클럭 신호를 이용한 리셋 신호 검출 회로를 제공하기 위한 것으로서, 이를 위해 본 발명은 외부로부터 입력되는 클럭 신호를 지연하는 지연 수단; 상기 클럭 신호 및 상기 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받아 상기 클럭 신호의 에지를 검출하는 에지 검출 수단; 상기 에지 검출 수단의 출력단에 응답하여 리셋 신호를 구동하는 출력 수단; 및 상기 에지 검출 수단의 출력단에 응답하여 상기 리셋 신호를 보상하는 보상 수단을 포함한다.

Description

클럭 신호를 이용한 리셋 신호 검출 회로

본 발명은 반도체 장치에 관한 것으로서, 특히 한정된 핀(pin) 수를 가지는 칩을 설계함에 있어 별도의 리셋(reset) 핀을 두지 않고 칩을 구동시키는 단일 클럭으로부터 리셋 신호를 검출하는 장치에 관한 것이다.

리셋 신호는 칩 내부에서 사용되는 클럭이 주기적으로 동작하다가 갑자기 클럭이 동작하지 않는 경우 또는 클럭이 불안한 경우에 칩을 초기화시키기 위해 필요한 신호로서, 이를 위해 리셋 검출 회로는 클럭 신호가 외부로부터 정상적으로 들어오는 경우에는 리셋 신호를 엑티브(active)시키지 않고, 클럭이 동작하다가 갑자기 클럭이 엑티브(active)되지 않는 상태로 전환될 때, 즉 칩이 정상적인 동작을 하지 못하는 경우에 리셋 신호를 엑티브함으로써 칩 전체를 초기화하여 칩을 다시 정상 동작 상태로 만들어준다.

도 1은 종래의 리셋 검출 회로로서, 클럭 신호(clk)를 지연하는 지연부(10), 클럭 신호(clk) 및 지연부(10)를 통해 지연된 클럭 신호를 입력받아 배타적 논리합하여 클럭 신호의 에지(edge)를 검출하는 에지 검출부(12), 에지 검출부(12)에 접속되는 수동소자부(14), 및 수동소자부(14)에 접속되어 최종 출력 신호(reset)를 출력하는 출력부(16)로 구성된다. 수동소자부(14)는 부하단으로 저항 및 커패시터(capacitor)로 이루어지고, 에지 검출부(12)로부터 신호를 입력받아 완전한 스윙(swing)을 못하며, 지연되는 신호를 생성하여 출력부(16)를 통해 최종 출력 신호(reset)를 만든다. 이때, 수동소자부(14)는 두 개의 인버터로 이루어진 출력부(16)의 첫 번째 인버터와 로직 문턱 전압(threshold voltage)을 맞추어 주기 위하여 상당히 큰 저항 및 커패시터를 요구한다.

따라서, 상기와 같이 구성된 종래의 리셋 검출 회로는 비교적 큰 저항 및 커패시터를 포함하여 그 구현 면적이 크고, 또한 수동소자인 저항과 커패시터를 사용함으로 인해 공정 변수에 따른 칩의 성능 저하를 초래하여 칩의 효율을 떨어뜨리는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 구현 면적을 감소시키고, 공정 변수에 따른 칩의 효율을 극대화한 클럭 신호를 이용한 리셋 신호 검출 회로를 제공하는데 그 목적이 있다.

도 1은 종래의 리셋 검출 회로도.

도 2는 본 발명의 리셋 검출 회로도.

도 3은 본 발명의 리셋 검출 회로도의 신호 파형도.

* 도면의 주요 부분에 대한 설명

10 : 지연부 12 : 에지 검출부

20 : 보상 회로 22 : 출력부

상기 목적을 달성하기 위한 본 발명은 외부로부터 입력되는 클럭 신호를 지연하는 지연 수단; 상기 클럭 신호 및 상기 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받아 상기 클럭 신호의 에지를 검출하는 에지 검출 수단; 상기 에지 검출 수단의 출력단에 응답하여 리셋 신호를 구동하는 출력 수단; 및 상기 에지 검출 수단의 출력단에 응답하여 상기 리셋 신호를 보상하는 보상 수단을 포함하여 이루어지는 리셋 신호 검출 회로를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.

도 2는 본 발명의 리셋 검출 회로로서, 클럭 신호(clk)를 지연하는 지연부(10), 클럭 신호(clk) 및 지연부(10)를 통해 지연된 클럭 신호를 입력받아 배타적 논리합하여 클럭 신호의 에지를 검출하는 에지 검출부(12), 에지 검출부(12)의 출력단에 응답하여 구동하는 출력부(22) 및 게이트 및 드레인은 에지 검출부(12)의 출력단에 접속되고, 소스로 공급전원전압이 공급되는 엔모스트랜지스터(N1)로 이루어진 보상 회로(20)로 구성된다.

출력부(22)는 제1 인버터, 제2 인버터 및 제1 인버터의 출력단과 제2 인버터의 입력단 사이에 위치하는 비교적 작은 크기의 커패시터(C1)로 이루어진다. 제1 인버터는 공급전원전압과 접지전원전압 사이에 직렬접속되며, 각 게이트로 에지 검출부(12)의 출력 신호를 입력받는 피모스트랜지스터(P1) 및 엔모스트랜지스터(N2)로 이루어진다. 이 때, 피모스트랜지스터(P1)의 채널 길이(channel length) 크기를 키워줌으로써 트랜지스터가 턴-온될 때 저항 역할을 수행하게끔 한다.

도 3은 본 발명의 리셋 검출 회로의 신호 파형도로서, 도 2 및 도 3을 참조하여 상세한 동작 설명을 한다.

클럭 신호(clk)가 일정한 주기로 입력되다가 더 이상 클럭킹 하지 않고, 계속 "로우"로 입력된다고 가정할 경우, 먼저 클럭 신호(clk)가 일정한 주기로 입력되는 동안은 리셋 신호(reset)는 "하이"를 유지하여 칩은 클럭 신호(clk)에 응답하여 동작을 진행하고, 클럭 신호(clk)가 더 이상 클럭킹을 진행하지 않는 경우에 리셋 신호(reset)는 "로우"로 떨어져 칩 내부를 초기화하는 데 사용된다.

지연부(10)의 출력단(NET25)은 입력되는 클럭 신호(clk)의 지연된 파형을 가진다. 그리고, 클럭 신호(clk) 및 NET25를 배타적 논리합한 에지 검출부(12)의 출력단(NET15)은, 클럭 신호(clk)가 일정한 주기로 입력되는 동안에는 지연부(10)를 통해 지연된 만큼의 "하이"레벨 펄스폭을 가지는 펄스를 가지고, 클럭 신호(clk)가 클럭킹을 진행하지 않는 경우에는 "로우"레벨의 파형을 가진다.

NET15의 "하이"레벨 펄스동안 출력부(22)의 피모스트랜지스터(P1)가 턴-온되고, 엔모스트랜지스터(N2)가 턴-오프되어 제1 인버터의 출력단(NET9)은 피모스트랜지스터(P1)와 커패시터(C1)에 의해 낮은 스윙 폭을 갖는 파형을 가진다. 이때, 턴-온된 엔모스트랜지스터(N2) 및 커패시터(C1)는 로드(load) 역할을 수행한다. NET15의 "로우"레벨 동안에는 출력부(22)의 피모스트랜지스터(P1)가 턴-오프되고, 엔모스트랜지스터(N2)가 턴-온되어 신호 NET9는 어느 정도의 시간이 지나 결국 "하이" 레벨 상태를 커패시터(C1)에 충전시키게 된다.

따라서, 클럭 신호(clk)가 일정한 주기로 클럭킹하는 경우 리셋 신호(reset)는 출력부(22)를 통해 "하이" 레벨로 유지되고, 클럭 신호(clk)가 클럭킹을 진행하지 않는 경우 "로우" 레벨의 파형을 가진다. 여기서, 제2 인버터의 논리 문턱 전압(logical threshold voltage)을 낮추어 줌으로써, 즉 피모스트랜지스터(P2)의 크기를 증가시켜 클럭 신호(clk)가 일정한 주기로 클럭킹할 때 초기화 신호인 리셋 신호(reset)가 "하이" 레벨을 유지하고, 클럭 신호(clk)가 계속해서 "로우"를 유지하는 경우 "로우" 레벨을 유지한다.

또한, 보상 회로(20)의 엔모스트랜지스터(N1)는 클럭 신호(clk)가 다시 일정 주기를 가지면서 클럭킹을 시작할 경우, NET15의 "하이"레벨 신호에 응답하여 NET9가 빠르게 "로우"상태로 천이하도록 하고, 결과적으로 리셋 신호(reset)의 빠르고, 안정적인 "하이" 레벨을 유지할 수 있게 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 비교적 큰 면적의 수동 소자를 대신하여 출력부 내 피모스트랜지스터의 채널 길이(channel length) 크기를 키워 저항 역할을 하게함으로써, 구현 면적을 감소시키고, 공정 변수에 따른 칩의 효율을 극대화할 수 있는 효과가 있다.

Claims (5)

1. 외부로부터 입력되는 클럭 신호를 지연하는 지연 수단;

   상기 클럭 신호 및 상기 지연 수단으로부터 출력되는 지연된 클럭 신호를 입력받아 상기 클럭 신호의 에지를 검출하는 에지 검출 수단;

   상기 에지 검출 수단의 출력단에 응답하여 리셋 신호를 구동하는 출력 수단; 및

   상기 에지 검출 수단의 출력단에 응답하여 상기 리셋 신호를 보상하는 보상 수단

   을 포함하여 이루어지는 리셋 신호 검출 회로.
2. 제 1 항에 있어서,

   상기 에지 검출 수단은

   배타적 논리합 게이트인 것을 특징으로 하는 리셋 신호 검출 회로.
3. 제 1 항에 있어서,

   상기 출력 수단은

   공급전원전압과 접지전원전압 사이에 직렬접속되며, 상기 에지 검출 수단의 출력단이 각 게이트에 연결되는 제1 피모스트랜지스터 및 제1 엔모스트랜지스터로 이루어진 제1 반전 수단;

   공급전원전압과 접지전원전압 사이에 직렬접속되며, 상기 제1 반전 수단의 출력단이 각 게이트에 연결되는 제2 피모스트랜지스터 및 제2 엔모스트랜지스터로 이루어진 제2 반전 수단; 및

   상기 제1 반전 수단의 출력단과 상기 제2 반전 수단의 입력단 사이에 접속되는 커패시터

   를 포함하여 이루어지고, 상기 제1 피모스트랜지스터는

   턴-온 시 저항 역할을 수행할 수 있을만큼의 큰 채널 길이를 갖는 것을 특징으로 하는 리셋 신호 검출 회로.
4. 제 3 항에 있어서,

   상기 리셋 신호의 인에이블 레벨에서 디스에이블 레벨로의 빠른 천이를 위해 상기 제2 피모스트랜지스터를 상기 제2 엔모스트랜지스터보다 크게 구현하여, 상기 제2 피모스트랜지스터의 논리 문턱 전압을 낮추는 것을 특징으로 하는 리셋 신호 검출 회로.
5. 제 1 항에 있어서,

   상기 보상 수단은

   에지 검출 수단의 출력단이 게이트 및 드레인에 연결되고, 공급전원전압이 소스에 연결되는 제3 엔모스트랜지스터인 것을 특징으로 하는 리셋 신호 검출 회로.