JPS5830228A - パルス分配回路 - Google Patents
パルス分配回路Info
- Publication number
- JPS5830228A JPS5830228A JP56129084A JP12908481A JPS5830228A JP S5830228 A JPS5830228 A JP S5830228A JP 56129084 A JP56129084 A JP 56129084A JP 12908481 A JP12908481 A JP 12908481A JP S5830228 A JPS5830228 A JP S5830228A
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- JP
- Japan
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- point
- signal
- time
- signals
- control signal
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電源に対して互いに直列に接続した一対のス
イッチ素子を有する回路（例えばパフトランジスタある
いはサイリスタ等のスイッチ素子を有するインバータな
ど）におけるスイッチ素子をオン・オフ制御するための
パルス分配回路に関するものである６ 周知のインバータの一つに、第１図に示すようなブリッ
ジ形インバータがある。
イッチ素子を有する回路（例えばパフトランジスタある
いはサイリスタ等のスイッチ素子を有するインバータな
ど）におけるスイッチ素子をオン・オフ制御するための
パルス分配回路に関するものである６ 周知のインバータの一つに、第１図に示すようなブリッ
ジ形インバータがある。
このようなインバータでは、直流電源６に対し、て互い
に直列に接続した１対２組のスイッチ素子１と２及び３
と４を各々交互にオン・オフ駆動して負荷５に交流電圧
を印加する動作が必要である。
に直列に接続した１対２組のスイッチ素子１と２及び３
と４を各々交互にオン・オフ駆動して負荷５に交流電圧
を印加する動作が必要である。
ところで実際のスイッチ素子は、素子に与えられる制御
信号（駆動信号）のオフ指令時点に対して、スイッチの
オフ動作時間は遅れを生じる。従って電源６に対して直
列接続した２つのスイッチ素子１と２．又は３と４のう
ち一方のスイッチ素子の ”オフ制御信号に対して
他方のスイッチ素子に直ちにオン制御信号を与えると電
源短絡を起こす恐れがある。このため第３図の６点波形
、ｆ点波形のように一方のオン制御の立ち上がり信号は
、他方のスイッチ素子のオフ制御の立ち下が多信号に対
し遅れ時間ｔｄを持たせることが必要である。ところが
、スイッチ素子のオン時点を遅らせることはインバータ
の出力波形の歪率を悪化する原因とな込から、制御信号
のオン時点の遅れ時間は必要最小限度にとどめなければ
ならない。従って上記のごときスイッチ素子のオン制御
信号を遅延して形成する回路は、精度よくかつ安定で、
必要最小限度の遅延が容易に行なえることが望まれる。
信号（駆動信号）のオフ指令時点に対して、スイッチの
オフ動作時間は遅れを生じる。従って電源６に対して直
列接続した２つのスイッチ素子１と２．又は３と４のう
ち一方のスイッチ素子の ”オフ制御信号に対して
他方のスイッチ素子に直ちにオン制御信号を与えると電
源短絡を起こす恐れがある。このため第３図の６点波形
、ｆ点波形のように一方のオン制御の立ち上がり信号は
、他方のスイッチ素子のオフ制御の立ち下が多信号に対
し遅れ時間ｔｄを持たせることが必要である。ところが
、スイッチ素子のオン時点を遅らせることはインバータ
の出力波形の歪率を悪化する原因とな込から、制御信号
のオン時点の遅れ時間は必要最小限度にとどめなければ
ならない。従って上記のごときスイッチ素子のオン制御
信号を遅延して形成する回路は、精度よくかつ安定で、
必要最小限度の遅延が容易に行なえることが望まれる。
このようなスイッチ素子の制御信号形成回路の従来例を
第２図の回路図、第３図の波形図について説明し、よっ
て本発明の目的を明らかにする。
第２図の回路図、第３図の波形図について説明し、よっ
て本発明の目的を明らかにする。
第２図の回路においてスイッチ素子駆動のための原信号
はα点に入力され、この信号はインバータゲート１１に
よって反転されｂ点に至る。α点の信号及びｂ点の信号
は、各々抵抗１２及び容量１３もしくは抵抗１４及び容
量１５からなる遅延回路によって遅らされ、第３図の０
点、ｄ点波形となる。α点と０点の信号は２人カアンド
ゲ〜ト１６に１、ｂ点とｄ点の信号は２人カアンドゲー
ト１７に入力され、それぞれの論理積信号が、ｅ点、ｆ
点の出力となる。０点あるいはｄ点の信号が２人カアン
ドゲート１６ 、１７のスレッシュホールドレベルを越
える時点は、α点あるいはｂ点の信号がスレッシュホー
ルドレベルを越える時点よシ第６図の０点、ｄ点波形の
ように遅くなる。
はα点に入力され、この信号はインバータゲート１１に
よって反転されｂ点に至る。α点の信号及びｂ点の信号
は、各々抵抗１２及び容量１３もしくは抵抗１４及び容
量１５からなる遅延回路によって遅らされ、第３図の０
点、ｄ点波形となる。α点と０点の信号は２人カアンド
ゲ〜ト１６に１、ｂ点とｄ点の信号は２人カアンドゲー
ト１７に入力され、それぞれの論理積信号が、ｅ点、ｆ
点の出力となる。０点あるいはｄ点の信号が２人カアン
ドゲート１６ 、１７のスレッシュホールドレベルを越
える時点は、α点あるいはｂ点の信号がスレッシュホー
ルドレベルを越える時点よシ第６図の０点、ｄ点波形の
ように遅くなる。
よってｅ点の信号はα点の信号に対し、ｆ点の信号はｂ
点の信号に対して立ち上がシ時点がｔｄ時間だけ遅れる
ことになる。一方、ｅ点およびｆ点の信号の立ち下がシ
時点は、それぞれα点、ｂ点の信号の立ち下がり時点に
等しい。従って、ｅ点とｆ点の信号間では、一方の信号
の立ち上がり（これがここではスイッチ素子をオンにす
る制御信号である）時点は、他方の信号の立ち下がシ（
これがここではスイッチ素子をオフにする制御信号であ
る）時点に対し遅れ時間ｔｄを持つ。
点の信号に対して立ち上がシ時点がｔｄ時間だけ遅れる
ことになる。一方、ｅ点およびｆ点の信号の立ち下がシ
時点は、それぞれα点、ｂ点の信号の立ち下がり時点に
等しい。従って、ｅ点とｆ点の信号間では、一方の信号
の立ち上がり（これがここではスイッチ素子をオンにす
る制御信号である）時点は、他方の信号の立ち下がシ（
これがここではスイッチ素子をオフにする制御信号であ
る）時点に対し遅れ時間ｔｄを持つ。
しかし、上記第２図の制御信号形成回路には次の欠点が
ある。
ある。
イ）積分回路の時定数のばらつき、及びアントゲ−ト１
６ 、１７のスレッシュホールドレベルのハラつきなど
によシ各遅延回路間に遅延時間ｔｄのばらつきが生じ、
また 口）温度や経年変化で生じる時定数の変動に伴ない遅延
時間ｔｄが変動する。
６ 、１７のスレッシュホールドレベルのハラつきなど
によシ各遅延回路間に遅延時間ｔｄのばらつきが生じ、
また 口）温度や経年変化で生じる時定数の変動に伴ない遅延
時間ｔｄが変動する。
その結果、上記遅延時間ｔｄは、余裕をみて、これを長
めに設定しなければならない。この結果インバータの出
力電圧の歪率が悪化する恐れがある。
めに設定しなければならない。この結果インバータの出
力電圧の歪率が悪化する恐れがある。
なお、上記欠点のうち、イ）については第４図に示すよ
うにコンパレータを用いて除去することができる。すな
わち、第４図において各素子１１〜１７は第２図と同様
な素子であシ、各遅延回路とアンドケートの間には、コ
ンパレータ２３，２４、コンパｖ −Ｉ！還低抵抗２ｏ
、 ２１．スレッシュホールドレベル調整用可変抵抗２
８ 、２９からなるコンパレータ回路を介在して調整可
能とすればよい。しかし、口）の欠点は解決することが
できない。
うにコンパレータを用いて除去することができる。すな
わち、第４図において各素子１１〜１７は第２図と同様
な素子であシ、各遅延回路とアンドケートの間には、コ
ンパレータ２３，２４、コンパｖ −Ｉ！還低抵抗２ｏ
、 ２１．スレッシュホールドレベル調整用可変抵抗２
８ 、２９からなるコンパレータ回路を介在して調整可
能とすればよい。しかし、口）の欠点は解決することが
できない。
本発明の目的は、上記不都合を解消し、スイッチ素子に
、遅延時間を必要最小限にした制御信号を精度よく、か
つ安定して供給できるパルス分配回路を提供することに
ある。
、遅延時間を必要最小限にした制御信号を精度よく、か
つ安定して供給できるパルス分配回路を提供することに
ある。
この目的は本発明によれば、電源と直列に接続した複数
のスイッチ素子をオン・オフ制御するパルス分配回路に
おいて、ｎステージシフトレジスタを用いてオフ制御信
号に対しオン制御信号を一定時間遅延して形成すること
により達成される。
のスイッチ素子をオン・オフ制御するパルス分配回路に
おいて、ｎステージシフトレジスタを用いてオフ制御信
号に対しオン制御信号を一定時間遅延して形成すること
により達成される。
以下、本発明の一実施例を図面について詳細に説明する
。
。
第５図は、ｎステージシフトレジスタ３１を用いた本発
明の制御信号形成回路の回路図、第６図は第５図の各点
における波形を示す波形図である。
明の制御信号形成回路の回路図、第６図は第５図の各点
における波形を示す波形図である。
ｎステージシフトレジスタ３１のクロック入力端子３１
−１にはｇ点からクロック信号を入力する。
−１にはｇ点からクロック信号を入力する。
入力端子３１−２には制御のための原信号を入力させ、
この原信号の入力点αは、アンドゲート３１とインバー
タゲー；・３２を介して２人カアンドゲート３５へ、ｎ
ステージシフトレジスタ３１の出力端子３１−３は、ア
ンドゲート３４と、インバータゲート３３を介してアン
ドゲート３５へ接続する。アンドゲート３４と３５の出
力端子はそれぞれスイッチ素子へ制御信号を与えるｅ点
、ｆ点に接続しである。
この原信号の入力点αは、アンドゲート３１とインバー
タゲー；・３２を介して２人カアンドゲート３５へ、ｎ
ステージシフトレジスタ３１の出力端子３１−３は、ア
ンドゲート３４と、インバータゲート３３を介してアン
ドゲート３５へ接続する。アンドゲート３４と３５の出
力端子はそれぞれスイッチ素子へ制御信号を与えるｅ点
、ｆ点に接続しである。
次に動作について説明すると、ここで、α点に原信号（
第６図α点波形）を与え、ｇ点にこの原信号に比べ十分
高い周波数で高精度のクロックパルスを与えるとｎステ
ージシフトレジスタ３１の出力端子３１−３からは、前
記の原信号がクロック周期のｎ倍の時間ｔｄだけ遅れて
出力する（第６図す点波形）。α点からの信号及びシフ
ト後の出力端子３１−３ Ｚ＞２らの信号（それぞれ第
６図のα点波形、ｂ点波形）はアンドゲート３４で、ま
た、これらα点、ｂ点からの信号を反転した信号（それ
ぞれ第６図のＣ点波形、ｄ点波形）はアンドゲート３５
で、論理積信号に変換される。
第６図α点波形）を与え、ｇ点にこの原信号に比べ十分
高い周波数で高精度のクロックパルスを与えるとｎステ
ージシフトレジスタ３１の出力端子３１−３からは、前
記の原信号がクロック周期のｎ倍の時間ｔｄだけ遅れて
出力する（第６図す点波形）。α点からの信号及びシフ
ト後の出力端子３１−３ Ｚ＞２らの信号（それぞれ第
６図のα点波形、ｂ点波形）はアンドゲート３４で、ま
た、これらα点、ｂ点からの信号を反転した信号（それ
ぞれ第６図のＣ点波形、ｄ点波形）はアンドゲート３５
で、論理積信号に変換される。
その結果、アントゲ−） ３４ 、３５の出力信号（第
６図のｅ点波形、ｆ点波形）は相互に、一方の信号の立
ち上が多時点が、他方の信号の立ち下が多時点に対して
、クロックパルス周期のｎ倍に等しい立ち上がり遅延時
間ｔｄを有することになる。
６図のｅ点波形、ｆ点波形）は相互に、一方の信号の立
ち上が多時点が、他方の信号の立ち下が多時点に対して
、クロックパルス周期のｎ倍に等しい立ち上がり遅延時
間ｔｄを有することになる。
これらｅ点、ｆ点信号を、例えば、第１図のスイッチ素
子１．４を構成するサイリスタのゲート（あるいはトラ
ンジスタのベース）にｅ点信号を加え、スイッチ素子２
．亭を構成するサイリスタのゲート（するいはトランジ
スタのペース）にｆ点信号を加えると、前記の遅延時間
ｔｄによってスイッチ素子１，２のどちらか、３と４の
どちらかが必ずオフとなっているため、電源短絡は生じ
ない。
子１．４を構成するサイリスタのゲート（あるいはトラ
ンジスタのベース）にｅ点信号を加え、スイッチ素子２
．亭を構成するサイリスタのゲート（するいはトランジ
スタのペース）にｆ点信号を加えると、前記の遅延時間
ｔｄによってスイッチ素子１，２のどちらか、３と４の
どちらかが必ずオフとなっているため、電源短絡は生じ
ない。
なお、本発明は、上記実施例のｅ点、ｆ点信号をインバ
ータゲートにて反転する等して、立ち下がシ信号を遅延
させる制御信号作成回路にも適用することも考えられる
。
ータゲートにて反転する等して、立ち下がシ信号を遅延
させる制御信号作成回路にも適用することも考えられる
。
以上述べたように、本発明はスイッチ素子のオフ制御信
号に対しオン制御信号を一定時間遅延するのに、抵抗や
コンデンサを用いずに、ｎステージシフトレジスタを使
用したので、遅延時間ｔｄはクロックパルスの周波数ｆ
ｃ （Ｈｚ ）とｎステージシフトレジスタのシフト段
数ｎだけによＹ） ｔｄ ＝ｎ ／ ｆ ｃ （秒）と
して決定され、温度変化や経年変化。
号に対しオン制御信号を一定時間遅延するのに、抵抗や
コンデンサを用いずに、ｎステージシフトレジスタを使
用したので、遅延時間ｔｄはクロックパルスの周波数ｆ
ｃ （Ｈｚ ）とｎステージシフトレジスタのシフト段
数ｎだけによＹ） ｔｄ ＝ｎ ／ ｆ ｃ （秒）と
して決定され、温度変化や経年変化。
積分定数のばらつきなどによる遅延時間の変動は原理的
に全く生じないものとすることができる。
に全く生じないものとすることができる。
従って、オン制御信号の遅延時間を、高精度かつ安定に
保って、必要最少限の値にすることが簡単な回路で実現
できるものである。
保って、必要最少限の値にすることが簡単な回路で実現
できるものである。
また、多数の制御信号形成回路を用いる必要が生シる場
合でも、各ｎステージシフトレジスタに共通のクロック
信号を供給することにより、全ての制御信号の遅延時間
のばらつきを無視できるほどに減少できるものでもある
。
合でも、各ｎステージシフトレジスタに共通のクロック
信号を供給することにより、全ての制御信号の遅延時間
のばらつきを無視できるほどに減少できるものでもある
。
第１図はブリッジ形インバータの概念回路図、第２図は
従来の制御信号形成回路図、第３図は第２図回路の各部
点における波形図、第４図はコンパレータを用いた従来
の制御信号形成回路図、第５図は本発明の実施例を示す
回路図、第６図は第５図回路図の各部点における波形図
である。 １．２，３．４・・・・・・スイッチ素子５・・・・・
・負荷 ６・・・・・・直流電源１】・・・−・・イ
ンバータ １２ 、１４・・・・・・抵抗１３ 、１
５・・・・・・容量 １６ 、１７・・・・・・２人
カアンドゲート２８ 、２９・・・・・・可変抵抗
２０ 、２１・・・・・・帰還抵抗２２ 、２３・・・
・・・コンパレータ３１・・・・・・ｎステージシフト
レジスタ３ｘ −ｚ 、 ３ｚ−２・・・・・入力端子
３１−３・・・・・・出力端子 ３２ 、３３・・・・
・・インバータゲート３４ ’、 ３５・・・・・・ア
ンドゲート出願人 富士電機製造株式会社 牙１図 第２図 ６ 第４図
従来の制御信号形成回路図、第３図は第２図回路の各部
点における波形図、第４図はコンパレータを用いた従来
の制御信号形成回路図、第５図は本発明の実施例を示す
回路図、第６図は第５図回路図の各部点における波形図
である。 １．２，３．４・・・・・・スイッチ素子５・・・・・
・負荷 ６・・・・・・直流電源１】・・・−・・イ
ンバータ １２ 、１４・・・・・・抵抗１３ 、１
５・・・・・・容量 １６ 、１７・・・・・・２人
カアンドゲート２８ 、２９・・・・・・可変抵抗
２０ 、２１・・・・・・帰還抵抗２２ 、２３・・・
・・・コンパレータ３１・・・・・・ｎステージシフト
レジスタ３ｘ −ｚ 、 ３ｚ−２・・・・・入力端子
３１−３・・・・・・出力端子 ３２ 、３３・・・・
・・インバータゲート３４ ’、 ３５・・・・・・ア
ンドゲート出願人 富士電機製造株式会社 牙１図 第２図 ６ 第４図
Claims (1)
- 電源に対して互いに直列接続関係にある一対のスイッチ
素子を交互にオンオフ制御するために、該スイッチ素子
の所望の切換え時点毎に反転するパルス信号から個々の
スイッチ素子のための制御パルスを形成するパルス分配
回路において、前記パルス信号を入力されてこのパルス
信号に対してクロック周波数およびステージ数によって
決まる一定時間だけ立上がシおよび立下がシが遅延され
たパルス信号を出力するシフトレジスタを設け、このシ
フトレジスタの入力側と出力側とにおけるパルス信号の
論理結合によシ、一方のスイッチ素子のオフ指令時点と
他方のスイッチ素子のオン指令時点との間に前記一定時
間に相当する時間差がその都度生じるような個々のスイ
ッチ素子のための制御パルスを形成することを特徴とす
るパルス分配回路占
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129084A JPS5830228A (ja) | 1981-08-18 | 1981-08-18 | パルス分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129084A JPS5830228A (ja) | 1981-08-18 | 1981-08-18 | パルス分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5830228A true JPS5830228A (ja) | 1983-02-22 |
| JPS6243368B2 JPS6243368B2 (ja) | 1987-09-14 |
Family
ID=15000680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129084A Granted JPS5830228A (ja) | 1981-08-18 | 1981-08-18 | パルス分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830228A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074815A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | スイツチト・キヤパシタ回路のクロツク発生回路 |
| JPH02214218A (ja) * | 1989-02-15 | 1990-08-27 | Nohmi Bosai Ltd | 極性転換回路 |
| JPH04135557U (ja) * | 1991-06-12 | 1992-12-16 | 日立電線株式会社 | 長尺線巻枠の自動搬送システム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825825A (ja) * | 1971-08-12 | 1973-04-04 | ||
| JPS5258567A (en) * | 1975-11-10 | 1977-05-14 | Hitachi Ltd | Boosting circuit |
| JPS5281034U (ja) * | 1975-12-15 | 1977-06-16 | ||
| JPS5324766A (en) * | 1976-08-20 | 1978-03-07 | Citizen Watch Co Ltd | Driving circuit for electronic device |
-
1981
- 1981-08-18 JP JP56129084A patent/JPS5830228A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825825A (ja) * | 1971-08-12 | 1973-04-04 | ||
| JPS5258567A (en) * | 1975-11-10 | 1977-05-14 | Hitachi Ltd | Boosting circuit |
| JPS5281034U (ja) * | 1975-12-15 | 1977-06-16 | ||
| JPS5324766A (en) * | 1976-08-20 | 1978-03-07 | Citizen Watch Co Ltd | Driving circuit for electronic device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074815A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | スイツチト・キヤパシタ回路のクロツク発生回路 |
| JPH02214218A (ja) * | 1989-02-15 | 1990-08-27 | Nohmi Bosai Ltd | 極性転換回路 |
| JPH04135557U (ja) * | 1991-06-12 | 1992-12-16 | 日立電線株式会社 | 長尺線巻枠の自動搬送システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243368B2 (ja) | 1987-09-14 |
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