JPH054345Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の目的〕 （考案の利用分野） 本考案は半導体スイツチング素子の駆動回路、
例えば定電圧或いは定電流機能をもたせたインバ
ータやコンバータ用トランジスタスイツチング素
子のパルス幅制御駆動回路、特に高発振周波数化
などに関するものである。

（従来技術およびその問題点） 半導体スイツチング素子のパルス幅制御駆動回
路として、従来第１図に示す如き比較器IC₁その
他からなる矩形波パルス発振回路Ａと、その発振
出力O₁のパルス幅を所要の幅に設定するための
比較器IC₂その他からなるパルス幅設定回路Ｂと
からなるものが広く使用しされている。しかしこ
の従来回路では主として比較器の応答特性が悪
く、現在以上に発振周波数を高くして、スイツチ
ング電源装置のもつ主トランスの小型化やフイル
タ回路の小型軽量化などを図ることは難しく、ま
た外来雑音に対しても誤動作を生じ易い欠点があ
る。

以下に第１図回路の概略動作とその欠点を第２
図参照して説明する。周知のように発振回路Ａの
発振周波数は、抵抗R₃による帰還矩形波パルス
出力のハイローレベルに対応して変化する比較器
IC₁の正入力端の電位変化および比較器IC₁と抵抗
R₅を介して充放電が行われるコンデンサC₂の電
位変化速度により決定される。そこで今比較器
IC₁の出力O₁が第２図ａの時刻（ta）においてＬ
レベルになつたと仮定すると、比較器IC₁の正入
力端電位は第２図ｂに示すように Ea×R₂R₃／R₂＋R₃／R₁＋（R₂R₃／R₂＋R₃） に変化する。一方比較器IC₁の負入力電位即ちコ
ンデンサC₂の電圧は抵抗R₅および比較器IC₁を介
してコンデンサC₂の電荷の放電が行われて電位
が徐々に低下し、これは比較器IC₁の負入力電位
と正入力電位の関係が負入力電位＜正入力電位と
なる条件まで接続される。

そして時刻（tb）において上記の条件が満足さ
れると比較器IC₁は反転動作となり、その出力O₁
はＨレベルとなる。そして比較IC₁の出力の変化
に伴いIC₁の正入力電位はほぼ Ea×R₂／R₁＋R₂ に変化し、また負入力電位は比較器IC₁の出力O₁
の反転に伴い行われる抵抗R₃，R₄，R₅を介して
コンデンサC₂の充電により徐々に上昇する。そ
してこの動作は比較器IC₁の負入力電位が正入力
電位より高くなるまで持続され、負入力電位＞正
入力電位の条件が満足されると比較器IC₁は反転
動作（第２図ａの時刻（tc）参照）してＬレベル
となり、以下同様の動作を繰返して発振を行う。

以上の動作から明らかなように発振周波数を高
めるためにはコンデンサC₂の容量値を小にして
充放電の速度を早めて発振周期を短くすればよ
い。しかし比較器IC₁は応答特性が悪いため（例
えばターンオンとターンオフの和が約1μsある）、
高周波領域においてコンデンサC₂の容量値と発
振周波数との間の比例関係が失われることになる
のでC₂の容量値の削減には限界がある。

また比較器自身にはヒステリシス特性が無いた
め、比較器IC₁の正入力と負入力電位とが比較的
接近した時点では外来ノイズが入ると誤動作を生
じ易い。そこで第１図に示すように正入力端にコ
ンデンサC₁を接続してノイズ除去を行うのが一
般的であるが、これではコンデンサC₁によつて
正入力端子電圧の変化が緩慢となるため、応答特
性を更に悪化する結果となる。また高周波化に伴
い応答特性に欠点のある比較器により作り出され
る出力パルスは崩れた矩形波となり、パルス幅設
定回路の信号波形として好ましくないものとな
る。

次にパルス幅設定回路Ｂでは発振回路Ａで作り
出されるコンデンサC₂の電圧即ち第２図ｃの鋸
歯状電圧が負入力端子電圧として比較器IC₂に加
えられ、正入力端子電圧としてほぼ抵抗R₆とR₇
の分圧比で定まる第２図ｃの電圧が印加される。
従つて今第２図の時刻（ta）において発振回路Ａ
の出力O₁がＬレベルに反転したとすると、第１
図の同期用ダイオードD₁はカツトオフ状態にな
り、比較器IC₂の正入力端子電圧は抵抗R₆とR₇に
より分圧された電位となる。そこでホトカツプラ
PCに電流を流さない状態において、正入力電位
と負入力電位の関係が正入力電位＜負入力電位に
なるように回路定数が設定されているとすると、
第２図ａのように発振回路Ａの出力O₁がＬレベ
ルの間はパルス幅設定回路Ｂの出力信号O₂も第
２図ｄに示すようにＬレベルとなり、発振回路Ａ
の出力O₁がＨレベルになるとパルス幅設定回路
Ｂの出力信号O₂もＨレベルになり、発振回路Ａ
の出力とパルス幅設定回路Ｂの出力信号O₂と同
一変化となる。そこで今検出信号に比例してホト
カツプラPCに電流が流れたとすると、第２図ｃ
中に点線によつて示すように比較器IC₂の正入力
端電位は上昇し、発振器出力信号がＬレベルの期
間においてもコンデンサC₂の電圧低下に伴い比
較器IC₂の正、負入力電圧間に正入力電圧＞負入
力電圧の条件が成立する。このため比較器IC₂の
出力は第２図ｄ中の点線のようになり、パルス幅
設定回路信号として第２図ｅ中に点線に示すパル
ス幅が小となる信号を得るものである。

しかしこのパルス幅設定回路の比較器IC₂も応
答特性が悪く、出力信号が反転する条件成立より
も応答遅れ時間だけ遅れて動作するため、応答れ
時間よりパルス幅を狭く出来ない。このため定電
圧コンバータでは無負荷時に出力電圧の増大を招
き、また定電流コンバータでは負荷短絡時におい
て電流が増大する現象を招く欠点があり、この比
率は高周波化するにつれより顕著となつてあらわ
れる。しかも比較器IC₂にはヒステリシス特性が
ないことから、発振回路の説明において述べたと
同様に比較器IC₂の正負入力電圧が接近する近く
では外来ノイズによつて誤動作が起り易い。従つ
て第１図回路の抵抗R₇と並列に点線で示すよう
に例えばコンデンサを接続して雑音の除去を行う
のが通常であるが、これでは比較器IC₂の応答性
は更に悪化する。

従つて従来のように比較器の使用によつて形成
される発振回路やパルス幅設定回路では、現在以
上の高い周波数領域まで安定に動作させることは
難しく、現在以上の装置の小型化などの達成は難
しい。

本考案は上記従来回路に比べて少ない部品数に
より構成されながらも、高周波領域まで安定に動
作するスイツチング素子の制御駆動回路の提供を
目的としてなされたのである。

〔考案の構成〕

（問題点を解決するための手段） 本考案は応答遅れが上記従来回路に用いられて
いる比較器に比べて殆ど無視できる程度に著しく
小さく、しかも雑音余裕度が大きいことが知られ
ているCMOSロジツクICによるインバータゲー
ト素子を比較器に代えて使用することにより、従
来より高い周波数領域まで安定に動作するパルス
幅制御駆動回路を実現できることを着想してなさ
れたもので、次に実施例回路図により本考案を詳
細に説明する。

第３図は本考案の一実施例回路図であつて、図
においてIC₃はCMOSロジツクICによるインバー
タゲート素子（インバータゲート素子と称す）、
R₈は充放電用抵抗、C₃は発振周波数設定用のコ
ンデンサであつて、抵抗R₈はインバータゲート
素子の入出力端間に跨がつて接続され、コンデン
サC₃は入力端に接続される。そして以上の各部
により発振回路Ａが形成される。Ｂはパルス幅設
定回路であつて、次の各部から形成される。IC₄
はCMOSロジツクICによるインバータゲート素
子、PCは可変抵抗体であるホトカツプラを示し、
図示しない例えば比較増幅回路により得られる出
力電圧設定用の基準電圧とコンバータなどの出力
電圧の誤差電圧に対応した信号電流を流す。R₉
は電流制限用抵抗、C₄はパルス幅設定用コンデ
ンサであつて、上記ホトカツプラPCによる信号
電流値をこれに対応する時間に変換する。D₁は
同期タイミング用ダイオードであつて、発振回路
Ａとパルス幅設定回路Ｂの同期をとる。D₂，D₃
はダイオードを示し、発振回路Ａとパルス幅設定
回路Ｂの出力信号とをアンド条件によつて取出し
てスイツチング素子の駆動信号を作る出力回路Ｃ
を形成し、以上で本考案のパルス幅制御駆動回路
が構成される。次に本考案の作用を第４図に示す
波形図を参照しながら説明する。

（作用） インバータゲート素子はその入力電圧がそれ自
身のもつ入力スレツシユホールド電圧より低いレ
ベルのとき出力電圧をＨレベルとし、入力電圧が
スレツシユホールド電圧に達したとき出力電圧を
ＨレベルからＬレベルに反転させる動作を行う。
そこで今第４図ａのように時刻（ta）において発
振回路Ａを形成するインバータゲート素子IC₃の
入力電圧が、それ自身の入力スレツシユホールド
電圧Ｖ（Ｈ）より低いレベルＶ（Ｌ）であつたとす
ると、IC₃の出力電圧は第４図ｂに示すようにＨ
レベルとなる。するとコンデンサC₃は帰還抵抗
R₈を通じて流される電流により充電されてその
端子電圧は第４図ａに示すように徐々に上昇し、
そのレベル即ちIC₃の入力電圧のレベルが時刻
（tb）において第４図ａの入力スレツシユホール
ド電圧Ｖ（Ｈ）に達すると、IC₃の出力電圧は第４
図ｂのようにＨレベルからＬレベルに反転する。
すると今度は帰還抵抗R₈を通してコンデンサC₃
の電荷が徐々に放電され、第４図ａの時刻（tc）
においてIC₃の入力電圧がＶ（Ｌ）まで低下すると
出力電圧は第４図ｂのようにＬレベルからＨレベ
ルに反転する。そして以下上記動作の繰返しによ
り発振条件が満足されて、発振回路Ａは第４図ｂ
に示す矩形波パルス信号を送出する。

一方直流電源EaによりホトカツプラPCを介し
て充電されているパルス幅設定回路Ｂのコンデン
サC₄の電荷は、発振回路Ａのインバータゲート
素子IC₃の出力レベルが第４図の時刻（tb）から
（tc）のＬレベルの期間内に同期用ダイオードD₁
を通して放電れる。このためパルス幅設定回路Ｂ
のインバータゲート素子IC₄の入力電圧は、時刻
（tb）から（tc）の間第４図ｃのようにその入力
スレツシユホールド電圧Ｖ（Ｌ）以下に保たれ、
この間IC₄の出力電圧はＨレベルを持続する。そ
して時刻（tc）において発振回路Ａのインバータ
ゲート素子IC₃の出力電圧が第４図ｂのようにＬ
からＨレベルに反転すると、コンデンサC₄はホ
トカツプラPCを介してその設定値に対応して流
される電流により充電される。このためインバー
タゲート素子IC₄の入力電圧は第４図ｃに示すよ
うにホトカツプラPCにより流される電流値に応
じた傾きをもつて上昇し、これが時刻（tc′）に
おいてインバータゲート素子IC₄の入力スレツシ
ユホールド電圧Ｖ（Ｈ）に達すると、IC₄の出力は
第４図ｄに示すようにＨレベルからＬレベルに反
転する。そしてこの状態は発振回路Ａのインバー
タゲート素子IC₃の出力レベルが、第４図ｂの時
刻（te）においてＨレベルからＬレベルになるま
で持続され、以下上記の動作を繰返してインバー
タゲート素子IC₄はホトカツプラPCによる設定値
に相当したパルス幅をもつ第４図ｄの矩形波パル
ス信号を送出する。するとダイオードアンド回路
を形成するダイオードD₂，D₃は、第４図ｂに示
す発振回路Ａのインバータゲート素子IC₃の出力
信号と第４図ｄに示すパルス幅設定回路Ｂのイン
バータゲート素子IC₄の出力信号とを受けて、出
力端子Ｔに第４図ｅに示す時間幅t₁と発振回路Ａ
の発振周期Ｔをもつ出力信号、即ち第４図ｂと第
４図ｄに示すようにインバータゲート素子IC₃，
IC₄の出力信号レベルが、共にＨレベルである時
刻（ta）〜（t′a），（tc）〜（t′c）……の時間Ｌ
レベルからＨレベルとなる第４図ｅの矩形波パル
ス信号を送出する。従つてこの出力は駆動信号と
して例えばコンバータのスイツチング素子を制御
すれば、スイツチング素子は上記の時間幅と周期
Ｔのもとにオンオフされて主トランスに電流を流
し、コンバータの出力端子には整流回路と平滑回
路を介して直流出力が得られる。

次に例えば負荷変動によりコンバータの出力電
圧が設定条件に対して若干低い値になつたと仮定
し、この時ホトカツプラPCによりコンデンサC₄
に流される電流が減少するように図示しない検出
回路が形成されているものとする。するとコンデ
ンサC₄の充電に要する時間はコンバータの出力
電圧変動前のそれより長くなるため、これに応じ
てインバータゲート素子IC₄の入力電圧の上昇速
度も第４図ｃ中に一点鎖線によつて示すように遅
くなり、入力スレツシユホールド電圧Ｖ（Ｈ）に
達するまでの時刻もコンバータの出力電圧変動前
の時刻（t′a）より遅れた時刻（t″a）となる。そ
の結果第４図ｄ中に一点鎖線によつて示すように
インバータゲート素子IC₄の出力信号のＨレベル
の保持期間は長くなり、これに伴い発振回路Ａの
インバータゲート素子IC₃の出力信号と、パルス
幅設定回路Ｂのインバータゲート素子IC₄の出力
信号とのアンド出力、即ち出力端子Ｔに送出され
る駆動信号のＨレベル保持時間は第４図ｅ中に一
点鎖線で示すように出力電圧変動前のt₁より長い
t′₁となる。たのため駆動信号によりオンオフ制
御されるスイツチング素子のオン期間は、コンバ
ータの出力電圧の変動前のそれより長くなつて出
力電圧の変動分を補償するように働き出力電圧を
一定保持する。

（効果） 以上のように本考案では発振回路Ａとパルス幅
設定回路に、従来の比較器に比べて応答遅れ時間
が短く高速動作が可能なCMOSロジツクICによ
るインバータゲート素子を用いるので、現在の
100kHzに比べて遥かに高い数100kHzの変換周波
数の出力信号を得ることができ、しかもインバー
タゲート素子は雑音余裕度が大きいため外来雑音
などによる誤動作のおそれが少ない。これに加え
て第１図と第３図の回路を対比して明らかなよう
に構成部品点数は従来回路が13点であるに対し、
本考案では11点であつて回路が簡単化される。従
つて本考案によれば高周波領域まで安定に動作す
る回路の簡単なスイツチング素子のパルス幅制御
駆動回路を提供でき、これによつて小型しかも動
作の安定な定電圧或いは定電流機能を備えたコン
バータなどこの種装置を実現できる。

（変形例） 以上本考案を一実施例により説明したが、第５
図に示す変形例回路図（第３図と同一符号は同等
部分を示す）の如く、前記第３図における帰還抵
抗R₈を抵抗R₈′とR₈″の直列回路により形成して、
その一方R₈″と並列にダイオードD₄を接続して発
振回路ＡのコンデンサC₃の充電量と放電量との
間に差をつけることにより、発振回路出力のデユ
ーテイ比を変えて出力信号の最大パルス幅の設定
を行うことができる。即ちコンデンサC₃の充電
は抵抗R₈″とR₈′の直列抵抗値によつて行われ、
放電は抵抗R₈′とダイオードD₄を通して行われ
る。このため充電量と放電量との間に差がつけら
れて充電に要する時間は放電に要する時間よりも
長くなる。従つて抵抗R₈′とR₈″の抵抗値の調整
により発振回路Ａからデユーテイ比が50％以上の
出力信号を得ることができる。またダイオード
D₄を上記とは逆極性に接続して、コンデンサC₃
の充電がダイオードD₄と抵抗R₈′を通して行わ
れ、放電が抵抗R₈′とR₈″を通して行われるよう
にして充電に要する時間を放電に要する時間より
短くすれば、デユーテイ比が50％以下の発振回路
出力を得ることができる。従つて発振回路Ａとパ
ルス幅設定回路Ｂの出力信号のアンドにより得ら
れる駆動回路の出力信号の最大パルス幅を発振回
路出力のデユーテイ比を変えることによつて設定
できる。

また第６図に示す回路図（第３図と同一符号は
同等部分を示す）のように、出力回路Ｃをダイオ
ードD₃と抵抗R₉によつて形成して簡単化できる。

【図面の簡単な説明】

第１図は従来装置の回路図、第２図はその動作
説明用の波形図、第３図は本考案の一実施例回路
図、第４図はその動作説明用の波形図、第５図お
よび第６図はそれぞれ本考案の変形例図である。 Ａ……発振回路、Ｂ……パルス幅設定回路、Ｃ
……出力回路、Ea……直流電源、R₁〜R₈，R₈′，
R₈″……抵抗、C₁〜C₄……コンデンサ、IC₁，IC₂
……比較器、IC₃，IC₄……インバータゲート素
子、D₁〜D₄……ダイオード、PC……ホトカツプ
ラ、Ｔ……出力端子。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) CMOSロジツクICによる第１インバータゲ
   ート素子と、このインバータゲート素子の入力
   端に接続された発振周波数設定用コンデンサ
   と、入出力端間に接続された充放電用抵抗とか
   らなる発振回路およびCMOSロジツクICによ
   る第２インバータゲート素子と、このインバー
   タゲート素子の入力端に接続され設定パルス幅
   に対応する充電電流が流されるパルス幅設定用
   コンデンサと、上記第２インバータゲート素子
   の入力端と第１インバータゲート素子の出力端
   間に上記パルス幅設定用コンデンサの放電電流
   を流しうる極性で接続された同期用ダイオード
   からなるパルス幅設定回路および上記発振回路
   とパルス幅設定回路の出力をアンド条件により
   取出すスイツチング素子の駆動信号取得用回路
   とを備えたことを特徴とするスイツチング素子
   の駆動回路。 (2) 実用新案登録請求の範囲第１項において、発
   振回路の充放電用抵抗を第１、第２の抵抗に２
   分すると共に、その一方に並列にダイオードを
   接続して、上記第１、第２の抵抗の抵抗値の設
   定とダイオードの接続極性の変更により発振回
   路出力のデユーテイ比を変えうるようにしたこ
   とを特徴とするスイツチング素子の駆動回路。