JPH0832162B2 - 直流−直流変換器及び直流−直流変換方法 - Google Patents
直流−直流変換器及び直流−直流変換方法Info
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- JPH0832162B2 JPH0832162B2 JP62126107A JP12610787A JPH0832162B2 JP H0832162 B2 JPH0832162 B2 JP H0832162B2 JP 62126107 A JP62126107 A JP 62126107A JP 12610787 A JP12610787 A JP 12610787A JP H0832162 B2 JPH0832162 B2 JP H0832162B2
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
A.産業上の利用分野 B.従来技術 C.発明が解決しようとする問題点 D.問題点を解決するための手段 E.実施例 E1.バツク変換器(第3a図) E2.ブースト変換器(第4a図) E3.バツク−ブースト変換器(第5a図) E4.制御回路(第7図) E5.電流制御回路(第8図) E6.全体的なレギユレータの構成(第10a図、第10b図) F.発明の効果 A.産業上の利用分野 本発明は、一般的には電力源に関し、特に直流−直流
変換器に関する。
変換器に関する。
B.従来技術 電力変換器の一般的な態様は直流−直流変換器であ
り、これは入力直流電圧を、所望の値をもつ出力直流電
圧に変換るものである。配線電力の主要な態様は交流で
あるから、直流−直流変換器のための必要な直流入力電
圧を発生するために通常であるタンプの直流−交流変換
器が使用される。複数の異なる直流出力電圧が必要とさ
れる場合は、異なる出力電圧を発生するように動作する
いくつかの直流−直流変換器が同一の入力DC電圧に共通
に接続される。
り、これは入力直流電圧を、所望の値をもつ出力直流電
圧に変換るものである。配線電力の主要な態様は交流で
あるから、直流−直流変換器のための必要な直流入力電
圧を発生するために通常であるタンプの直流−交流変換
器が使用される。複数の異なる直流出力電圧が必要とさ
れる場合は、異なる出力電圧を発生するように動作する
いくつかの直流−直流変換器が同一の入力DC電圧に共通
に接続される。
直流−直流変換器には多数の異なる回路配置がある。
多くの場合、そのような変換器は、直流入力からのエネ
ルギを変換器中の誘導性素子に結合するためにターン・
オン及びターン・オフされる半導体スイツチを含んでい
る。このエネルギは、変換器の回路配置に応じてオンの
期間またはオフの期間のどちらかに、誘導性素子から直
流出力に転送される。一般的な直流−直流変換器の回路
配置は、バツク(buck)または順方向(forward)変換
器と、バツク−ブースト(buck−boost)またはフライ
パツク(flyback)変換器と、ブースト変換器回路配置
を含む。
多くの場合、そのような変換器は、直流入力からのエネ
ルギを変換器中の誘導性素子に結合するためにターン・
オン及びターン・オフされる半導体スイツチを含んでい
る。このエネルギは、変換器の回路配置に応じてオンの
期間またはオフの期間のどちらかに、誘導性素子から直
流出力に転送される。一般的な直流−直流変換器の回路
配置は、バツク(buck)または順方向(forward)変換
器と、バツク−ブースト(buck−boost)またはフライ
パツク(flyback)変換器と、ブースト変換器回路配置
を含む。
尚、後に示す実施例に関連して説明するように、本発
明はバツクまたは順方向変換器に使用する場合に有利で
あるが、他の変換器の回路配置に使用する場合にも有利
である。
明はバツクまたは順方向変換器に使用する場合に有利で
あるが、他の変換器の回路配置に使用する場合にも有利
である。
慣用的なバツク変換器においては、半導体スイツチが
直流供給入力と誘導性素子の間に接続され、誘導性素子
が出力に接続されている。そのスイツチと誘導性素子の
間の接合点は通常逆バイアスされ半導体スイツチが閉状
態にあるとき非導通であるダイオード(フライホイール
・ダイオードと呼ばれる)によつて共通回路またはアー
スに接続される。また、通常、出力と共通回路の間には
キヤパシタが接続されている。この態様の変換器におけ
る誘導性素子は100ミリヘンリーのオーダーのインダク
タンスを有し、その典型的なキヤパシタは500ミリフア
ラドのキヤパシタンスをもつ。
直流供給入力と誘導性素子の間に接続され、誘導性素子
が出力に接続されている。そのスイツチと誘導性素子の
間の接合点は通常逆バイアスされ半導体スイツチが閉状
態にあるとき非導通であるダイオード(フライホイール
・ダイオードと呼ばれる)によつて共通回路またはアー
スに接続される。また、通常、出力と共通回路の間には
キヤパシタが接続されている。この態様の変換器におけ
る誘導性素子は100ミリヘンリーのオーダーのインダク
タンスを有し、その典型的なキヤパシタは500ミリフア
ラドのキヤパシタンスをもつ。
この慣用的なバツク変換器の通常の動作の間は、スイ
ツチが閉じられ、出力電圧よりも小さい入力電圧が誘導
性素子の両端に印加される。これにより誘導性素子中の
電流が増加され、出力キヤパシタがチヤージされるとと
もに出力に接続された負荷に電流が与えられる。
ツチが閉じられ、出力電圧よりも小さい入力電圧が誘導
性素子の両端に印加される。これにより誘導性素子中の
電流が増加され、出力キヤパシタがチヤージされるとと
もに出力に接続された負荷に電流が与えられる。
スイツチがターン・オフされたときは、スイツチと誘
導性素子の間の接続点の電圧が、ダイオードが順バイア
スされるようになるまで下降する。次に電流は、スイツ
チが再び閉じられるまで減衰振幅でダイオードと誘導性
素子を流れ、このサイクルが繰り返される。
導性素子の間の接続点の電圧が、ダイオードが順バイア
スされるようになるまで下降する。次に電流は、スイツ
チが再び閉じられるまで減衰振幅でダイオードと誘導性
素子を流れ、このサイクルが繰り返される。
そのような従来技術のバツク変換器においては、回路
における無効分の大きさを低減するために、変換器を可
能な限り高い周波数で動作させることが有利である。典
型的な従来技術のバツク変換器は約20KHzまでの周波数
で動作し得る。従来技術のバツク変換器には、変換器の
半導体スイツチのスイツチング損失のために、動作周波
数に上限がある。
における無効分の大きさを低減するために、変換器を可
能な限り高い周波数で動作させることが有利である。典
型的な従来技術のバツク変換器は約20KHzまでの周波数
で動作し得る。従来技術のバツク変換器には、変換器の
半導体スイツチのスイツチング損失のために、動作周波
数に上限がある。
スイツチング損失は、バツク変換器中の直列スイツチ
ング・スイツチがターン・オン及びターン・オフすると
き生じる。というのは、そのスイツチを流れる電流が流
れ始め且つ停止するためにはある時間が必要だからであ
る。スイツチがターン・オンされるとき、スイツチング
・デバイスを流れる電流が、デバイスと誘導性素子の間
の接合点における電圧を入力電圧のレベルまで上昇さ
せ、デバイスを流れる電流の値とデバイスの両端の電圧
の値の瞬間的な積に等しいエネルギ散逸をもたらす。同
様に、スイツチがターン・オフされるとき、瞬間的にス
イツチの両端に大きい電圧が加わりスイツチに大きい電
流が流れることによりエネルギ散逸がひき起こされる。
単位時間毎のスイツチングの回数は周波数とともに増大
するため、半導体スイツチにおけるこれらのスイツチン
グ損失は動作周波数が高まるにつれて増大する。
ング・スイツチがターン・オン及びターン・オフすると
き生じる。というのは、そのスイツチを流れる電流が流
れ始め且つ停止するためにはある時間が必要だからであ
る。スイツチがターン・オンされるとき、スイツチング
・デバイスを流れる電流が、デバイスと誘導性素子の間
の接合点における電圧を入力電圧のレベルまで上昇さ
せ、デバイスを流れる電流の値とデバイスの両端の電圧
の値の瞬間的な積に等しいエネルギ散逸をもたらす。同
様に、スイツチがターン・オフされるとき、瞬間的にス
イツチの両端に大きい電圧が加わりスイツチに大きい電
流が流れることによりエネルギ散逸がひき起こされる。
単位時間毎のスイツチングの回数は周波数とともに増大
するため、半導体スイツチにおけるこれらのスイツチン
グ損失は動作周波数が高まるにつれて増大する。
今までは、効率を改善するために、バツク変換器にお
ける直列スイツチとして電力FETが使用されてきた。電
力FETを使用することは、少数キヤリアの蓄積時間を解
消し、より高速のスイツチングを可能ならしめるので有
利である。また、FET駆動回路は、バイポーラ・トラン
ジスタの場合よりも効率的である。
ける直列スイツチとして電力FETが使用されてきた。電
力FETを使用することは、少数キヤリアの蓄積時間を解
消し、より高速のスイツチングを可能ならしめるので有
利である。また、FET駆動回路は、バイポーラ・トラン
ジスタの場合よりも効率的である。
少数キヤリアを解消することにおける類似の利点は、
変換器中のダイオードをFETで置換した場合に得られ
る。しかし、従来技術のバツク変換器のフライホイール
・ダイオードの代わりにFETを使用することは、直列ス
イツチFET及びフライホイールFETの導通が重なることを
防止し、且つそのどちらも導通していないときの無駄時
間(dead time)を防止するために、FETのターン・オン
及びターン・オフのタイミングを厳密に設定することを
必要とする。すなわち、FET直列スイツチとフライホイ
ールFETの導通が重なると、回路のエネルギ散逸が著し
く増大する。また、無駄時間によりFET中の寄生的ダイ
オードがターン・オンされ、これにより、一方のFETが
ターン・オンしているときに他方のFET中にたくわえら
れた電荷が存在していることにより余分なエネルギ散逸
が生じる。
変換器中のダイオードをFETで置換した場合に得られ
る。しかし、従来技術のバツク変換器のフライホイール
・ダイオードの代わりにFETを使用することは、直列ス
イツチFET及びフライホイールFETの導通が重なることを
防止し、且つそのどちらも導通していないときの無駄時
間(dead time)を防止するために、FETのターン・オン
及びターン・オフのタイミングを厳密に設定することを
必要とする。すなわち、FET直列スイツチとフライホイ
ールFETの導通が重なると、回路のエネルギ散逸が著し
く増大する。また、無駄時間によりFET中の寄生的ダイ
オードがターン・オンされ、これにより、一方のFETが
ターン・オンしているときに他方のFET中にたくわえら
れた電荷が存在していることにより余分なエネルギ散逸
が生じる。
動作周波数が増大するにつれてスイツチング損失が一
層問題になるばかりではなく、スイツチング事象の間の
時間が短くなるにつれて導通の重複あるいは無駄時間を
防止するために2個のFET回路の厳密なタイミング条件
を満たすことにより困難になる。スイツチング損失及び
タイミング誤差による損失は、上述のように周波数に正
比例し、一方、タイミング誤差を最小限に抑えるために
厳密なタイミング・パラメータ上で狭い許容度を維持す
ることは、スイツチング周期が短かくなるにつれて一層
困難になる。
層問題になるばかりではなく、スイツチング事象の間の
時間が短くなるにつれて導通の重複あるいは無駄時間を
防止するために2個のFET回路の厳密なタイミング条件
を満たすことにより困難になる。スイツチング損失及び
タイミング誤差による損失は、上述のように周波数に正
比例し、一方、タイミング誤差を最小限に抑えるために
厳密なタイミング・パラメータ上で狭い許容度を維持す
ることは、スイツチング周期が短かくなるにつれて一層
困難になる。
C.問題点を解決するための手段 この発明の目的は、スイツチング損失を増大させたり
厳密なタイミング条件を課したりするような困難を伴う
ことなく、上述のタイプの直流−直流変換器を相当に高
い周波数で動作することを可能ならしめることにある。
厳密なタイミング条件を課したりするような困難を伴う
ことなく、上述のタイプの直流−直流変換器を相当に高
い周波数で動作することを可能ならしめることにある。
D.問題点を解決するための手段 上記目的は、本発明の原理に基づき、通常の動作周波
数で変換器の各動作サイクルの間に誘導性素子の電流の
方向が反転するようにインダクタンスを設定された誘導
性素子をもつ直流−直流変換器を提供することによつて
達成される。
数で変換器の各動作サイクルの間に誘導性素子の電流の
方向が反転するようにインダクタンスを設定された誘導
性素子をもつ直流−直流変換器を提供することによつて
達成される。
本発明の1つの態様は、2マイクロヘンリーの誘導性
素子と約10マイクロフアラドの出力キヤパシタをもつ、
300〜800KHzで動作可能なバツク変換器である。誘導性
素子のインダクタンスを選択するにあたつては、通常の
動作の間に誘導性素子の電流が反転することを保証する
ために、出力負荷電圧とピーク誘導性素子電流(直流ス
イツチを開放する直前に存在する電流)が考慮される。
素子と約10マイクロフアラドの出力キヤパシタをもつ、
300〜800KHzで動作可能なバツク変換器である。誘導性
素子のインダクタンスを選択するにあたつては、通常の
動作の間に誘導性素子の電流が反転することを保証する
ために、出力負荷電圧とピーク誘導性素子電流(直流ス
イツチを開放する直前に存在する電流)が考慮される。
この新規なバツク変換器回路においては、直列FETと
フライホイールFETが採用され、このフライホイールFET
に並列にフライホイール・キヤパシタを付加してもよ
い。このフライホイール・キヤパシタンスの値は、どち
らかのFETがターン・オフするために必要な期間にフラ
イホイールFETの両端の電圧に感知し得る変化があらわ
れないように選択される。このことが充たされれば、そ
れらのFETの両端の電圧がフライホイール・キヤパシタ
ンスによつてオン状態の付近に維持されるので、各FET
におけるターン・オフ・スイツチングの損失が小さくな
る。
フライホイールFETが採用され、このフライホイールFET
に並列にフライホイール・キヤパシタを付加してもよ
い。このフライホイール・キヤパシタンスの値は、どち
らかのFETがターン・オフするために必要な期間にフラ
イホイールFETの両端の電圧に感知し得る変化があらわ
れないように選択される。このことが充たされれば、そ
れらのFETの両端の電圧がフライホイール・キヤパシタ
ンスによつてオン状態の付近に維持されるので、各FET
におけるターン・オフ・スイツチングの損失が小さくな
る。
この例のバツク変換器においては、適当なフライホイ
ールFETキヤパシタンスは1000ピコフアラドのオーダー
である。この回路はバイホーラ・トランジスタではなく
FETを採用しているので、各スイツチング・デバイスは
内在的なキヤパシタンスを有する。この内在的なキヤパ
シタンスは500ピコフアラドのオーダーである。変換器
に対する入力電圧源のインピーダンスは小さいので、直
列FETのキヤパシタンスは実質的にフライホイールFETの
キヤパシタンスに並列に接続され、これにより典型的に
は、外部キヤパシタを付加することなく所望の1000ピコ
フアラドを得ることができる。
ールFETキヤパシタンスは1000ピコフアラドのオーダー
である。この回路はバイホーラ・トランジスタではなく
FETを採用しているので、各スイツチング・デバイスは
内在的なキヤパシタンスを有する。この内在的なキヤパ
シタンスは500ピコフアラドのオーダーである。変換器
に対する入力電圧源のインピーダンスは小さいので、直
列FETのキヤパシタンスは実質的にフライホイールFETの
キヤパシタンスに並列に接続され、これにより典型的に
は、外部キヤパシタを付加することなく所望の1000ピコ
フアラドを得ることができる。
この新規なバツク変換器回路においては、直列スイツ
チFETが導通する時点に始まつて電流が入力電圧源から
直列スイツチを介して、フライホイールFETと、直列ス
イツチFETと誘導性素子が接続されているノードまで流
れる。直列スイツチFETからの電流は誘導性素子を介し
て出力へ流れ、そのノードは入力とほぼ同一の電圧レベ
ルにある。直列FETは次にターン・オフされるが、2個
のFETのキヤパシタンスは、そのターン・オフ期間中に
直列スイツチの両端に実質的に電圧降下がないように十
分長くそのノード電圧を保持する。直列FETがターン・
オフされた後は、誘導性素子がキヤパシタから電流を引
き込むにつれてそのノードの電圧がゼロに降下する。フ
ライホイールFETは次に実質的にスイツチング損失なし
でターン・オンする。なぜなら、フライホイールFETは
共通回路またはアースと、ゼロ電圧ノードの間に接続さ
れており、従つてターン・オンしたときにフライホイー
ルFETの両端に電圧降下がないからである。
チFETが導通する時点に始まつて電流が入力電圧源から
直列スイツチを介して、フライホイールFETと、直列ス
イツチFETと誘導性素子が接続されているノードまで流
れる。直列スイツチFETからの電流は誘導性素子を介し
て出力へ流れ、そのノードは入力とほぼ同一の電圧レベ
ルにある。直列FETは次にターン・オフされるが、2個
のFETのキヤパシタンスは、そのターン・オフ期間中に
直列スイツチの両端に実質的に電圧降下がないように十
分長くそのノード電圧を保持する。直列FETがターン・
オフされた後は、誘導性素子がキヤパシタから電流を引
き込むにつれてそのノードの電圧がゼロに降下する。フ
ライホイールFETは次に実質的にスイツチング損失なし
でターン・オンする。なぜなら、フライホイールFETは
共通回路またはアースと、ゼロ電圧ノードの間に接続さ
れており、従つてターン・オンしたときにフライホイー
ルFETの両端に電圧降下がないからである。
このフライホイールFETは、電流が出力から誘導性素
子を介して流れることにより誘導性素子中の電流の流れ
の方向が反転されるまではターン・オフされない。フラ
イホイールFETがターン・オフされるときそのノードの
キヤパシタンスはそのノードの電圧をゼロ付近に保持
し、その後、誘導性素子からの電流がそのノードの電圧
を入力電圧のレベルまで駆動する。次に、直列FETの両
端の電圧が実質的にゼロである時点で直列FETがターン
・オンされ、これによりターン・オンの損失が最小限に
抑えられる。
子を介して流れることにより誘導性素子中の電流の流れ
の方向が反転されるまではターン・オフされない。フラ
イホイールFETがターン・オフされるときそのノードの
キヤパシタンスはそのノードの電圧をゼロ付近に保持
し、その後、誘導性素子からの電流がそのノードの電圧
を入力電圧のレベルまで駆動する。次に、直列FETの両
端の電圧が実質的にゼロである時点で直列FETがターン
・オンされ、これによりターン・オンの損失が最小限に
抑えられる。
両FETのターン・オン及びターン・オフは、そのFETの
両端の電圧がゼロ・ボルト付近であるときに起こる。そ
のノードでの電圧の変化は、無損失無効素子のみが導通
する間に起こる。また、一方のFETのターン・オフと他
方のFETのターン・オンの間の無駄時間は、誘導性素子
中の電流がそのノードの電圧を低または高電圧で駆動す
るときに起こる。
両端の電圧がゼロ・ボルト付近であるときに起こる。そ
のノードでの電圧の変化は、無損失無効素子のみが導通
する間に起こる。また、一方のFETのターン・オフと他
方のFETのターン・オンの間の無駄時間は、誘導性素子
中の電流がそのノードの電圧を低または高電圧で駆動す
るときに起こる。
以下より詳細に説明するバツク変換器の態様において
は、変換器は出力電圧補正を与えるように、すなわちバ
ツク・レギユレータとして働くように制御される。これ
を行うために、入力電圧及び負荷における偏差に対して
ピークからピークまでの誘導性素子の電流を一定に維持
するような方法で直列FET及びフライホイールFETをター
ン・オン及びターン・オフするための制御回路が設けら
れる。このピークからピークまでの一定の誘導性素子電
流の平均値は、出力電圧補正を与える制御回路によつて
変化される。
は、変換器は出力電圧補正を与えるように、すなわちバ
ツク・レギユレータとして働くように制御される。これ
を行うために、入力電圧及び負荷における偏差に対して
ピークからピークまでの誘導性素子の電流を一定に維持
するような方法で直列FET及びフライホイールFETをター
ン・オン及びターン・オフするための制御回路が設けら
れる。このピークからピークまでの一定の誘導性素子電
流の平均値は、出力電圧補正を与える制御回路によつて
変化される。
このシステムにおいては、ピークからピークまでの誘
導性素子の電流が制御回路によつて一定に維持されるの
で、誘導性素子電流の最小値がある選択されたレベルま
たはそれ以下に保持され、この選択されたレベルが最大
またはピーク誘導性素子電流を設定する。このことは、
出力の短絡などの故障の場合に電流を制限する役割を果
たす。
導性素子の電流が制御回路によつて一定に維持されるの
で、誘導性素子電流の最小値がある選択されたレベルま
たはそれ以下に保持され、この選択されたレベルが最大
またはピーク誘導性素子電流を設定する。このことは、
出力の短絡などの故障の場合に電流を制限する役割を果
たす。
要約すると、この制御回路は、直列FETに、(a)入
力電圧マイナス(b)出力電圧に比例する時間を与え、
以て誘導性素子におけるピークからピークまでの電流の
振れが一定であるようにする働きを行う。最小の、また
は低いピーク誘導性素子電流は、フライホイールFET中
の電流を感知してこのFETが、電流が選択されたレベル
に降下するまでターン・オフしないようにすることによ
り、あるレベルまたはそれ以下に保持される。この動作
においては、変換器の動作周波数の変化が本来的である
が、それは変換器の通常動作の許容できる範囲内であ
る。
力電圧マイナス(b)出力電圧に比例する時間を与え、
以て誘導性素子におけるピークからピークまでの電流の
振れが一定であるようにする働きを行う。最小の、また
は低いピーク誘導性素子電流は、フライホイールFET中
の電流を感知してこのFETが、電流が選択されたレベル
に降下するまでターン・オフしないようにすることによ
り、あるレベルまたはそれ以下に保持される。この動作
においては、変換器の動作周波数の変化が本来的である
が、それは変換器の通常動作の許容できる範囲内であ
る。
以下で説明するバツク・レギユレータはさらに、レギ
ユレータに対する入力電圧がレギユレータの出力にあら
れわるような条件である、過電圧条件を防止するための
保護回路を含んでいる。この保護回路は出力を分流され
るための追加的な高電流デバイスを必要としないが、そ
の代りにレギユレータ出力の過電圧条件が生じた場合に
フライホイールFETをターン・オンさせる。
ユレータに対する入力電圧がレギユレータの出力にあら
れわるような条件である、過電圧条件を防止するための
保護回路を含んでいる。この保護回路は出力を分流され
るための追加的な高電流デバイスを必要としないが、そ
の代りにレギユレータ出力の過電圧条件が生じた場合に
フライホイールFETをターン・オンさせる。
E.実施例 E1.バツク変換器 第1図を参照すると、交流(AC)入力を単一レベルの
直流(DC)出力に変換する単一出力オフ・ライン・スイ
ツチ11を電力供給装置10が含んでいる。オフ・ライン・
スイツチ11の出力は、異なるDC出力電圧を発生するため
の直流−直流変換器である複数の電力モジユール12、1
3、14などに接続されている。出力1、2、及び3など
の必要な異なるDC出力を発生するために必要な数だけの
変換器12〜14が採用されている。
直流(DC)出力に変換する単一出力オフ・ライン・スイ
ツチ11を電力供給装置10が含んでいる。オフ・ライン・
スイツチ11の出力は、異なるDC出力電圧を発生するため
の直流−直流変換器である複数の電力モジユール12、1
3、14などに接続されている。出力1、2、及び3など
の必要な異なるDC出力を発生するために必要な数だけの
変換器12〜14が採用されている。
第2a図ないし第2d図を参照すると、従来技術の電力モ
ジユールまたは直流−直流変換器に関する図が示されて
いる。第2a図において、慣用的なバツク変換器、または
電流増加電力変換器20は、直列スイツチとしてFET21を
使用し、フライホイール整流器としてダイオード22を使
用している。この標準的な変換器の通常の動作の間に、
FET21がターン・オンされ、これにより出力電圧VOUTよ
り小さい入力電圧VINが誘導性素子23に印加される。こ
の電圧を誘導性素子に印加することにより、誘導性素子
の電流が増大し、これにより出力キヤパシタ24がチヤー
ジされるとともに、キヤパシタに並列に接続された任意
に負荷に電流が引き渡される。
ジユールまたは直流−直流変換器に関する図が示されて
いる。第2a図において、慣用的なバツク変換器、または
電流増加電力変換器20は、直列スイツチとしてFET21を
使用し、フライホイール整流器としてダイオード22を使
用している。この標準的な変換器の通常の動作の間に、
FET21がターン・オンされ、これにより出力電圧VOUTよ
り小さい入力電圧VINが誘導性素子23に印加される。こ
の電圧を誘導性素子に印加することにより、誘導性素子
の電流が増大し、これにより出力キヤパシタ24がチヤー
ジされるとともに、キヤパシタに並列に接続された任意
に負荷に電流が引き渡される。
FET21がターン・オフされたとき、ノード1(FET21、
ダイオード22及び誘導性素子23の接続点)における電圧
が、ダイオード22が順バイアスされるようになるまで降
下する。次に電流は、FET21が再びターン・オンされる
まで振幅が減衰しながらダイオード22と誘導性素子23を
流れ、このサイクルが繰り返される。
ダイオード22及び誘導性素子23の接続点)における電圧
が、ダイオード22が順バイアスされるようになるまで降
下する。次に電流は、FET21が再びターン・オンされる
まで振幅が減衰しながらダイオード22と誘導性素子23を
流れ、このサイクルが繰り返される。
FET21がターン・オン及びターン・オフされるとき、
電流が流れ始めあるいは停止するためにある有限な時間
が必要であるため、スイツチング損失が生じる。FET21
がターン・オンされると、そのFETを流れる電流がノー
ド1上の電圧を上昇させ、ターン・オンに必要な期間に
亘つてそのFETの瞬間的な電流の値と電圧の積に等しい
エネルギの散逸をもたらす。同様に、FET21がターン・
オフされると、電圧と電流が瞬間的に存在し、これによ
り相当なエネルギ散逸がもたらされる。以前より、ダイ
オード22は追加的なFET(第3a図のFET32の向きをもつ)
により置き換えられている。これにより、変換器の効率
が改善される。
電流が流れ始めあるいは停止するためにある有限な時間
が必要であるため、スイツチング損失が生じる。FET21
がターン・オンされると、そのFETを流れる電流がノー
ド1上の電圧を上昇させ、ターン・オンに必要な期間に
亘つてそのFETの瞬間的な電流の値と電圧の積に等しい
エネルギの散逸をもたらす。同様に、FET21がターン・
オフされると、電圧と電流が瞬間的に存在し、これによ
り相当なエネルギ散逸がもたらされる。以前より、ダイ
オード22は追加的なFET(第3a図のFET32の向きをもつ)
により置き換えられている。これにより、変換器の効率
が改善される。
前にも説明したように、FETが2個の構成において
は、FETのターン・オン及びターン・オフのタイミング
を厳密に設定する必要がある。また、やはり前に説明し
たように、変換器中の無効分の大きさを低減するため
に、変換器20などの標準的変換器の動作周波数を高める
ことが望ましい。しかし、周波数を高めた場合、スイツ
チング損失と厳密なタイミング条件の双方を扱うことが
一層困難になる。
は、FETのターン・オン及びターン・オフのタイミング
を厳密に設定する必要がある。また、やはり前に説明し
たように、変換器中の無効分の大きさを低減するため
に、変換器20などの標準的変換器の動作周波数を高める
ことが望ましい。しかし、周波数を高めた場合、スイツ
チング損失と厳密なタイミング条件の双方を扱うことが
一層困難になる。
第3a図を参照すると、本発明の一態様に基づくバツク
変換器30が図示されており、その変換器の動作波形が第
3bないし第3d図に示されている。このバツク変換器30
は、直列スイツチFET31と、ノード1に接続されたフラ
イホイールFET32と、誘導性素子33を具備している。変
換器30の出力には出力キヤパシタ34が設けられ、キヤパ
シタ36はフライホイールFET32に並列に接続されてい
る。FET31及び32は、内部ダイオードを含む電力MOSFET
である。FET31はpチヤネルMOSFETであり、FET32はnチ
ヤネルMOSFETである。FET31のソースは変換器の入力に
接続され、FET31のドレインはノード1に接続され、ノ
ード1はFET32のドレインと誘導性素子33の一方の端子
に接続されている。FET32のソースは共通回路、あるい
はアースに接続されている。それらのFETのゲートは適
当な制御回路に接続されているが、この制御回路につい
ては後で詳細に説明する。
変換器30が図示されており、その変換器の動作波形が第
3bないし第3d図に示されている。このバツク変換器30
は、直列スイツチFET31と、ノード1に接続されたフラ
イホイールFET32と、誘導性素子33を具備している。変
換器30の出力には出力キヤパシタ34が設けられ、キヤパ
シタ36はフライホイールFET32に並列に接続されてい
る。FET31及び32は、内部ダイオードを含む電力MOSFET
である。FET31はpチヤネルMOSFETであり、FET32はnチ
ヤネルMOSFETである。FET31のソースは変換器の入力に
接続され、FET31のドレインはノード1に接続され、ノ
ード1はFET32のドレインと誘導性素子33の一方の端子
に接続されている。FET32のソースは共通回路、あるい
はアースに接続されている。それらのFETのゲートは適
当な制御回路に接続されているが、この制御回路につい
ては後で詳細に説明する。
各FET31、32は内部ダイオードを含み、FET31の内部ダ
イオードはノード1からの電流を入力側へ導通するらう
に向きづけられ、FET32の内部ダイオードは共通回路
(アース)からの電流をノード1に導通するように向き
づけられている。各FETは寄生的なキヤパシタンスを含
み、電圧源入力のインピーダンスが低いので、FET31及
び32のキヤパシタンスはノード1と共通回路の間に並列
に有効に接続される。多くの場合、FETの寄生的なキヤ
パシタンスが、各FETのターン・オフの間にノード1の
電圧を保持するのに十分な値であるため、外部的なキヤ
パシタ36は不要である。よつて、第3a図の変換器につい
て以下の説明においては、デイスクリート・キヤパシタ
36は省略してもよい。
イオードはノード1からの電流を入力側へ導通するらう
に向きづけられ、FET32の内部ダイオードは共通回路
(アース)からの電流をノード1に導通するように向き
づけられている。各FETは寄生的なキヤパシタンスを含
み、電圧源入力のインピーダンスが低いので、FET31及
び32のキヤパシタンスはノード1と共通回路の間に並列
に有効に接続される。多くの場合、FETの寄生的なキヤ
パシタンスが、各FETのターン・オフの間にノード1の
電圧を保持するのに十分な値であるため、外部的なキヤ
パシタ36は不要である。よつて、第3a図の変換器につい
て以下の説明においては、デイスクリート・キヤパシタ
36は省略してもよい。
変換器30において、誘導性素子30は、通常の各動作サ
イクル(直列FET31のターン・オン及びターン・オフの
各サイクル)の間にその誘導性素子の電流の方向が反転
することを保証するようにインダクタンスの値を選択さ
れている。誘導性素子電流の反転を保証するためには、
インダクタンスの値を選択するのみならず、(a)変換
器の動作をピーク順方向電流が出力電圧に対して大きす
ぎないようにすること及び(b)直列FETに対して適当
に長いオフ時間を設定することが必要である。電流の反
転を保証するためには、出力電圧が、(a)誘導性素子
33のインダクタンスと(b)ピーク誘導性素子電流(直
列FETがターン・オフされたときの誘導性素子電流)の
積を直列FET31のオフ時間の長さで割つた値に等しい
か、それよりも大きくなくてはならない。
イクル(直列FET31のターン・オン及びターン・オフの
各サイクル)の間にその誘導性素子の電流の方向が反転
することを保証するようにインダクタンスの値を選択さ
れている。誘導性素子電流の反転を保証するためには、
インダクタンスの値を選択するのみならず、(a)変換
器の動作をピーク順方向電流が出力電圧に対して大きす
ぎないようにすること及び(b)直列FETに対して適当
に長いオフ時間を設定することが必要である。電流の反
転を保証するためには、出力電圧が、(a)誘導性素子
33のインダクタンスと(b)ピーク誘導性素子電流(直
列FETがターン・オフされたときの誘導性素子電流)の
積を直列FET31のオフ時間の長さで割つた値に等しい
か、それよりも大きくなくてはならない。
変換器30の典型的な動作サイクルはFET31のターン・
オフで開始され、その後、誘導性素子33が最初にキヤパ
シタ36から次にFET32の内部ダイオードを介して電流を
引き込むにつれてノード1の電圧はゼロに達するまで下
降する。フライホイールFET32は次にスイツチング損失
なしでターン・オンされる。というのはターン・オンの
時点でFET32の両端の電圧はゼロだからである。フライ
ホイールFET32は、フライホイールFETを通過する電流に
より誘導性素子33の電流の方向が反転されるまでターン
・オフされない。フライホイールFETがターン・オフさ
れるとき、そのターン・オフ期間キヤパシタ36がノード
1の電圧をゼロ付近に保持し、その後、誘導性素子33を
通過する(反転されている)電流がノード1の電圧を入
力電圧のレベルまで駆動する。尚、この時点で、フライ
ホイールFETはターン・オフされ、その内部ダイオード
は逆バイアスされているために非導通であることに注意
されたい。次に直列FET31はそのFETの両端の電位差が実
質的にゼロの状態でターン・オンされ、従つて実質的に
ターン・オン損失は存在しない。次にこのサイクルが繰
り返される。
オフで開始され、その後、誘導性素子33が最初にキヤパ
シタ36から次にFET32の内部ダイオードを介して電流を
引き込むにつれてノード1の電圧はゼロに達するまで下
降する。フライホイールFET32は次にスイツチング損失
なしでターン・オンされる。というのはターン・オンの
時点でFET32の両端の電圧はゼロだからである。フライ
ホイールFET32は、フライホイールFETを通過する電流に
より誘導性素子33の電流の方向が反転されるまでターン
・オフされない。フライホイールFETがターン・オフさ
れるとき、そのターン・オフ期間キヤパシタ36がノード
1の電圧をゼロ付近に保持し、その後、誘導性素子33を
通過する(反転されている)電流がノード1の電圧を入
力電圧のレベルまで駆動する。尚、この時点で、フライ
ホイールFETはターン・オフされ、その内部ダイオード
は逆バイアスされているために非導通であることに注意
されたい。次に直列FET31はそのFETの両端の電位差が実
質的にゼロの状態でターン・オンされ、従つて実質的に
ターン・オン損失は存在しない。次にこのサイクルが繰
り返される。
直列FET31及びフライホイールFET32のどらかのターン
・オン及びターン・オフも、それらのFETの両端の電位
差がゼロボルト付近で行なわれることに注意されたい。
また、一方のFETのターン・オフと他方のFETのターン・
オンの間には本来的な望ましい無駄時間が存在する。す
なわち、FET31のターン・オンは、誘導性素子の電流が
反転しノード1をVINのレベルまで駆動した後に起こ
り、FET32のターン・オンは、直列FET31がターン・オフ
された後誘導性素子電流がノード1を低レベルに駆動し
たときに起こる。
・オン及びターン・オフも、それらのFETの両端の電位
差がゼロボルト付近で行なわれることに注意されたい。
また、一方のFETのターン・オフと他方のFETのターン・
オンの間には本来的な望ましい無駄時間が存在する。す
なわち、FET31のターン・オンは、誘導性素子の電流が
反転しノード1をVINのレベルまで駆動した後に起こ
り、FET32のターン・オンは、直列FET31がターン・オフ
された後誘導性素子電流がノード1を低レベルに駆動し
たときに起こる。
それらのFETのターン・オン・タイミングは、あまり
厳密でなくともよい(無駄時間を許容する)。なぜな
ら、FET内部ダイオード中のたくわえられたチヤージ
が、ターン・オンが遅れた場合に再結合するためのFET
オン時間を持つているからである。すなわち、各FETが
ターン・オンされるときに、他方のFETは逆バイアスさ
れ非導通となるので、そのデバイスの順方向電圧降下に
関連してたくわえられたチヤージを中和する際にエネル
ギが費やされない。通常の遷移無駄時間の前にターン・
オンが起こらないならば、(同時的なFET導通による)
スイツチは生じない。従つて、全体的な変換効率が改善
されるとともに変換器の制御が容易になり、高い周波数
の動作が可能ならしめられる。
厳密でなくともよい(無駄時間を許容する)。なぜな
ら、FET内部ダイオード中のたくわえられたチヤージ
が、ターン・オンが遅れた場合に再結合するためのFET
オン時間を持つているからである。すなわち、各FETが
ターン・オンされるときに、他方のFETは逆バイアスさ
れ非導通となるので、そのデバイスの順方向電圧降下に
関連してたくわえられたチヤージを中和する際にエネル
ギが費やされない。通常の遷移無駄時間の前にターン・
オンが起こらないならば、(同時的なFET導通による)
スイツチは生じない。従つて、全体的な変換効率が改善
されるとともに変換器の制御が容易になり、高い周波数
の動作が可能ならしめられる。
E2.ブースト変換器 変換器のこの好適な態様はバツク変換器であるが、本
発明の原理はブースト変換器及びバツク・ブースト変換
器回路構成などの他の変換器回路構成にも適用可能であ
る。例えば、第4a図を参照すると、本発明に基づくブー
スト変換器は、ノード1に相互接続されたFET231及び23
2と、入力電圧VINとノード1の間に接続された誘導性素
子233とを含んでいる。キヤパシタ234が出力VOUTの両端
に接続され、キヤパシタ236がFET232と並列に接続され
ている。この変換器の動作波形は第4bないし第4d図に示
されている。この回路の典型的な動作サイクルは、FET2
32のターン・オフで開始され、その後誘導性素子233の
電流がキヤパシタ236をチヤージするにつれてノード1
における電圧がVOUTのレベルまで上昇する。FET231は次
にスイツチング損失なしでターン・オンされる。なぜな
らそのFETの両端の電位差がゼロだからである。FET231
のターン・オフは、誘導性素子233中の電流の方向が反
転するまで起こらない。FET231のターン・オフの後は、
誘導性素子233中の電流が、ノード1の電圧がゼロにな
るまでキヤパシタ236からチヤージを引き込み、その後
このサイクルが繰り返される。尚、FET231及びFET232の
ターン・オン及びターン・オフは、スイツチングが生じ
る間にキヤパシタ236がノード1の電圧をほぼ一定に保
持するので、ゼロ電圧で起こることに注意されたい。こ
のブースト変換器の動作とその利点は、第3a図のバツク
変換器に関して説明したことと同様である。
発明の原理はブースト変換器及びバツク・ブースト変換
器回路構成などの他の変換器回路構成にも適用可能であ
る。例えば、第4a図を参照すると、本発明に基づくブー
スト変換器は、ノード1に相互接続されたFET231及び23
2と、入力電圧VINとノード1の間に接続された誘導性素
子233とを含んでいる。キヤパシタ234が出力VOUTの両端
に接続され、キヤパシタ236がFET232と並列に接続され
ている。この変換器の動作波形は第4bないし第4d図に示
されている。この回路の典型的な動作サイクルは、FET2
32のターン・オフで開始され、その後誘導性素子233の
電流がキヤパシタ236をチヤージするにつれてノード1
における電圧がVOUTのレベルまで上昇する。FET231は次
にスイツチング損失なしでターン・オンされる。なぜな
らそのFETの両端の電位差がゼロだからである。FET231
のターン・オフは、誘導性素子233中の電流の方向が反
転するまで起こらない。FET231のターン・オフの後は、
誘導性素子233中の電流が、ノード1の電圧がゼロにな
るまでキヤパシタ236からチヤージを引き込み、その後
このサイクルが繰り返される。尚、FET231及びFET232の
ターン・オン及びターン・オフは、スイツチングが生じ
る間にキヤパシタ236がノード1の電圧をほぼ一定に保
持するので、ゼロ電圧で起こることに注意されたい。こ
のブースト変換器の動作とその利点は、第3a図のバツク
変換器に関して説明したことと同様である。
E3.バツク−ブースト変換器 第5a図を参照すると、本発明に係るバツク−ブースト
変換器が示され、その動作波形が第5bないし5d図に示さ
れている。この変換器はノード1で相互接続されたFET2
41及び242と、ノード1に接続さた誘導性素子243を含ん
でいる。キヤパシタ244が出力VOUTの両端に亘つて接続
され、キヤパシタ246が誘導性素子243の両端に亘つて接
続されている。この変換器の典型的な動作サイクルはFE
T241のターン・オフにより開始される。FET241のターン
・オフの後、誘導性素子243中で電流がキヤパシタ246を
放電させるにつれて、ノード1とアースの間の電圧がV
OUTのレベルまで降下する。FET242は次に、そのFETの両
端の電圧がゼロであることから、スイツチング損失なし
でターン・オンされる。FET242のターン・オフは、誘導
性素子243中の電流の方向が反転するまで生じない。FET
242のターン・オフの後、誘導性素子243中の電流が、ノ
ード1の電圧がVINに等しくなるまでキヤパシタ246をチ
ヤージする。その後このサイクルが繰り返される。尚、
スイツチングの生じる間にキヤパシタ246がノード1の
電圧をほぼ一定に保持するのでFET241及び242のターン
・オン及びターン・オフはゼロ電圧で行なわれる。この
バツク−ブースト変換器の動作と利点は前記他の変換器
の回路構成に関連して説明したのと同様である。
変換器が示され、その動作波形が第5bないし5d図に示さ
れている。この変換器はノード1で相互接続されたFET2
41及び242と、ノード1に接続さた誘導性素子243を含ん
でいる。キヤパシタ244が出力VOUTの両端に亘つて接続
され、キヤパシタ246が誘導性素子243の両端に亘つて接
続されている。この変換器の典型的な動作サイクルはFE
T241のターン・オフにより開始される。FET241のターン
・オフの後、誘導性素子243中で電流がキヤパシタ246を
放電させるにつれて、ノード1とアースの間の電圧がV
OUTのレベルまで降下する。FET242は次に、そのFETの両
端の電圧がゼロであることから、スイツチング損失なし
でターン・オンされる。FET242のターン・オフは、誘導
性素子243中の電流の方向が反転するまで生じない。FET
242のターン・オフの後、誘導性素子243中の電流が、ノ
ード1の電圧がVINに等しくなるまでキヤパシタ246をチ
ヤージする。その後このサイクルが繰り返される。尚、
スイツチングの生じる間にキヤパシタ246がノード1の
電圧をほぼ一定に保持するのでFET241及び242のターン
・オン及びターン・オフはゼロ電圧で行なわれる。この
バツク−ブースト変換器の動作と利点は前記他の変換器
の回路構成に関連して説明したのと同様である。
E4.制御回路 第3a図に戻つてバツク変換器について再度考慮する
と、バツク変換器の出力を調整するために、2個のFET3
1及び32のオン及びオフ時間を制御するための制御回路
が設けられる。
と、バツク変換器の出力を調整するために、2個のFET3
1及び32のオン及びオフ時間を制御するための制御回路
が設けられる。
直列−直列変換器のための慣用的な制御回路は、通
常、3つの方法のうちの1つで出力電圧調整を行う。す
なわち、一定周波数パルス幅変調においては、動作周波
数が一定に保持され、一方直列スイツチのオン時間が、
入力電圧及び負荷における変動を補償するように変化さ
れる。一定周波数ピーク電流制御においては、動作周波
数が一定に保持され、一方直列スイツチにおける電流の
最大振幅が、負荷における変動を補償するように変化さ
れる。入力電圧の変動の補償は、ピーク電流制御におい
ては本来的である。一定オン時間可変周波数制御におい
ては、直列スイツチ・オン時間が一定に保持され、負荷
及び入力電圧における変動を補償するためにオフ時間が
変化される。
常、3つの方法のうちの1つで出力電圧調整を行う。す
なわち、一定周波数パルス幅変調においては、動作周波
数が一定に保持され、一方直列スイツチのオン時間が、
入力電圧及び負荷における変動を補償するように変化さ
れる。一定周波数ピーク電流制御においては、動作周波
数が一定に保持され、一方直列スイツチにおける電流の
最大振幅が、負荷における変動を補償するように変化さ
れる。入力電圧の変動の補償は、ピーク電流制御におい
ては本来的である。一定オン時間可変周波数制御におい
ては、直列スイツチ・オン時間が一定に保持され、負荷
及び入力電圧における変動を補償するためにオフ時間が
変化される。
変換器回路30においては、一定周波数または一定オン
時間などの時間的制約とは無関係な制御回路う与えるの
が有利である。このとき、誘導性素子33を通過する電流
のピークからピークまでの値を一定に維持する制御回路
を使用することが必要な調整を与え、且つ変換器30に特
に適していることが分かつており、これはまた各動作サ
イクル上で誘導性素子の電流が反転する条件でもある。
時間などの時間的制約とは無関係な制御回路う与えるの
が有利である。このとき、誘導性素子33を通過する電流
のピークからピークまでの値を一定に維持する制御回路
を使用することが必要な調整を与え、且つ変換器30に特
に適していることが分かつており、これはまた各動作サ
イクル上で誘導性素子の電流が反転する条件でもある。
出力電圧を調整し一定のピークからピークまでの電流
を発生するために、制御回路は2つのタイミング方程式
を満たさなくてはならない、先ず、直列スイッチ(この
場合直列FET31)のオン時間は、次の式で与えられる。
を発生するために、制御回路は2つのタイミング方程式
を満たさなくてはならない、先ず、直列スイッチ(この
場合直列FET31)のオン時間は、次の式で与えられる。
TON1=L・IP-P/(VIN−VOUT) (1) この式でLは誘導性素子のインダクタンスの値、IP-P
は誘導性素子の電流のピークからピークまでの値であ
る。また、VINは入力電圧、VOUTは出力圧である。フラ
イホイール・デバイス(この場合フライホイールFET3
2)のオン時間は次の式で与えられる。
は誘導性素子の電流のピークからピークまでの値であ
る。また、VINは入力電圧、VOUTは出力圧である。フラ
イホイール・デバイス(この場合フライホイールFET3
2)のオン時間は次の式で与えられる。
TON2=L・IP-P/VOUT (2) 第6図において、直流−直流変換器30′(第3a図の変
換器30と同一であるが、FETの駆動回路が付加されてい
る)は、FET31のための駆動回路37とFET32のための駆動
回路38を有している。これらの駆動回路は(それらの例
示的な回路構成は後で詳細に説明する)、FET31、32の
導通時間を制御するために第7図に示す制御回路から制
御信号を受け取る。制御信号の駆動回路に対する接続
は、第6図及び第7図でA、Bとして示されている。
換器30と同一であるが、FETの駆動回路が付加されてい
る)は、FET31のための駆動回路37とFET32のための駆動
回路38を有している。これらの駆動回路は(それらの例
示的な回路構成は後で詳細に説明する)、FET31、32の
導通時間を制御するために第7図に示す制御回路から制
御信号を受け取る。制御信号の駆動回路に対する接続
は、第6図及び第7図でA、Bとして示されている。
第7図に示すように、第6図の変換器30′のための制
御回路40は、変換器中の誘導性素子33を流れるピークか
らピークまでの電流をシミユレートするように充電及び
放電されるキヤパシタ41を含んでいる。誘導性素子を流
れる単位時間あたりの電流の変化が誘導性素子の両端の
電圧に比例するのと全く同様に、そのキヤパシタ上の電
圧の変化はそのキヤパシタに流れる電流に比例する。
御回路40は、変換器中の誘導性素子33を流れるピークか
らピークまでの電流をシミユレートするように充電及び
放電されるキヤパシタ41を含んでいる。誘導性素子を流
れる単位時間あたりの電流の変化が誘導性素子の両端の
電圧に比例するのと全く同様に、そのキヤパシタ上の電
圧の変化はそのキヤパシタに流れる電流に比例する。
第7図の制御回路において、チヤージ用回路42が、変
換器回路30において直列FET31がターン・オンされてい
るのとほぼ同一の期間に亘つて電流によつてキヤパシタ
41をチヤージする。変換器回路においては、この期間、
誘導性素子33の両端の電位差は変換器の入力電圧と出力
電圧の差に等しい。制御回路40においては、チヤージ用
回路42が、変換器上の入出力電圧の差に比例するチヤー
ジ電流をキヤパシタ41に与える。それゆえ、期間がほぼ
同一であつてキヤパシタ41のチヤージ電流が誘導性素子
33に加えられた電圧に比例するため、制御回路中のキヤ
パシタ41上の電圧変化は変換器中の誘導性素子33中の電
流の変化にほぼ比例する。
換器回路30において直列FET31がターン・オンされてい
るのとほぼ同一の期間に亘つて電流によつてキヤパシタ
41をチヤージする。変換器回路においては、この期間、
誘導性素子33の両端の電位差は変換器の入力電圧と出力
電圧の差に等しい。制御回路40においては、チヤージ用
回路42が、変換器上の入出力電圧の差に比例するチヤー
ジ電流をキヤパシタ41に与える。それゆえ、期間がほぼ
同一であつてキヤパシタ41のチヤージ電流が誘導性素子
33に加えられた電圧に比例するため、制御回路中のキヤ
パシタ41上の電圧変化は変換器中の誘導性素子33中の電
流の変化にほぼ比例する。
直列FET31が非導通でありフライホイールFET32が導通
している期間は、誘導性素子33中の電流が減少する。こ
の期間に、誘導性素子に亘る電圧は(逆方向に加えられ
た)VOUTにほぼ等しくなる。制御回路中の放電回路は、
この期間に定常状態において変換器の出力電圧に比例す
る(キヤパシタ42を放電させるための)放電用電流を与
える。チヤージ用回路42の場合と同様に、放電用回路43
は、誘導性素子33が出力電圧の両端に接続されているの
とほぼ同一の期間に亘つてキヤパシタ41を放電させ、ま
た放電用電流は変換器の出力電圧に比例するので、キヤ
パシタ41上の電圧の減少は、変換器中の誘導性素子を流
れる電流の減少に比例する。
している期間は、誘導性素子33中の電流が減少する。こ
の期間に、誘導性素子に亘る電圧は(逆方向に加えられ
た)VOUTにほぼ等しくなる。制御回路中の放電回路は、
この期間に定常状態において変換器の出力電圧に比例す
る(キヤパシタ42を放電させるための)放電用電流を与
える。チヤージ用回路42の場合と同様に、放電用回路43
は、誘導性素子33が出力電圧の両端に接続されているの
とほぼ同一の期間に亘つてキヤパシタ41を放電させ、ま
た放電用電流は変換器の出力電圧に比例するので、キヤ
パシタ41上の電圧の減少は、変換器中の誘導性素子を流
れる電流の減少に比例する。
制御回路40上においては、キヤパシタ41の電圧の変動
がコンパレータ44によつて基準電圧(REF)と比較され
る。コンパレータ44の反転出力及び非反転出力はそれぞ
れ、変換器30′中の駆動回路38、37に接続されている。
がコンパレータ44によつて基準電圧(REF)と比較され
る。コンパレータ44の反転出力及び非反転出力はそれぞ
れ、変換器30′中の駆動回路38、37に接続されている。
キヤパシタ41上の電圧がその上限に達すると、コンパ
レータ44の非反転出力(A)が低レベルになり、駆動回
路37の出力がFET31のゲートに正の電圧を与え、これに
より直列スイツチがターン・オフされ、そのサイクルに
おける誘導性素子33の電流の上昇が停止される。それと
同時に、コンパレータ44の反転出力(B)が高レベルに
なり、フライホイールFET32に正の電圧を与え、これに
よりFET32がターン・オフされる。実際上、後で詳しく
説明するように、駆動回路38はFET32のターン・オンの
前に遅延を与える。
レータ44の非反転出力(A)が低レベルになり、駆動回
路37の出力がFET31のゲートに正の電圧を与え、これに
より直列スイツチがターン・オフされ、そのサイクルに
おける誘導性素子33の電流の上昇が停止される。それと
同時に、コンパレータ44の反転出力(B)が高レベルに
なり、フライホイールFET32に正の電圧を与え、これに
よりFET32がターン・オフされる。実際上、後で詳しく
説明するように、駆動回路38はFET32のターン・オンの
前に遅延を与える。
同様に、キヤパシタ41上の電圧変動がその下限に達す
ると、コンパレータ44が状態を変更し、これにより駆動
回路38がフライホイールFET32をターン・オフするとと
もに、適当な遅延の後、駆動回路37がFET31をターン・
オンする。
ると、コンパレータ44が状態を変更し、これにより駆動
回路38がフライホイールFET32をターン・オフするとと
もに、適当な遅延の後、駆動回路37がFET31をターン・
オンする。
制御回路40においては、抵抗器46、47及び48から成る
抵抗分割器がキヤパシタ41に並列に接続されている。コ
ンパサータ44の反転入力は抵抗器46と47の接続点に接続
され、コンパレータ44の非反転入力は、電圧基準回路
(REF)49によつて発生される正の基準電圧に接続され
ている。キヤパシタ41がチヤージ用回路41によつてチヤ
ージされているときは、コンパレータ44の反転入力にお
ける電圧は基準電圧よりも低く、コンパレータ44の非反
転出力は論理高レベルにある。この論理高レベルは、抵
抗器51を介してトランジスタ52のベースに加えられ、そ
のトランジスタを飽和させることにより抵抗器48の両端
を短絡させる。それゆえ、抵抗器46及び抵抗器48の間の
電圧が基準電圧よりも低く、その電圧はキヤパシタ41が
チヤージするにつれて増加する。
抵抗分割器がキヤパシタ41に並列に接続されている。コ
ンパサータ44の反転入力は抵抗器46と47の接続点に接続
され、コンパレータ44の非反転入力は、電圧基準回路
(REF)49によつて発生される正の基準電圧に接続され
ている。キヤパシタ41がチヤージ用回路41によつてチヤ
ージされているときは、コンパレータ44の反転入力にお
ける電圧は基準電圧よりも低く、コンパレータ44の非反
転出力は論理高レベルにある。この論理高レベルは、抵
抗器51を介してトランジスタ52のベースに加えられ、そ
のトランジスタを飽和させることにより抵抗器48の両端
を短絡させる。それゆえ、抵抗器46及び抵抗器48の間の
電圧が基準電圧よりも低く、その電圧はキヤパシタ41が
チヤージするにつれて増加する。
チヤージ用回路42は、チヤージ用回路中のトランジス
タ53を飽和させ、またはターン・オフさせることにより
ターン・オンまたはターン・オフされる。このチヤージ
期間中に、(論理高レベルにある)コンパレータ44の非
反転出力が抵抗器54を介してトランジスタ53のベースに
印加され、これによりトランジスタ53が飽和され、チヤ
ージ用回路42が活動化される。このチヤージ期間中に、
放電用回路43のトランジスタ56がターン・オフされ、こ
れにより、放電用回路はキヤパシタ41を放電しない。コ
ンパレータ44の反転出力は抵抗器57を介してトランジス
タ56のベースに接続されており、トランジスタ56は、
(チヤージ期間中は)コンパレータの反転出力上の論理
低レベルによつてターン・オフされている。
タ53を飽和させ、またはターン・オフさせることにより
ターン・オンまたはターン・オフされる。このチヤージ
期間中に、(論理高レベルにある)コンパレータ44の非
反転出力が抵抗器54を介してトランジスタ53のベースに
印加され、これによりトランジスタ53が飽和され、チヤ
ージ用回路42が活動化される。このチヤージ期間中に、
放電用回路43のトランジスタ56がターン・オフされ、こ
れにより、放電用回路はキヤパシタ41を放電しない。コ
ンパレータ44の反転出力は抵抗器57を介してトランジス
タ56のベースに接続されており、トランジスタ56は、
(チヤージ期間中は)コンパレータの反転出力上の論理
低レベルによつてターン・オフされている。
チヤージ用回路42は、変換器回路30′の入力電圧と出
力電圧の差に比例する(キヤパシタ41をチヤージするた
めの)電流を発生する。この電流はトランジスタ58を介
して電源VCCから流れる。トランジスタ58のベースとエ
ミツタの間にはダイオード59(好適には、トランジスタ
のベース・エミツタ接合である)が接続されている。ト
ランジスタ58とダイオード59は“電流ミラー”として相
互接続され、トランジスタ58を流れる電流はダイオード
59をを流れる電流に等しい。ダイオード59を流れる電流
は、ダイオード59及びトランジスタ53と直列に接続され
たトランジスタ60及び抵抗器67を流れる電流によつて確
立される。この電流レベルは他方、抵抗器61〜66と協働
する演算増幅器68によつて、変換器30′の入出力電圧の
間の差に比例するように確立される。
力電圧の差に比例する(キヤパシタ41をチヤージするた
めの)電流を発生する。この電流はトランジスタ58を介
して電源VCCから流れる。トランジスタ58のベースとエ
ミツタの間にはダイオード59(好適には、トランジスタ
のベース・エミツタ接合である)が接続されている。ト
ランジスタ58とダイオード59は“電流ミラー”として相
互接続され、トランジスタ58を流れる電流はダイオード
59をを流れる電流に等しい。ダイオード59を流れる電流
は、ダイオード59及びトランジスタ53と直列に接続され
たトランジスタ60及び抵抗器67を流れる電流によつて確
立される。この電流レベルは他方、抵抗器61〜66と協働
する演算増幅器68によつて、変換器30′の入出力電圧の
間の差に比例するように確立される。
抵抗器61〜66は、トランジスタ60のエミツタに、変換
器の入出力電圧の間の差に比例する電圧を与えるように
選択されている。トランジスタ53がコンパレータ44によ
つてターン・オンされたとき、抵抗器67が、トランジス
タ60のエミツタにおける電圧を、前述したように、キヤ
パシタ41をチヤージするためにトランジスタ58のコレク
タにミラーされる電流に変換する。
器の入出力電圧の間の差に比例する電圧を与えるように
選択されている。トランジスタ53がコンパレータ44によ
つてターン・オンされたとき、抵抗器67が、トランジス
タ60のエミツタにおける電圧を、前述したように、キヤ
パシタ41をチヤージするためにトランジスタ58のコレク
タにミラーされる電流に変換する。
チヤージ用回路42の一態様においては、抵抗器61は93
Kオームであり、抵抗器62は5Kオームであり、抵抗器63
は8.57Kオームであり、抵抗器64は1Kオームであり、抵
抗器65は20Kオームであり、抵抗器66は20Kオームであ
り、抵抗器67は1.11Kオームである。この構成において
トランジスタ60のエミツタに発生される電圧は、変換器
30′の入出力電圧の差の約0.1倍である。
Kオームであり、抵抗器62は5Kオームであり、抵抗器63
は8.57Kオームであり、抵抗器64は1Kオームであり、抵
抗器65は20Kオームであり、抵抗器66は20Kオームであ
り、抵抗器67は1.11Kオームである。この構成において
トランジスタ60のエミツタに発生される電圧は、変換器
30′の入出力電圧の差の約0.1倍である。
トランジスタ58を介してキヤパシタ41に供給されるチ
ヤージ電流は、キヤパシタの両端に亘る電圧を、コンパ
レータ44の反転入力が基準電圧Vrefを超えるまで上昇さ
せる。次にコンパレータ44は状態を変更し、トランジス
タ52及び53がターン・オフされる。すると、チヤージ電
流が停止し、抵抗器48が有効に抵抗器46及び47と直列接
続され、これによりコンパレータ44のしきい値電圧が高
められるので、抵抗器46と47の間の接続点における電圧
が上昇する。
ヤージ電流は、キヤパシタの両端に亘る電圧を、コンパ
レータ44の反転入力が基準電圧Vrefを超えるまで上昇さ
せる。次にコンパレータ44は状態を変更し、トランジス
タ52及び53がターン・オフされる。すると、チヤージ電
流が停止し、抵抗器48が有効に抵抗器46及び47と直列接
続され、これによりコンパレータ44のしきい値電圧が高
められるので、抵抗器46と47の間の接続点における電圧
が上昇する。
それと同時に、コンパレータ44の反転出力が今や高レ
ベルであり、一方コンパレータ44の非反転出力が低レベ
ルであるので、放電用回路43におけるトランジスタ56が
ターン・オンされる。このとき放電電流は、トランジス
タ56に直列に接続されたトランジスタ69及び抵抗器71に
流れることが可能である。コンパレータ44の反転入力に
おける電圧が基準電圧Vref以下に降下すると、コンパレ
ータ44の出力が再び状態を変更し、これによりトランジ
スタ56がターン・オフされるとともにトランジスタ52が
ターン・オンされてこのサイクルが反復される。
ベルであり、一方コンパレータ44の非反転出力が低レベ
ルであるので、放電用回路43におけるトランジスタ56が
ターン・オンされる。このとき放電電流は、トランジス
タ56に直列に接続されたトランジスタ69及び抵抗器71に
流れることが可能である。コンパレータ44の反転入力に
おける電圧が基準電圧Vref以下に降下すると、コンパレ
ータ44の出力が再び状態を変更し、これによりトランジ
スタ56がターン・オフされるとともにトランジスタ52が
ターン・オンされてこのサイクルが反復される。
キヤパシタ41が放電用回路43によつて放電されている
最中は、トランジスタ69中の放電電流のレベルが、抵抗
器71と、トランジスタ69のベースに印加された誤差電圧
によつて設定される。この誤差電圧は、基準電圧V
refと、VOUT共通回路(アース)の間に抵抗分割器とし
て接続された抵抗器72及び73によつて決定される(変換
器30′の)出力電圧の一部との間の差に比例する。この
分割されたVOUTは演算増幅器74の反転入力に印加され
る。演算増幅器74の非反転入力は基準電源Vrefに接続さ
れている。また、安定性のため、インピーダンスZを含
むフイードバツク回路が設けられている。次に、FET31
及びFET32の適正な導通間隔を確立するための制御回路4
0の動作について説明する。
最中は、トランジスタ69中の放電電流のレベルが、抵抗
器71と、トランジスタ69のベースに印加された誤差電圧
によつて設定される。この誤差電圧は、基準電圧V
refと、VOUT共通回路(アース)の間に抵抗分割器とし
て接続された抵抗器72及び73によつて決定される(変換
器30′の)出力電圧の一部との間の差に比例する。この
分割されたVOUTは演算増幅器74の反転入力に印加され
る。演算増幅器74の非反転入力は基準電源Vrefに接続さ
れている。また、安定性のため、インピーダンスZを含
むフイードバツク回路が設けられている。次に、FET31
及びFET32の適正な導通間隔を確立するための制御回路4
0の動作について説明する。
コンパレータ44の非反転出力からの信号Aは変換器回
路30′中の直列経路デバイス(直列FET31)のオン時間
を決定するために使用される。信号Aは、キヤパシタ41
が、VIN−VOUTに比例する電流によつてあるセツト電圧
にチヤージされている間は高レベルであるので、FET31
は、必要とされるVIN−VOUTに比例するオン時間をもつ
ことになる。
路30′中の直列経路デバイス(直列FET31)のオン時間
を決定するために使用される。信号Aは、キヤパシタ41
が、VIN−VOUTに比例する電流によつてあるセツト電圧
にチヤージされている間は高レベルであるので、FET31
は、必要とされるVIN−VOUTに比例するオン時間をもつ
ことになる。
コンパレータ44の反転出力からの信号Bは、フライホ
イールFET32のオン時間を決定するために使用される。
この信号は、キヤパシタ41が、放電回路43中のトランジ
スタ69によつて放電されている期間は高レベルであつ
て、トランジスタ32をターン・オフさせる。演算増幅器
74及びそれをとり巻く回路は(複数のサイクルに亘つ
て)トランジスタ69中の電流を調節し、これにより、演
算増幅器74の反転及び非反転入力が、変換器30′のVOUT
に所望の出力電圧レベルを発生することを保証するよう
に、ほぼ同一の電位となる。
イールFET32のオン時間を決定するために使用される。
この信号は、キヤパシタ41が、放電回路43中のトランジ
スタ69によつて放電されている期間は高レベルであつ
て、トランジスタ32をターン・オフさせる。演算増幅器
74及びそれをとり巻く回路は(複数のサイクルに亘つ
て)トランジスタ69中の電流を調節し、これにより、演
算増幅器74の反転及び非反転入力が、変換器30′のVOUT
に所望の出力電圧レベルを発生することを保証するよう
に、ほぼ同一の電位となる。
例えば、もしVOUTが上昇すると、演算増幅器74の反転
入力の電圧が増加し、こうして演算増幅器74の出力が降
下する。これよりトランジスタ69を流れる電流が低減さ
れ、以てキヤパシタ41がよりゆつくりと放電する。この
ことは、(直列FET31のオフ時間を増加させることによ
つて)変換器30′のデユーテイ・サイクルを低下させ
る。これはまた、おそらく数動作サイクル後に変換器の
出力電圧を適正なレベルに低下させることになる。
入力の電圧が増加し、こうして演算増幅器74の出力が降
下する。これよりトランジスタ69を流れる電流が低減さ
れ、以てキヤパシタ41がよりゆつくりと放電する。この
ことは、(直列FET31のオフ時間を増加させることによ
つて)変換器30′のデユーテイ・サイクルを低下させ
る。これはまた、おそらく数動作サイクル後に変換器の
出力電圧を適正なレベルに低下させることになる。
第8図を参照すると、第3a図とほぼ同一であるが、電
流制限を行うための追加回路をもつバツク変換器30″が
示されている。変換器が、誘導性素子33を流れるピーク
からピークまでの一定電流を与える制御回路によつて制
御される場合、誘導性素子の電流は第3d図に示すように
ほぼ三角波となる。変換器の出力上の負荷に変化がある
と、電流波形は、必要に応じてより多い、あるいはより
少ない平均電流を入力から出力へ移送するために実質的
に上方及び下方にシフトする。この変換器の有効出力電
流は、誘導性素子の電流の最大値と最小値の和の1/2で
ある。
流制限を行うための追加回路をもつバツク変換器30″が
示されている。変換器が、誘導性素子33を流れるピーク
からピークまでの一定電流を与える制御回路によつて制
御される場合、誘導性素子の電流は第3d図に示すように
ほぼ三角波となる。変換器の出力上の負荷に変化がある
と、電流波形は、必要に応じてより多い、あるいはより
少ない平均電流を入力から出力へ移送するために実質的
に上方及び下方にシフトする。この変換器の有効出力電
流は、誘導性素子の電流の最大値と最小値の和の1/2で
ある。
最小の誘導性素子電流は、フライホイールFET32がタ
ーン・オフしたときに生じ、最大の誘導性素子電流は直
列FET31がターン・オフしたときに生じる。ピークから
ピークまでの誘導性素子の電流の値は一定に維持されて
いるので、最大または最小電流値のどちらかを規定のレ
ベル以下に保持することによつて有効出力電流が所与の
値以下に保たれ得る。最小電流は、フライホイールFET3
2中の電流を感知し、その電流が選択された最小値まで
降下するまではFET32をターン・オフさせないようにす
ることにより所与のレベル以下に保持することができ
る。もしこの最小電流がゼロに選択されているなら、単
にフライホイールFET32の両端間の電圧を感知し、その
電圧の極性が反転するまでこのデバイスをオンに保つよ
うにするだけで十分である。この電流制限設定点は、FE
T32のオン状態の抵抗値とは無関係である。なぜなら、
信号の極性のみが感知されているからである。
ーン・オフしたときに生じ、最大の誘導性素子電流は直
列FET31がターン・オフしたときに生じる。ピークから
ピークまでの誘導性素子の電流の値は一定に維持されて
いるので、最大または最小電流値のどちらかを規定のレ
ベル以下に保持することによつて有効出力電流が所与の
値以下に保たれ得る。最小電流は、フライホイールFET3
2中の電流を感知し、その電流が選択された最小値まで
降下するまではFET32をターン・オフさせないようにす
ることにより所与のレベル以下に保持することができ
る。もしこの最小電流がゼロに選択されているなら、単
にフライホイールFET32の両端間の電圧を感知し、その
電圧の極性が反転するまでこのデバイスをオンに保つよ
うにするだけで十分である。この電流制限設定点は、FE
T32のオン状態の抵抗値とは無関係である。なぜなら、
信号の極性のみが感知されているからである。
E5.電流制限回路 第8図は、そのような電流制限作用がどのようにして
実行されるのかを示す図である。変換器30″の通常の動
作の間に、フライホイールFET32の導通期間の最後の方
で、誘導性素子33中で電流が反転し、その電流は、FET3
2を矢印I2の方向へ流れる。通常、この反転電流の期間
は、出力電圧VOUTの所望の調整を行うべく誘導性素子に
適当な正味の順方向電流を流すために、変換器制御回路
によつて確立される。
実行されるのかを示す図である。変換器30″の通常の動
作の間に、フライホイールFET32の導通期間の最後の方
で、誘導性素子33中で電流が反転し、その電流は、FET3
2を矢印I2の方向へ流れる。通常、この反転電流の期間
は、出力電圧VOUTの所望の調整を行うべく誘導性素子に
適当な正味の順方向電流を流すために、変換器制御回路
によつて確立される。
フライホイールFET32のこの制御は、第8図におい
て、制御回路からの信号を、フライホイール32からのゲ
ート駆動信号を移行するためにフリツプフロツプ36のリ
セツト入力に印加することにより行なわれるものとして
あらわされている。
て、制御回路からの信号を、フライホイール32からのゲ
ート駆動信号を移行するためにフリツプフロツプ36のリ
セツト入力に印加することにより行なわれるものとして
あらわされている。
フリツプフロツプ86がリセツトされたときそのQ出力
は低レベルとなり、この低レベルは駆動回路84に印加さ
れ、するとその出力(フライホイール32のためのゲート
駆動信号)は低レベルとなり、これによりFET32がター
ン・オフされる。
は低レベルとなり、この低レベルは駆動回路84に印加さ
れ、するとその出力(フライホイール32のためのゲート
駆動信号)は低レベルとなり、これによりFET32がター
ン・オフされる。
第8図の電流制限回路は、制御回路がFET32からゲー
ト駆動信号を移行させることが可能になる前にフライホ
イールFET32(及び誘導性素子33中の)電流が反転する
ことを保証するように働く。電流制限回路は、フライホ
イールFET32に並列に接続されたFET81と、FET81に直列
の抵抗器83とを含んでいる。フライホイールFET32が導
通しているときは、FET81が飽和しており、これによ
り、FET32の両端に亘る電圧のコンパレータ82の反転入
力に対する低インピーダンス経路が与えられる。そし
て、これにより、フライホイールFET32の両端の電位差
を正確に感知することが可能となる。FET81と直列の抵
抗器83は比較的大きい抵抗値をもち、FET81が飽和され
ているときはFET32に亘るほぼ全部の電圧がコンパレー
タ82に加えられている。フライホイールFET32が非導通
であるときは、FET81がカツト・オフ領域で動作し、こ
れにより、コンパレータの入力が過剰な電圧による損傷
から保護されるとともに、感知回路はわずかな電流の流
入のみが許容される。
ト駆動信号を移行させることが可能になる前にフライホ
イールFET32(及び誘導性素子33中の)電流が反転する
ことを保証するように働く。電流制限回路は、フライホ
イールFET32に並列に接続されたFET81と、FET81に直列
の抵抗器83とを含んでいる。フライホイールFET32が導
通しているときは、FET81が飽和しており、これによ
り、FET32の両端に亘る電圧のコンパレータ82の反転入
力に対する低インピーダンス経路が与えられる。そし
て、これにより、フライホイールFET32の両端の電位差
を正確に感知することが可能となる。FET81と直列の抵
抗器83は比較的大きい抵抗値をもち、FET81が飽和され
ているときはFET32に亘るほぼ全部の電圧がコンパレー
タ82に加えられている。フライホイールFET32が非導通
であるときは、FET81がカツト・オフ領域で動作し、こ
れにより、コンパレータの入力が過剰な電圧による損傷
から保護されるとともに、感知回路はわずかな電流の流
入のみが許容される。
FET32において電流が反転する前は、コンパレータ82
の非反転入力がその反転入力よりも低い電圧レベルであ
り、従つてコンパレータ82の出力は低レベルである。こ
の低レベルは、遅延回路85及びANDゲート87を介してフ
リツプフロツプ86のリセツト入力に結合され、フリツプ
フロツプがリセツトされるのを防止し、以てフライホイ
ールFET32のゲートに対する駆動信号を維持する。
の非反転入力がその反転入力よりも低い電圧レベルであ
り、従つてコンパレータ82の出力は低レベルである。こ
の低レベルは、遅延回路85及びANDゲート87を介してフ
リツプフロツプ86のリセツト入力に結合され、フリツプ
フロツプがリセツトされるのを防止し、以てフライホイ
ールFET32のゲートに対する駆動信号を維持する。
フライホイールFET32中の電流が反転し、すなわち電
流が矢印I2方向に流れるようになつた後は、フライホイ
ールFET32の両端の電圧の極性が変化し、コンパレータ8
2の出力が高レベルに立ち上がる。コンパレータ82のこ
の高出力レベルは遅延回路85に印加され、遅延回路85の
出力は、出力電圧の大きさに比例する遅延の後に高レベ
ルに立ち上がる。この遅延を設けた理由は、誘導性素子
33を流れる反転電流が、一旦フライホイールFET32がタ
ーン・オフされるとノード1の電圧がVINのレベルまで
増加することを保証するために、十分なレベルまで増加
するようにするためである。誘導性素子33を流れる電流
が必要なレベルに達するのに必要な時間は、VOUTの大き
さに依存し、遅延回路85は、反転電流が誘導性素子33中
に確立するのに必要な遅延期間を与える際にこのことを
評価する。
流が矢印I2方向に流れるようになつた後は、フライホイ
ールFET32の両端の電圧の極性が変化し、コンパレータ8
2の出力が高レベルに立ち上がる。コンパレータ82のこ
の高出力レベルは遅延回路85に印加され、遅延回路85の
出力は、出力電圧の大きさに比例する遅延の後に高レベ
ルに立ち上がる。この遅延を設けた理由は、誘導性素子
33を流れる反転電流が、一旦フライホイールFET32がタ
ーン・オフされるとノード1の電圧がVINのレベルまで
増加することを保証するために、十分なレベルまで増加
するようにするためである。誘導性素子33を流れる電流
が必要なレベルに達するのに必要な時間は、VOUTの大き
さに依存し、遅延回路85は、反転電流が誘導性素子33中
に確立するのに必要な遅延期間を与える際にこのことを
評価する。
この遅延期間の後、遅延回路85の出力が立ち上がり、
この高レベルがANDゲート87の一方の入力となる。
この高レベルがANDゲート87の一方の入力となる。
変換器30″の正常の動作の間は、制御回路からANDゲ
ート87に理論高レベルが入力される。それゆえ、正常の
動作の間は、制御回路が、FET32がターン・オフされる
期間を決定する。しかし、電流制御モードの期間は、制
御回路が変換器の入力から出力へ許容されている以上の
エネルギを加えようとすると、遅延回路85の出力が高レ
ベルに立ち上がる時点より前に制御回路からのANDゲー
ト87への入力が高レベルになる。それゆえ、電流制御モ
ードにおいては、コンパレータ82及び遅延回路85がフラ
イホイールFET32のターン・オフのタイミングを制御す
る。
ート87に理論高レベルが入力される。それゆえ、正常の
動作の間は、制御回路が、FET32がターン・オフされる
期間を決定する。しかし、電流制御モードの期間は、制
御回路が変換器の入力から出力へ許容されている以上の
エネルギを加えようとすると、遅延回路85の出力が高レ
ベルに立ち上がる時点より前に制御回路からのANDゲー
ト87への入力が高レベルになる。それゆえ、電流制御モ
ードにおいては、コンパレータ82及び遅延回路85がフラ
イホイールFET32のターン・オフのタイミングを制御す
る。
制御回路からの信号と遅延回路85の出力のどちらが先
に高レベルに立ち上がろうとも、一たんこれらの信号が
どちらとも高レベルになると、ANDゲート87の出力が高
レベルになり、これによりフリツプフロツプ84がリセツ
トされて駆動回路84の駆動信号がフライホイールFET32
から除去される。これによりFET32がターン・オフされ
て、フライホイールFET32に亘る電圧がノード1に確立
される。
に高レベルに立ち上がろうとも、一たんこれらの信号が
どちらとも高レベルになると、ANDゲート87の出力が高
レベルになり、これによりフリツプフロツプ84がリセツ
トされて駆動回路84の駆動信号がフライホイールFET32
から除去される。これによりFET32がターン・オフされ
て、フライホイールFET32に亘る電圧がノード1に確立
される。
第8図に示した電流制限回路は、FET31と直列の直列
感知用素子を必要としないという点で従来の電流制限回
路に較べて有利である。これにより、大きい電流を流す
素子を追加する必要がなくなるとともに、電流制限のた
めの感知を共通回路または負電圧レールに関して行うこ
とが可能となり、以て制御回路が簡易化される。
感知用素子を必要としないという点で従来の電流制限回
路に較べて有利である。これにより、大きい電流を流す
素子を追加する必要がなくなるとともに、電流制限のた
めの感知を共通回路または負電圧レールに関して行うこ
とが可能となり、以て制御回路が簡易化される。
直列FET31などの直列経路デバイスを連続的なインピ
ーダンスとして現出させるようなパツク変換器の故障が
あると、それにより、変換器の入力電圧が出力電圧にあ
らわれることになりかねない。この電圧の値は、変換器
の出力に接続された装置の最大定格電圧を超えるかもし
れないので、このタイプの故障は、変換器よりも下流に
ある多くの装置を破損しかねず、すなわちもとの故障の
コストをさらに倍加してしまう。このことが発生するの
を防止するために、さまざまな保護回路が利用されてい
る。そのようなある回路においては、変換器の出力電圧
が感知され、その電圧が選択されたしきい値を超える場
合は、出力に並列に接続されたSCRがオンにゲートさ
れ、その出力に低インピーダンスが課せられる。そし
て、直列経路デバイスに直列にフユーズが設けられ、SC
Rがターン・オンされた際に続いて生じるサージ電流が
フユーズを開路し、これにより変換器から入力電源が遮
断される。
ーダンスとして現出させるようなパツク変換器の故障が
あると、それにより、変換器の入力電圧が出力電圧にあ
らわれることになりかねない。この電圧の値は、変換器
の出力に接続された装置の最大定格電圧を超えるかもし
れないので、このタイプの故障は、変換器よりも下流に
ある多くの装置を破損しかねず、すなわちもとの故障の
コストをさらに倍加してしまう。このことが発生するの
を防止するために、さまざまな保護回路が利用されてい
る。そのようなある回路においては、変換器の出力電圧
が感知され、その電圧が選択されたしきい値を超える場
合は、出力に並列に接続されたSCRがオンにゲートさ
れ、その出力に低インピーダンスが課せられる。そし
て、直列経路デバイスに直列にフユーズが設けられ、SC
Rがターン・オンされた際に続いて生じるサージ電流が
フユーズを開路し、これにより変換器から入力電源が遮
断される。
第9図において、第3a図に類似する変換器30″は、新
規な過電圧保護回路を含んでいる。この回路は、従来の
システムのように出力を分流するための高電流装置を追
加する必要がない。第9図においては、抵抗器91及び抵
抗器92から成る電圧分割器が変換器出力の両端に接続さ
れている。抵抗器91と抵抗器92の接合点の電圧はコンパ
レータ94の非反転入力に接続され、コンパレータ94の反
転入力は基準電圧源93に接続されている。そして、もし
変換器の出力電圧があるしきい値レベルよりも上昇する
と、コンパレータ94の非反転入力の電圧が基準電圧を上
まわり、これによりコンパレータ94の出力が高レベルに
立ち上がる。コンパレータ94からの高レベル出力はラツ
チ94をセツトし、ラツチ96の出力が高レベルとなる。ラ
ツチ96の出力はORゲート97の一方の入力に接続されてい
る。ラツチ96の出力が高レベルになると、ORゲートの出
力が高レベルになり、これによりフライホイール32をオ
ンに保持する。変換器30の正常の動作の間は、FET32
のための制御信号がORゲート97を介して制御回路から供
給され、ラツチ96からORゲートへの入力は論理低レベル
にとどまつている。
規な過電圧保護回路を含んでいる。この回路は、従来の
システムのように出力を分流するための高電流装置を追
加する必要がない。第9図においては、抵抗器91及び抵
抗器92から成る電圧分割器が変換器出力の両端に接続さ
れている。抵抗器91と抵抗器92の接合点の電圧はコンパ
レータ94の非反転入力に接続され、コンパレータ94の反
転入力は基準電圧源93に接続されている。そして、もし
変換器の出力電圧があるしきい値レベルよりも上昇する
と、コンパレータ94の非反転入力の電圧が基準電圧を上
まわり、これによりコンパレータ94の出力が高レベルに
立ち上がる。コンパレータ94からの高レベル出力はラツ
チ94をセツトし、ラツチ96の出力が高レベルとなる。ラ
ツチ96の出力はORゲート97の一方の入力に接続されてい
る。ラツチ96の出力が高レベルになると、ORゲートの出
力が高レベルになり、これによりフライホイール32をオ
ンに保持する。変換器30の正常の動作の間は、FET32
のための制御信号がORゲート97を介して制御回路から供
給され、ラツチ96からORゲートへの入力は論理低レベル
にとどまつている。
もし過電圧状態が生じ、FET32がラツチ96によつてオ
ンに保持されているなら、直列FET31がターン・オンさ
れたときに、(電流がFET31及び32を流れるにつれて)
生じた電流サージが、変換器の入力に直列に接続された
フユーズ98を開路する。そして、フユーズ98の開路によ
り、変換器から入力電源が遮断される。
ンに保持されているなら、直列FET31がターン・オンさ
れたときに、(電流がFET31及び32を流れるにつれて)
生じた電流サージが、変換器の入力に直列に接続された
フユーズ98を開路する。そして、フユーズ98の開路によ
り、変換器から入力電源が遮断される。
E6.全体的なレギユレータの構成 第10a図及び第10b図を参照すると、前述の本発明のさ
まざまな特徴部分を含むバツク・レギユレータ100が図
示されており、このレギユレータは、電力部分101と、
制御回路102とFET駆動回路103及び104と、電流制限回路
105と、過電圧保護回路106と、ノード監視回路107と、
レギユレータのターン・オン及びターン・オフを制御す
るための入力回路108を含んでいる。
まざまな特徴部分を含むバツク・レギユレータ100が図
示されており、このレギユレータは、電力部分101と、
制御回路102とFET駆動回路103及び104と、電流制限回路
105と、過電圧保護回路106と、ノード監視回路107と、
レギユレータのターン・オン及びターン・オフを制御す
るための入力回路108を含んでいる。
このレギユレータの電力部分101においては、入力DC
電圧VINとノード112の間に直列スイツチFET111が接続さ
れ、ノード112にはまた、フライホイールFET113及び誘
導性素子114も接続されている。誘導性素子のもう一方
の側はレギユレータの出力電圧端子VOUTに接続され、フ
ライホイールFET113のもう一方の側は共通回路、または
アースに接続されている。レギユレータの入力とアース
の間には入力キヤパシタ116が接続され、出力とアース
の間には出力キヤパシタ117が接続されている。これら
のキヤパシタは、入力及び出力でのリツプルを低減する
ためにフイルタ作用を与える。
電圧VINとノード112の間に直列スイツチFET111が接続さ
れ、ノード112にはまた、フライホイールFET113及び誘
導性素子114も接続されている。誘導性素子のもう一方
の側はレギユレータの出力電圧端子VOUTに接続され、フ
ライホイールFET113のもう一方の側は共通回路、または
アースに接続されている。レギユレータの入力とアース
の間には入力キヤパシタ116が接続され、出力とアース
の間には出力キヤパシタ117が接続されている。これら
のキヤパシタは、入力及び出力でのリツプルを低減する
ためにフイルタ作用を与える。
ノード112には、FET111及び113のターン・オフの間に
そのノード電圧を支持するためにキヤパシタ118が接続
されている。前にも述べたように、その2個のFETの寄
生キヤパシタンスが十分大きい場合に、しばしば、キヤ
パシタ118は省略することができる。レギユレータ100の
電力部分101は、第3a図の回路について説明したのと同
様の動作を行う。
そのノード電圧を支持するためにキヤパシタ118が接続
されている。前にも述べたように、その2個のFETの寄
生キヤパシタンスが十分大きい場合に、しばしば、キヤ
パシタ118は省略することができる。レギユレータ100の
電力部分101は、第3a図の回路について説明したのと同
様の動作を行う。
FET111及び113を適当な時間にターン・オン及びター
ン・オフさせるためのゲート信号を供給するために、制
御回路102は、キヤパシタ121上の電圧を利用して、誘導
性素子114を流れるピークからピークまでの電流をエミ
ユレートする。制御回路102は、第7図に示す制御回路
と同様に動作する。尚、制御回路102においては、その
回路のいくつかのある素子が図示的に示されているが、
このことは第10a図及び第10b図のレギユレータ回路の他
の領域についても同様である。
ン・オフさせるためのゲート信号を供給するために、制
御回路102は、キヤパシタ121上の電圧を利用して、誘導
性素子114を流れるピークからピークまでの電流をエミ
ユレートする。制御回路102は、第7図に示す制御回路
と同様に動作する。尚、制御回路102においては、その
回路のいくつかのある素子が図示的に示されているが、
このことは第10a図及び第10b図のレギユレータ回路の他
の領域についても同様である。
制御回路102の説明を続けると、直列FET111が導通し
ている時から始まつて、制御回路102中のキヤパシタ121
上で電圧が上昇する。この回路の電力部分の入力及び出
力電圧の間の差に比例する電流を供給する電流源122か
ら、キヤパシタ121上の電圧を増加させるためのチヤー
ジ用電流が与えられる。キヤパシタ121がチヤージされ
ている間は、スイツチ123は、ANDケード126からの論理
高出力124によつて閉じられている。キヤパシタ121がチ
ヤージされている間は、コンバレータ127が、そのキヤ
パシタ電圧の一部を基準電圧に比較する。基準電圧は、
コンパレータ127の非反転入力に接続されている。この
キヤパシタ電圧は、抵抗器128、129及び131を含む抵抗
分割器によつて分割降下される。キヤパシタ121がチヤ
ージされているときは、その分割降下電圧はコンパレー
タ127に接続された基準電圧より低く、コンパレータ127
の非反転出力132は論理高レベルにある。この論理高レ
ベルは抵抗器133を介してトランジスタ134に結合され、
トランジスタ134はターン・オンされて、キヤパシタ121
の両端間に接続された抵抗分割器の列中を抵抗器131を
分流する。これにより、チヤージ・サイクルの間にコン
パレータ127の反転入力に低電圧が結合される。その
後、放電サイクルの間にトランジスタ134がターン・オ
フされたとき、抵抗分割器からコンパレータ127の反転
入力に結合された電圧が基準電圧よりも高くなり、その
電圧はキヤパシタ121が放電するにつれて低下する。
ている時から始まつて、制御回路102中のキヤパシタ121
上で電圧が上昇する。この回路の電力部分の入力及び出
力電圧の間の差に比例する電流を供給する電流源122か
ら、キヤパシタ121上の電圧を増加させるためのチヤー
ジ用電流が与えられる。キヤパシタ121がチヤージされ
ている間は、スイツチ123は、ANDケード126からの論理
高出力124によつて閉じられている。キヤパシタ121がチ
ヤージされている間は、コンバレータ127が、そのキヤ
パシタ電圧の一部を基準電圧に比較する。基準電圧は、
コンパレータ127の非反転入力に接続されている。この
キヤパシタ電圧は、抵抗器128、129及び131を含む抵抗
分割器によつて分割降下される。キヤパシタ121がチヤ
ージされているときは、その分割降下電圧はコンパレー
タ127に接続された基準電圧より低く、コンパレータ127
の非反転出力132は論理高レベルにある。この論理高レ
ベルは抵抗器133を介してトランジスタ134に結合され、
トランジスタ134はターン・オンされて、キヤパシタ121
の両端間に接続された抵抗分割器の列中を抵抗器131を
分流する。これにより、チヤージ・サイクルの間にコン
パレータ127の反転入力に低電圧が結合される。その
後、放電サイクルの間にトランジスタ134がターン・オ
フされたとき、抵抗分割器からコンパレータ127の反転
入力に結合された電圧が基準電圧よりも高くなり、その
電圧はキヤパシタ121が放電するにつれて低下する。
コンパレータ127の出力132もまた、入力としてANDゲ
ート126に接続され、ANDゲートはスイツチ123を制御す
る。それゆえ、キヤパシタ121がチヤージされている間
に、ノード監視回路107から適当な高電圧が得られる
と、ANDゲート126は論理高出力124を発生可能となる。
ート126に接続され、ANDゲートはスイツチ123を制御す
る。それゆえ、キヤパシタ121がチヤージされている間
に、ノード監視回路107から適当な高電圧が得られる
と、ANDゲート126は論理高出力124を発生可能となる。
直列FET111が導通している間は、そのFETには負のゲ
ート信号が供給されなくてはならない。このことを達成
するためには、FET駆動回路103中のANDゲート137に対す
る3つの入力が、論理高レベルになくてはならない。AN
Dゲート137に対する第1の入力は、コンパレータ127の
非反転出力132から供給され、コンパレータ127は、キヤ
パシタ121のチヤージ及び直列FET111の導通の間は論理
高レベルにある。ANDゲート137に対する第2の入力は、
(1個の反転入力を有する)ANDゲート138から供給さ
れ、ANDゲート138の出力は、レギユレータがターン・オ
ンされ、電流制限モードで動作していないときは通常高
レベルである。ANDゲート137に対する第3の入力は、や
はり駆動回路103中にあるORゲート139の出力である。こ
のORゲート139の1つの入力は遅延回路141を延して、コ
ンパレータ127の非反転出力132に接続されている。スタ
ート・アツプの間は、キヤパシタ121がチヤージ及び放
電されるときに、ORゲート139の他方の入力に信号が存
在しない場合ですらも、遅延回路141が、FETの駆動動作
を開始するためにORゲート139に入力を与える。
ート信号が供給されなくてはならない。このことを達成
するためには、FET駆動回路103中のANDゲート137に対す
る3つの入力が、論理高レベルになくてはならない。AN
Dゲート137に対する第1の入力は、コンパレータ127の
非反転出力132から供給され、コンパレータ127は、キヤ
パシタ121のチヤージ及び直列FET111の導通の間は論理
高レベルにある。ANDゲート137に対する第2の入力は、
(1個の反転入力を有する)ANDゲート138から供給さ
れ、ANDゲート138の出力は、レギユレータがターン・オ
ンされ、電流制限モードで動作していないときは通常高
レベルである。ANDゲート137に対する第3の入力は、や
はり駆動回路103中にあるORゲート139の出力である。こ
のORゲート139の1つの入力は遅延回路141を延して、コ
ンパレータ127の非反転出力132に接続されている。スタ
ート・アツプの間は、キヤパシタ121がチヤージ及び放
電されるときに、ORゲート139の他方の入力に信号が存
在しない場合ですらも、遅延回路141が、FETの駆動動作
を開始するためにORゲート139に入力を与える。
ORゲート139に対する他方の入力は、ノード監視回路1
07中のコンパレータ142から来る。コンパレータ142の非
反転出力143は、ORゲート139の第2の入力及びANDゲー
ト126の第2の入力の双方に接続されている。それゆ
え、レギユレータ100の通常の動作の間は、直列FET111
が導通し、制御回路中のキヤパシタがチヤージされてい
る場合に、コンパレータ142の出力143は論理高レベルに
なくてはならない。この論理高レベルは、ANDゲート126
に対する他の論理高レベル入力と協働して、ANDゲート1
26の論理高レベル出力をつくり出し、これにより電流源
122が制御回路中のキヤパシタ121をチヤージすることが
できるようにスイツチ123が閉成される。コンパレータ1
42の非反転出力143はまた、ORゲート139の出力に論理高
レベル信号を発生させ、ORゲート139の出力は、ANDゲー
ト137の他の2つの論理高レベル入力と協働して、ANDゲ
ート137の出力に論理高レベルをつくり出す。ANDゲート
137の出力における論理高レベルは反転ドライバ(DR)1
44に結合される。ドライバ144の出力は、それゆえ論理
低レベルであり、これは直列FET111をターン・オンさせ
る。
07中のコンパレータ142から来る。コンパレータ142の非
反転出力143は、ORゲート139の第2の入力及びANDゲー
ト126の第2の入力の双方に接続されている。それゆ
え、レギユレータ100の通常の動作の間は、直列FET111
が導通し、制御回路中のキヤパシタがチヤージされてい
る場合に、コンパレータ142の出力143は論理高レベルに
なくてはならない。この論理高レベルは、ANDゲート126
に対する他の論理高レベル入力と協働して、ANDゲート1
26の論理高レベル出力をつくり出し、これにより電流源
122が制御回路中のキヤパシタ121をチヤージすることが
できるようにスイツチ123が閉成される。コンパレータ1
42の非反転出力143はまた、ORゲート139の出力に論理高
レベル信号を発生させ、ORゲート139の出力は、ANDゲー
ト137の他の2つの論理高レベル入力と協働して、ANDゲ
ート137の出力に論理高レベルをつくり出す。ANDゲート
137の出力における論理高レベルは反転ドライバ(DR)1
44に結合される。ドライバ144の出力は、それゆえ論理
低レベルであり、これは直列FET111をターン・オンさせ
る。
ノード監視回路107の機能は、必要な時点でレギユレ
ータの電力部分のノード112の電圧がFET111、113の各々
をターン・オンさせるのに適当なレベルに達しているこ
とを保証することにある。言いかえると、制御回路102
は一方のFETをターン・オフし他方のFETをターン・オン
することができるけれども、その第2のFETは、ノード
監視回路107が、ノード112の電圧が適当なレベルにある
ことを表示するまではターン・オンされない。
ータの電力部分のノード112の電圧がFET111、113の各々
をターン・オンさせるのに適当なレベルに達しているこ
とを保証することにある。言いかえると、制御回路102
は一方のFETをターン・オフし他方のFETをターン・オン
することができるけれども、その第2のFETは、ノード
監視回路107が、ノード112の電圧が適当なレベルにある
ことを表示するまではターン・オンされない。
ノード監視回路107は、そのノード電圧を分割降下す
る、抵抗器146及び147から成る抵抗分割器を有してい
る。2つの抵抗器の接合点148における分割降下された
電圧は、コンパレータ142の非反転入力に接続される。
それの反転入力は基準電圧源に接続されている。コンパ
レータ142はある量のヒステリシスを含んでおり、これ
により、ノード112における電圧がその入力電圧の値に
ほぼ到達した時と、ノード112の電圧がほぼゼロに到達
した時にコンパレータの出力状態が変化する。
る、抵抗器146及び147から成る抵抗分割器を有してい
る。2つの抵抗器の接合点148における分割降下された
電圧は、コンパレータ142の非反転入力に接続される。
それの反転入力は基準電圧源に接続されている。コンパ
レータ142はある量のヒステリシスを含んでおり、これ
により、ノード112における電圧がその入力電圧の値に
ほぼ到達した時と、ノード112の電圧がほぼゼロに到達
した時にコンパレータの出力状態が変化する。
直列FET111がターン・オンされる時点よりも前に、ノ
ード112における電圧は、誘導性素子114中の電流反転に
よつて上昇する。このノードの電圧が入力電圧のレベル
まで上昇した時、コンパレータ142の状態が変化してそ
の非反転出力143が論理高レベルに立ち上がり、直列FET
111が導通しいる間はその状態にとどまる。コンパレー
タ142の出力は、ノード112における電圧がゼロに降下す
るまで変化しないが、そのことは、直列FET111がターン
・オフしてしまつた後まで起こらない。それゆえ、直列
FET111の導通の間は、コンパレータ142の非反転出力143
は論理高レベルにとどまり、これによりANDゲート137の
3つのすべての入力は論理高レベルとなり、ANDゲート1
37はFET111に適当なゲート信号を与えて、FET111をター
ン・オン状態に保つ。ヒステリシスをもつコンパレータ
142は、もし臨むなら2個のコンパレータで置き換える
ことができる。すなわち、その一方のコンパレータはノ
ード112における電圧を高い基準電圧に比較し、その他
方のコンパレータはノード112の電圧を低い基準電圧に
比較する。
ード112における電圧は、誘導性素子114中の電流反転に
よつて上昇する。このノードの電圧が入力電圧のレベル
まで上昇した時、コンパレータ142の状態が変化してそ
の非反転出力143が論理高レベルに立ち上がり、直列FET
111が導通しいる間はその状態にとどまる。コンパレー
タ142の出力は、ノード112における電圧がゼロに降下す
るまで変化しないが、そのことは、直列FET111がターン
・オフしてしまつた後まで起こらない。それゆえ、直列
FET111の導通の間は、コンパレータ142の非反転出力143
は論理高レベルにとどまり、これによりANDゲート137の
3つのすべての入力は論理高レベルとなり、ANDゲート1
37はFET111に適当なゲート信号を与えて、FET111をター
ン・オン状態に保つ。ヒステリシスをもつコンパレータ
142は、もし臨むなら2個のコンパレータで置き換える
ことができる。すなわち、その一方のコンパレータはノ
ード112における電圧を高い基準電圧に比較し、その他
方のコンパレータはノード112の電圧を低い基準電圧に
比較する。
制御回路102のキヤパシタ121がチヤージされている間
は、そのキヤパシタの、トランジスタ151を介する放電
経路は開路されている。このことを保証するために、ト
ランジスタ151と直列のスイツチ152が、ANDゲート153か
らの論理低出力によつて開路される。キヤパシタ121の
チヤージの間は、コンパレータ127の反転出力154から結
合された、ANDゲート153への1つの入力が論理低レベル
にとどまる。さらに、FET111による導通の間は、ノード
監視回路107が、ANDゲート153の他方の入力である。コ
ンパレータ142の反転出力156に論理低レベルをつくり出
す。それゆえ、コンパレータ127及び142は、ANDゲート1
53の出力が論理高レベルに立ち上がることができ、以て
キヤパシタ121を放電させるようにスイツチ152を閉路す
ることができるようになる前に状態を変化しなくてはな
らない。
は、そのキヤパシタの、トランジスタ151を介する放電
経路は開路されている。このことを保証するために、ト
ランジスタ151と直列のスイツチ152が、ANDゲート153か
らの論理低出力によつて開路される。キヤパシタ121の
チヤージの間は、コンパレータ127の反転出力154から結
合された、ANDゲート153への1つの入力が論理低レベル
にとどまる。さらに、FET111による導通の間は、ノード
監視回路107が、ANDゲート153の他方の入力である。コ
ンパレータ142の反転出力156に論理低レベルをつくり出
す。それゆえ、コンパレータ127及び142は、ANDゲート1
53の出力が論理高レベルに立ち上がることができ、以て
キヤパシタ121を放電させるようにスイツチ152を閉路す
ることができるようになる前に状態を変化しなくてはな
らない。
制御回路102中のキヤパシタ121上の電圧が、誘導性素
子114を流れる所望のピークからピークまでの電流をあ
らわすレベルに達したとき、コンパレータ127の反転入
力における電圧が、そのコンパレータに対する基準入力
に達し、コンパレータの出力132、154の状態が変化す
る。
子114を流れる所望のピークからピークまでの電流をあ
らわすレベルに達したとき、コンパレータ127の反転入
力における電圧が、そのコンパレータに対する基準入力
に達し、コンパレータの出力132、154の状態が変化す
る。
そのコンパレータの非反転出力132が低レベルに下が
り、これにより、ANDゲート126の出力が低レベルに下が
つてスイツチ123を開路するとともにキヤパシタ121中に
流れるチヤージ用電流の流れを停止する。コンパレータ
127からの今や低レベルにある出力132は、ANDゲート137
の出力をして低レベルに下がらせ、これにより、反転ド
ライバ144の出力が高レベルになり、直列FET111がター
ン・オフされる。
り、これにより、ANDゲート126の出力が低レベルに下が
つてスイツチ123を開路するとともにキヤパシタ121中に
流れるチヤージ用電流の流れを停止する。コンパレータ
127からの今や低レベルにある出力132は、ANDゲート137
の出力をして低レベルに下がらせ、これにより、反転ド
ライバ144の出力が高レベルになり、直列FET111がター
ン・オフされる。
コンパレータ127の反転出力154が立ち上がり、キヤパ
シタ121の放電回路が形成されるようにANDゲート153に
論理高入力が与えられる。コンパレータ127の反転出力1
54も、フライホイールFET113の駆動回路104中のANDゲー
ト157に対して1つの入力として接続される。ANDゲート
157に対する第2の入力は、ターン・オン制御線171から
接続され、レギユレータがオンのとき通常高レベルであ
る。コンパレータ127の反転出力154の論理高状態により
今や活動化された、ANDゲート157に対する第3の入力
は、コンパレータ142の反転出力156から来ている。この
出力は、回路の電力部分がほぼゼロに達するまでは低レ
ベルにとどまり、これにより、ANDゲート157の出力は、
活動化されているけれども、ノード監視回路107がノー
ド112上でほぼゼロ電圧状態を検出するまで(フライホ
イールFET113をターン・オンさせるために)論理高レベ
ルに至ることはない。
シタ121の放電回路が形成されるようにANDゲート153に
論理高入力が与えられる。コンパレータ127の反転出力1
54も、フライホイールFET113の駆動回路104中のANDゲー
ト157に対して1つの入力として接続される。ANDゲート
157に対する第2の入力は、ターン・オン制御線171から
接続され、レギユレータがオンのとき通常高レベルであ
る。コンパレータ127の反転出力154の論理高状態により
今や活動化された、ANDゲート157に対する第3の入力
は、コンパレータ142の反転出力156から来ている。この
出力は、回路の電力部分がほぼゼロに達するまでは低レ
ベルにとどまり、これにより、ANDゲート157の出力は、
活動化されているけれども、ノード監視回路107がノー
ド112上でほぼゼロ電圧状態を検出するまで(フライホ
イールFET113をターン・オンさせるために)論理高レベ
ルに至ることはない。
両方のFETがターン・オフされる間には短い間隔があ
り、制御回路102中のスイツチ123及び152の両方がター
ン・オフされる間にも短い間隔があるので、誘導性素子
114の電流とキヤパシタ121の電圧は、丸められ、あるい
は平坦化されたピークを呈する。後で明らかになること
であるが、このことは各デバイスのターン・オフの時点
で起こり、これにより誘導性素子114の電流とキヤパシ
タ121の電圧波形は、上下のピークが平坦化された三角
となる。
り、制御回路102中のスイツチ123及び152の両方がター
ン・オフされる間にも短い間隔があるので、誘導性素子
114の電流とキヤパシタ121の電圧は、丸められ、あるい
は平坦化されたピークを呈する。後で明らかになること
であるが、このことは各デバイスのターン・オフの時点
で起こり、これにより誘導性素子114の電流とキヤパシ
タ121の電圧波形は、上下のピークが平坦化された三角
となる。
直列FET111がターン・オフされ、ノード112における
電圧がゼロに降下した後は、ノード監視回路107中のコ
ンパレータ142に対する非反転入力が基準電圧以下に降
下し、コンパレータ142の非反転出力143が低レベルに下
がり、反転出力156が高レベルに立ち上がる。出力143上
の論理低レベルは、キヤパシタ121をチヤージするため
にスイツチ123を制御するANDゲート126に結合される
が、ANDゲート126に対するこの低レベル入力は、コンパ
レータ127における前の状態変化によつてANDゲート126
の他方の入力が既に論理低レベルにあるので、この時点
では効果を及ぼさない。同様に、コンパレータ127からA
NDゲート137への入力が既に立ち下がつて、既にドライ
バを非活動化しているので、今やコンパレータ142の出
力143上にある論理低レベルを(ORゲート139を介して)
ANDゲート137に結合することは、FET111のドライバ144
に影響を及ぼさない。
電圧がゼロに降下した後は、ノード監視回路107中のコ
ンパレータ142に対する非反転入力が基準電圧以下に降
下し、コンパレータ142の非反転出力143が低レベルに下
がり、反転出力156が高レベルに立ち上がる。出力143上
の論理低レベルは、キヤパシタ121をチヤージするため
にスイツチ123を制御するANDゲート126に結合される
が、ANDゲート126に対するこの低レベル入力は、コンパ
レータ127における前の状態変化によつてANDゲート126
の他方の入力が既に論理低レベルにあるので、この時点
では効果を及ぼさない。同様に、コンパレータ127からA
NDゲート137への入力が既に立ち下がつて、既にドライ
バを非活動化しているので、今やコンパレータ142の出
力143上にある論理低レベルを(ORゲート139を介して)
ANDゲート137に結合することは、FET111のドライバ144
に影響を及ぼさない。
コンパレータ142の今や高レベルに反転した出力156は
制御回路と電力回路に影響を及ぼす。その出力156は、
制御回路102中のANDゲート153に対する一方の入力であ
る。ANDゲート153に対する他方の入力はコンパレータ12
7の状態変化によつて既に高レベルになつている。それ
ゆえ、コンパレータ142からの出力156が一たん立ち上が
ると、ANDゲート153の出力が立ち上がり、スイツチ152
を閉路して、キヤパシタ121がトランジスタ151と直列抵
抗器161を介して放電するのを可能ならしめる。第7図
に関して前に説明したように、トランジスタ151の導通
のレベルは、レギユレータの出力を、基準電圧163に比
例する所望のレベルに維持するように増幅器162によつ
て制御される。これを行うために、抵抗器164を介して
増幅器162の非反転入力に基準電圧が加えられる。レギ
ユレータの出力電圧は、抵抗器166を介して増幅器162の
反転入力に加えられる。フイードバツク・キヤパシタ16
7と抵抗器168は、増幅器162に対して安定なフイードバ
ツク・ループを与える。
制御回路と電力回路に影響を及ぼす。その出力156は、
制御回路102中のANDゲート153に対する一方の入力であ
る。ANDゲート153に対する他方の入力はコンパレータ12
7の状態変化によつて既に高レベルになつている。それ
ゆえ、コンパレータ142からの出力156が一たん立ち上が
ると、ANDゲート153の出力が立ち上がり、スイツチ152
を閉路して、キヤパシタ121がトランジスタ151と直列抵
抗器161を介して放電するのを可能ならしめる。第7図
に関して前に説明したように、トランジスタ151の導通
のレベルは、レギユレータの出力を、基準電圧163に比
例する所望のレベルに維持するように増幅器162によつ
て制御される。これを行うために、抵抗器164を介して
増幅器162の非反転入力に基準電圧が加えられる。レギ
ユレータの出力電圧は、抵抗器166を介して増幅器162の
反転入力に加えられる。フイードバツク・キヤパシタ16
7と抵抗器168は、増幅器162に対して安定なフイードバ
ツク・ループを与える。
キヤパシタ121の放電回路はまた、レギユレータがオ
ンであるとき動作する“ソフト・スタート”回路をも含
んでいる。レギユレータ100のターン・オンの間は、入
力制御線171が論理高レベルになる。これについては以
下でより詳細に説明する。この論理高レベルはインバー
タ172に接続される。インバータ172の出力はトランジス
タ173のベースに接続され、トランジスタ173は増幅器16
2の非反転入力を分流する。このトランジスタ173は、キ
ヤパシタ174と協働して、制御回路の“ソフト・スター
ト”を与えるように動作する。レギユレータがターン・
オンし、トランジスタ173がターン・オフしているとき
は、キヤパシタ174が電圧基準回路163によつてチヤージ
され、これより、レギユレータがターン・オンしたばか
りの時点では、基準電圧値全体が増幅器に対する基準入
力にあらわれない。このことは、レギユレータのスター
ト・アツプの間にキヤパシタ121の放電期間を長くする
効果を与える。また、これにより、ターン・オンによ
り、レギユレータがその通常の動作レベルにより緩やか
に到達することが可能となる。
ンであるとき動作する“ソフト・スタート”回路をも含
んでいる。レギユレータ100のターン・オンの間は、入
力制御線171が論理高レベルになる。これについては以
下でより詳細に説明する。この論理高レベルはインバー
タ172に接続される。インバータ172の出力はトランジス
タ173のベースに接続され、トランジスタ173は増幅器16
2の非反転入力を分流する。このトランジスタ173は、キ
ヤパシタ174と協働して、制御回路の“ソフト・スター
ト”を与えるように動作する。レギユレータがターン・
オンし、トランジスタ173がターン・オフしているとき
は、キヤパシタ174が電圧基準回路163によつてチヤージ
され、これより、レギユレータがターン・オンしたばか
りの時点では、基準電圧値全体が増幅器に対する基準入
力にあらわれない。このことは、レギユレータのスター
ト・アツプの間にキヤパシタ121の放電期間を長くする
効果を与える。また、これにより、ターン・オンによ
り、レギユレータがその通常の動作レベルにより緩やか
に到達することが可能となる。
コンパレータ142の反転出力156における論理高レベル
の効果の説明に戻ると、この論理高レベルは、制御キヤ
パシタの放電を可能ならしめるため制御回路102中のAND
ゲート153に加えられるのみならず、駆動回路104中のAN
Dゲート157にも(ORゲート176を介して)加えられる。A
NDゲート157に対するこの論理高レベル入力によりそのA
NDゲートに対する3つのすべての入力が高レベルにな
り、今や高レベルとなつたANDゲート157の出力がORゲー
ト177を介して駆動回路178に加えられ、駆動回路178の
出力は高レベルになり、これによりフライホイールFET1
13がターン・オンされる。それゆえ、フライホイールFE
T113は、ノード112がほぼゼロ・ボルトのレベルに到達
するまではターン・オンされず、これによりそのFETの
ターン・オンの間のゼロ・スイツチング損失がもたらさ
れる。
の効果の説明に戻ると、この論理高レベルは、制御キヤ
パシタの放電を可能ならしめるため制御回路102中のAND
ゲート153に加えられるのみならず、駆動回路104中のAN
Dゲート157にも(ORゲート176を介して)加えられる。A
NDゲート157に対するこの論理高レベル入力によりそのA
NDゲートに対する3つのすべての入力が高レベルにな
り、今や高レベルとなつたANDゲート157の出力がORゲー
ト177を介して駆動回路178に加えられ、駆動回路178の
出力は高レベルになり、これによりフライホイールFET1
13がターン・オンされる。それゆえ、フライホイールFE
T113は、ノード112がほぼゼロ・ボルトのレベルに到達
するまではターン・オンされず、これによりそのFETの
ターン・オンの間のゼロ・スイツチング損失がもたらさ
れる。
コンパレータ142の出力156からの論理高レベルが印加
されるための経路であるORゲート176は、スタート・ア
ツプ動作のために遅延回路179を接続するために設けら
れている。この遅延回路179は、前述の遅延回路141と類
似の機能を果たす。
されるための経路であるORゲート176は、スタート・ア
ツプ動作のために遅延回路179を接続するために設けら
れている。この遅延回路179は、前述の遅延回路141と類
似の機能を果たす。
コンパレータ142からのターン・オン信号が加えられ
る経路であるORゲート177は、後述するように、フライ
ホイールFET113を、電流制限回路105または過電圧保護
回路106のどちらかによつてオンに駆動することを可能
ならしめるために設けられている。
る経路であるORゲート177は、後述するように、フライ
ホイールFET113を、電流制限回路105または過電圧保護
回路106のどちらかによつてオンに駆動することを可能
ならしめるために設けられている。
制御回路102中のコンパレータ127の非反転出力132
が、キヤパシタ121がそのピーク値までチヤージさたと
きのコンパレータ127の状態変化によつて低レベルに立
ち下がつたとき、これにより、キヤパシタ121の両端に
亘つて接続された分割抵抗器の列中の抵抗器131と並列
のトランジスタ134がターン・オフされる。第7図に関
連して前に説明したようち、これにより抵抗器128と129
の間の接合点の電圧が上昇され、以て、キヤパシタ121
がその放電サイクルの間に放電するにつれて、コンパレ
ータ127に対する反転入力の電圧が、基準電圧の値の方
へ下降する。このことが起こると、コンパレータ127に
対する反転入力の電圧が基準電圧の値に到達し、コンパ
レータ127の出力は再び状態を変え、その非反転出力132
が立ち上がり、その反転入力が立ち下がる。
が、キヤパシタ121がそのピーク値までチヤージさたと
きのコンパレータ127の状態変化によつて低レベルに立
ち下がつたとき、これにより、キヤパシタ121の両端に
亘つて接続された分割抵抗器の列中の抵抗器131と並列
のトランジスタ134がターン・オフされる。第7図に関
連して前に説明したようち、これにより抵抗器128と129
の間の接合点の電圧が上昇され、以て、キヤパシタ121
がその放電サイクルの間に放電するにつれて、コンパレ
ータ127に対する反転入力の電圧が、基準電圧の値の方
へ下降する。このことが起こると、コンパレータ127に
対する反転入力の電圧が基準電圧の値に到達し、コンパ
レータ127の出力は再び状態を変え、その非反転出力132
が立ち上がり、その反転入力が立ち下がる。
コンパレータ127の出力154の論理低レベルによりスイ
ツチ152が開路され、キヤパシタ121の放電が終了すると
ともに、駆動回路104中のANDゲート157の出力も低レベ
ルに落とされ、これによりフライホイールFET113のター
ン・オフが行なわれる。コンパレータ127の非反転出力1
32上の論理高レベルはANDゲート126とANDゲート137に加
えられ、これらのゲートがともに有効化される。
ツチ152が開路され、キヤパシタ121の放電が終了すると
ともに、駆動回路104中のANDゲート157の出力も低レベ
ルに落とされ、これによりフライホイールFET113のター
ン・オフが行なわれる。コンパレータ127の非反転出力1
32上の論理高レベルはANDゲート126とANDゲート137に加
えられ、これらのゲートがともに有効化される。
ノード112の電圧がレギユレータ110の入力電圧の値に
ほぼ近づくと、ノード監視回路中のコンパレータ142の
状態が変化する。コンパレータ142が状態変化すると、
そのコンパレータの非反転出力143が高レベルになり、
これにより論理高レベルが、既に有効化されているAND
ゲート126及び137に加えられ、以てスイツチ123が閉路
されてキヤパシタ121のチヤージ・サイクルが開始され
るとともに、ドライバ144が活動化されて直列FET111が
ターン・オンされる。次に上述の動作サイクルが繰り返
される。
ほぼ近づくと、ノード監視回路中のコンパレータ142の
状態が変化する。コンパレータ142が状態変化すると、
そのコンパレータの非反転出力143が高レベルになり、
これにより論理高レベルが、既に有効化されているAND
ゲート126及び137に加えられ、以てスイツチ123が閉路
されてキヤパシタ121のチヤージ・サイクルが開始され
るとともに、ドライバ144が活動化されて直列FET111が
ターン・オンされる。次に上述の動作サイクルが繰り返
される。
過電圧保護回路106は抵抗器181及び182からなる抵抗
器分割器を含み、それらの抵抗器の接合点はコンパレー
タ183の非反転入力に接続されている。コンパレータ183
に対する非反転入力の電圧は、レギユレータの出力電圧
VOUTに比例し、基準の値に比較される。もしこのレギユ
レータの出力電圧がその基準値を超えると、コンパレー
タ183の出力が高レベルに立ち上がり、この論理高レベ
ルがラツチ185に加えられる。ラツチ185の出力は高レベ
ルにラツチされてORゲート184及びORゲート177を介して
フライホイールFET113の駆動回路178に加えられ、これ
によりFET113がターン・オンされオン状態に保たれる。
器分割器を含み、それらの抵抗器の接合点はコンパレー
タ183の非反転入力に接続されている。コンパレータ183
に対する非反転入力の電圧は、レギユレータの出力電圧
VOUTに比例し、基準の値に比較される。もしこのレギユ
レータの出力電圧がその基準値を超えると、コンパレー
タ183の出力が高レベルに立ち上がり、この論理高レベ
ルがラツチ185に加えられる。ラツチ185の出力は高レベ
ルにラツチされてORゲート184及びORゲート177を介して
フライホイールFET113の駆動回路178に加えられ、これ
によりFET113がターン・オンされオン状態に保たれる。
直列FET111と、今や導通しているフライホイールFET1
13を連続的に電流が流れると、それにより、レギユレー
タの電力部分101のVINに直列接続されたフユーズが開路
される。尚、ORゲート184の高レベル出力がFET111の駆
動回路103中のANDゲート138の反転入力に結合され、こ
れによりゲート駆動信号がFET111から除去されるけれど
も、FET111自体が短絡回路であることもあるので、多く
の場合そのこと自体は過電圧条件を解消するものではな
い。
13を連続的に電流が流れると、それにより、レギユレー
タの電力部分101のVINに直列接続されたフユーズが開路
される。尚、ORゲート184の高レベル出力がFET111の駆
動回路103中のANDゲート138の反転入力に結合され、こ
れによりゲート駆動信号がFET111から除去されるけれど
も、FET111自体が短絡回路であることもあるので、多く
の場合そのこと自体は過電圧条件を解消するものではな
い。
電流制限回路105は、フライホイールFET113に流れる
電流が特定の値以下に降下するまで(すなわち、コイル
114とフライホイールFETを流れる反転電流がある特定の
値を超えるまで)フライホイールFET113のターン・オフ
を防止する働きをする。FET113中の電流がゼロを通過す
る時期は、コンパレータ191によつて決定される。コン
パレータ191はFET113の両端の電位差を感知し、この電
位差が電流の反転をあらわす。ゼロよりも上昇すると
き、コンパレータ191の出力が高レベルになる。コンパ
レータ191のこの出力はANDゲート192に接続され、ANDゲ
ート192の第2の入力はFET113の駆動回路178への入力に
接続されている。駆動回路178からANDゲート192への入
力は、FET113ターン・オンするとき高レベルである。そ
れゆえ、ノード112の電圧がアース・レベルよりも上昇
し、FET113がターン・オンされるとき、ANDゲート192の
出力が高レベルになる。
電流が特定の値以下に降下するまで(すなわち、コイル
114とフライホイールFETを流れる反転電流がある特定の
値を超えるまで)フライホイールFET113のターン・オフ
を防止する働きをする。FET113中の電流がゼロを通過す
る時期は、コンパレータ191によつて決定される。コン
パレータ191はFET113の両端の電位差を感知し、この電
位差が電流の反転をあらわす。ゼロよりも上昇すると
き、コンパレータ191の出力が高レベルになる。コンパ
レータ191のこの出力はANDゲート192に接続され、ANDゲ
ート192の第2の入力はFET113の駆動回路178への入力に
接続されている。駆動回路178からANDゲート192への入
力は、FET113ターン・オンするとき高レベルである。そ
れゆえ、ノード112の電圧がアース・レベルよりも上昇
し、FET113がターン・オンされるとき、ANDゲート192の
出力が高レベルになる。
ANDゲート192の出力は抵抗器193を各してスイツチ194
に結合され、ANDゲートの出力が高レベルになるとき、
スイツチ194が閉路される。スイツチ194が閉路される
と、電流源195がキヤパシタ196をチヤージするのが可能
となる。電流源195により与えられる電流は、出力電圧V
OUTのレベルに比例する。
に結合され、ANDゲートの出力が高レベルになるとき、
スイツチ194が閉路される。スイツチ194が閉路される
と、電流源195がキヤパシタ196をチヤージするのが可能
となる。電流源195により与えられる電流は、出力電圧V
OUTのレベルに比例する。
キヤパシタ196上の電圧のレベルは、コンパレータ197
の反転入力に接続され、コンパレータ197の非反転入力
は基準電圧源に接続されている。キヤパシタ196上の電
圧がその基準電圧を超えると、コンパレータ197の出力
が論理低レベルに下がる。コンパレータ197の低レベル
出力は、ANDゲート198の一方の入力であり、ANDゲート1
98の他方の入力はFET駆動回路178の入力に接続されてい
る。それゆえ、FET113がターン・オンされ、電流制限回
路105中のキヤパシタ196が十分にチヤージされた後は、
ANDゲート198の出力が低レベルに下がり、ORゲート184
の出力も低レベルに下がる。これによりORゲート177に
対する入力のうちの一方が低レベルに下げられ、(制御
回路102からの)その他方の入力が低レベルになつたと
きに、それにより駆動回路178が非活動化され、FET113
がターン・オフされる。
の反転入力に接続され、コンパレータ197の非反転入力
は基準電圧源に接続されている。キヤパシタ196上の電
圧がその基準電圧を超えると、コンパレータ197の出力
が論理低レベルに下がる。コンパレータ197の低レベル
出力は、ANDゲート198の一方の入力であり、ANDゲート1
98の他方の入力はFET駆動回路178の入力に接続されてい
る。それゆえ、FET113がターン・オンされ、電流制限回
路105中のキヤパシタ196が十分にチヤージされた後は、
ANDゲート198の出力が低レベルに下がり、ORゲート184
の出力も低レベルに下がる。これによりORゲート177に
対する入力のうちの一方が低レベルに下げられ、(制御
回路102からの)その他方の入力が低レベルになつたと
きに、それにより駆動回路178が非活動化され、FET113
がターン・オフされる。
キヤパシタ196をチヤージする電流源195中の電流によ
つてもたらされたフライホイールFET113のターン・オフ
における遅延は、電流がフライホイールFET中で増加す
るための期間を与える。電流制限回路105中のキヤパシ
タ196をチヤージする電流はVOUTに比例し、誘導性素子1
14を流れる反転電流であるので、ターン・オフの時点で
フライホイールFET113に流入する電流は、電流制限動作
の間に、VOUTの実際の値とは独立の特定の値をもつこと
になる。このことは、直列FET111の無損失ターン・オン
を可能ならしめるべくノード112の電圧をVINのレベルま
で上昇させるために、フライホイールFET113がターン・
オフされたときに誘導性素子中に十分なエネルギが存在
するようにすることを保証する。
つてもたらされたフライホイールFET113のターン・オフ
における遅延は、電流がフライホイールFET中で増加す
るための期間を与える。電流制限回路105中のキヤパシ
タ196をチヤージする電流はVOUTに比例し、誘導性素子1
14を流れる反転電流であるので、ターン・オフの時点で
フライホイールFET113に流入する電流は、電流制限動作
の間に、VOUTの実際の値とは独立の特定の値をもつこと
になる。このことは、直列FET111の無損失ターン・オン
を可能ならしめるべくノード112の電圧をVINのレベルま
で上昇させるために、フライホイールFET113がターン・
オフされたときに誘導性素子中に十分なエネルギが存在
するようにすることを保証する。
回路が電流制限モードで動作していない場合は、ORゲ
ート184からORゲート177への入力は、FET113に適当な反
転電流の流れが存在しているという電流制限回路105に
より判断に基づき低レベルに降下することができ、これ
によりFET113がターン・オフされることはない。という
のは、制御回路102から発生された、ORゲート177に対す
る他方の入力が高レベルにとどまることが出来、これよ
りORゲート177から高レベル出力が発生され、以て駆動
回路178がFET113をターン・オンに保つからである。
ート184からORゲート177への入力は、FET113に適当な反
転電流の流れが存在しているという電流制限回路105に
より判断に基づき低レベルに降下することができ、これ
によりFET113がターン・オフされることはない。という
のは、制御回路102から発生された、ORゲート177に対す
る他方の入力が高レベルにとどまることが出来、これよ
りORゲート177から高レベル出力が発生され、以て駆動
回路178がFET113をターン・オンに保つからである。
電流制限モードにおいて、フライホイールFET113をオ
ンに保つときは、直列FET111のターン・オンが防止され
る。これを行うために、電流制限モードの間に論理高れ
べるにあるORゲート184の出力が、駆動回路103中のAND
ゲート138の反転入力に接続される。これにより、ANDゲ
ート138の出力が低レベルにされ以てANDゲート137の一
方の入力に低レベル出力が発生されてFET111のための駆
動回路144が制御される。それゆえ、電流制限モードの
間は直列FET111の駆動信号は発生されない。また、前述
したように、そのような駆動信号は、ORゲート184の他
方の入力が高レベルである過電圧状態においても与えら
れない。
ンに保つときは、直列FET111のターン・オンが防止され
る。これを行うために、電流制限モードの間に論理高れ
べるにあるORゲート184の出力が、駆動回路103中のAND
ゲート138の反転入力に接続される。これにより、ANDゲ
ート138の出力が低レベルにされ以てANDゲート137の一
方の入力に低レベル出力が発生されてFET111のための駆
動回路144が制御される。それゆえ、電流制限モードの
間は直列FET111の駆動信号は発生されない。また、前述
したように、そのような駆動信号は、ORゲート184の他
方の入力が高レベルである過電圧状態においても与えら
れない。
電流制限回路105をリセツトするために、直列FET111
がターン・オンされる(このことは、FET駆動回路103中
のANDゲート137の出力に論理高レベル信号があらわれた
ことを意味する)毎に、その論理高レベル信号が抵抗器
201を介して、電流制限回路中のキヤパシタ196と並列に
接続されたトランジスタ199のベースに加えられ、これ
により、トランジスタ199がターン・オンされ、以てキ
ヤパシタ196が放電される。
がターン・オンされる(このことは、FET駆動回路103中
のANDゲート137の出力に論理高レベル信号があらわれた
ことを意味する)毎に、その論理高レベル信号が抵抗器
201を介して、電流制限回路中のキヤパシタ196と並列に
接続されたトランジスタ199のベースに加えられ、これ
により、トランジスタ199がターン・オンされ、以てキ
ヤパシタ196が放電される。
入力回路108においては、ANDゲート202の出力171が、
レギユレータ100のターン・オン制御線として働く。こ
の線171は、レギユレータ100がターン・オンされている
とき通常高レベルである。ANDゲート202の一方の入力は
オン/オフ線であり、これは例えば、パワーオン・スイ
ツチが通電されているときに高レベルである。また、レ
ギユレータ100を活動化させるためには、ANDゲート202
への他の2個の入力が高レベルでなくてはならない。こ
れらのうちの一方により、入力電圧が所望のしきい値よ
りも高いことが保証され、他方により、FETの温度があ
る臨界レベルよりも低いことが保証される。
レギユレータ100のターン・オン制御線として働く。こ
の線171は、レギユレータ100がターン・オンされている
とき通常高レベルである。ANDゲート202の一方の入力は
オン/オフ線であり、これは例えば、パワーオン・スイ
ツチが通電されているときに高レベルである。また、レ
ギユレータ100を活動化させるためには、ANDゲート202
への他の2個の入力が高レベルでなくてはならない。こ
れらのうちの一方により、入力電圧が所望のしきい値よ
りも高いことが保証され、他方により、FETの温度があ
る臨界レベルよりも低いことが保証される。
レギユレータ100の部分108においては、レギユレータ
への入力電圧VINが、抵抗器203及び204からなる抵抗分
割器によつて分割降下されている。この分割降下された
電圧は、ある量のヒステリシスを含むか、またはラツチ
をと組み合わせて使用することのできるコンパレータ20
6によつて基準電圧と比較される。コンパレータ206の出
力は通常は高レベルであるが、レギユレータへの入力電
圧が低すぎる場合に低レベルとなる。コンパレータ206
の出力はANDゲート202への一方の入力である。
への入力電圧VINが、抵抗器203及び204からなる抵抗分
割器によつて分割降下されている。この分割降下された
電圧は、ある量のヒステリシスを含むか、またはラツチ
をと組み合わせて使用することのできるコンパレータ20
6によつて基準電圧と比較される。コンパレータ206の出
力は通常は高レベルであるが、レギユレータへの入力電
圧が低すぎる場合に低レベルとなる。コンパレータ206
の出力はANDゲート202への一方の入力である。
ANDゲート202に対する第3の入力である熱遮断回路
は、コンパレータ207を含んでいる。コンパレータ202の
反転入力は、基準電圧とアースの間に接続された抵抗器
208及び209からなる抵抗分割器に接続されている。その
同一の基準電圧はまた、抵抗器211とダイオード212を介
してアースに接続されている。ダイオード212は物理的
には電力FET111及び113の近くに配置され、そのダイオ
ード特性は、温度が上昇するに従つてそのダイオードの
両端の電圧が低下するようなものである。もしダイオー
ド212の温度が十分に上昇し、その電圧が十分に減少す
るなら、コンパレータ207の非反転入力に接続されたダ
イオードの両端の電圧が、コンパレータ207の反転入力
に接続された基準電圧のレベル以下に降下する。このこ
とが起こると、通常は高レベルであるコンパレータ207
の出力が低レベルになり、これにより制御線171が低レ
ベルとなる。
は、コンパレータ207を含んでいる。コンパレータ202の
反転入力は、基準電圧とアースの間に接続された抵抗器
208及び209からなる抵抗分割器に接続されている。その
同一の基準電圧はまた、抵抗器211とダイオード212を介
してアースに接続されている。ダイオード212は物理的
には電力FET111及び113の近くに配置され、そのダイオ
ード特性は、温度が上昇するに従つてそのダイオードの
両端の電圧が低下するようなものである。もしダイオー
ド212の温度が十分に上昇し、その電圧が十分に減少す
るなら、コンパレータ207の非反転入力に接続されたダ
イオードの両端の電圧が、コンパレータ207の反転入力
に接続された基準電圧のレベル以下に降下する。このこ
とが起こると、通常は高レベルであるコンパレータ207
の出力が低レベルになり、これにより制御線171が低レ
ベルとなる。
F.発明の効果 以上説明したように、この発明によれば、直流−直流
変換器において、スイツチング用直列FETのスイツチン
グの際にそのFETの両端間の電位差をほぼゼロにするこ
とができるので、スイツチング損失が実質的になくなり
変換効率を高めることができる、という効果が得られ
る。
変換器において、スイツチング用直列FETのスイツチン
グの際にそのFETの両端間の電位差をほぼゼロにするこ
とができるので、スイツチング損失が実質的になくなり
変換効率を高めることができる、という効果が得られ
る。
第1図は、本発明の直流−直流変換器を利用する電力供
給装置のブロック図、 第2a図は、従来技術の直流−直流バツク変換器の回路
図、 第2b、2c及び2d図は、第2a図の回路を動作を示す波形
図、 第3a図は、本発明の直流−直流バツク変換器の回路図、 第3b、3c及び3d図は、第3a図の回路の動作を示す波形
図、 第4a図は、本発明の直流−直流ブースト変換器の回路
図、 第4b、4c及び4d図は、第4a図の回路の動作を示す波形
図、 第5a図は、本発明の直流−直流バツク−ブースト変換器
の回路図、 第5b、5c及び5d図は、第5a図の回路の動作を示す波形
図、 第6図は、ピークからピークまでの制御回路を第3a図の
回路に付加した回路図、 第7図は、制御回路の詳細な回路図、 第8図は、電流制限回路を付加された第3図の回路の回
路図、 第9図は、過電圧保護回路の回路図、 第10a及び10b図は、レギユレータの全体の回路図であ
る。 33、233、243……誘導性素子、31、231、241……スイツ
チ。
給装置のブロック図、 第2a図は、従来技術の直流−直流バツク変換器の回路
図、 第2b、2c及び2d図は、第2a図の回路を動作を示す波形
図、 第3a図は、本発明の直流−直流バツク変換器の回路図、 第3b、3c及び3d図は、第3a図の回路の動作を示す波形
図、 第4a図は、本発明の直流−直流ブースト変換器の回路
図、 第4b、4c及び4d図は、第4a図の回路の動作を示す波形
図、 第5a図は、本発明の直流−直流バツク−ブースト変換器
の回路図、 第5b、5c及び5d図は、第5a図の回路の動作を示す波形
図、 第6図は、ピークからピークまでの制御回路を第3a図の
回路に付加した回路図、 第7図は、制御回路の詳細な回路図、 第8図は、電流制限回路を付加された第3図の回路の回
路図、 第9図は、過電圧保護回路の回路図、 第10a及び10b図は、レギユレータの全体の回路図であ
る。 33、233、243……誘導性素子、31、231、241……スイツ
チ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭56−96895(JP,U) 実開 昭56−100089(JP,U) 特公 昭59−11257(JP,B2)
Claims (6)
- 【請求項1】平滑コンデンサを有する直流−直流変換器
において、 (a)直流電源に接続するための入力端子と、 (b)直流負荷に接続するための出力端子と、 (c)上記入力端子と出力端子の間に接続された誘導性
素子と、 (d)上記誘導性素子と直列に接続され、開路状態と、
上記入力端子から上記誘導性素子に電流を流す閉路状態
とを有する第1半導体スイッチと、 (e)上記誘導性素子と直列に接続され、開路状態と、
上記誘導性素子から上記出力端子に電流を流す閉路状態
とを有する第2半導体スイッチと、 (f)上記誘導性素子中の電流が選択された最小ピーク
から最大ピークの値までは、上記第1半導体スイッチの
閉路状態を維持する手段と、 (g)上記手段によって維持される上記第1半導体スイ
ッチの閉路状態の期間と交替して、上記第2半導体スイ
ッチを閉路状態を維持するための手段と、 からなる直流−直流変換器。 - 【請求項2】上記誘導性素子の一つのピーク電流に対し
て限界値を設定するための手段を具備する請求項(1)
の直流−直流変換器。 - 【請求項3】電源における直流電圧を、出力における異
なる値の直流電圧に変換するするための方法において、 (a)誘導性素子の一方のノードに接続された半導体ス
イッチをターン・オンすることにより、上記電源に接続
された上記誘導性素子を介して上記電源から電流を供給
し、 (b)上記半導体スイッチをターン・オフし、 (c)上記ノードに接続された半導体デバイスを介する
導通により上記誘導性素子から上記出力へ電流を供給
し、 (d)上記半導体デバイスを介して流れる誘導性素子か
らの電流を受けとった上記のノードと接地間に接続され
たコンデンサにより、上記ノードの電位を維持し、 (e)出力端の電圧が上記誘導性素子中に反転電流を流
し、以て上記半導体スイッチの両端に実質的に電位差が
なくなるよう十分な期間上記ノードの電位を上昇させ、 (f)上記誘導性素子中の電流の方向が反転し、以て上
記半導体スイッチの両端に実質的にそのスイッチの両端
に実質的に電位差がないように上記ノードにおける電圧
を変更した後に、上記半導体スイッチをターン・オンす
る段階と、 (g)上記半導体スイッチの上記ターン・オフの段階と
ターン・オンの段階を繰り返すことによる直流−直流変
換方法。 - 【請求項4】上記段階(c)が、上記半導体デバイスの
両端の電位差が実質的にゼロであるとき上記半導体デバ
イスをターン・オンすることを含む請求項(3)記載の
方法。 - 【請求項5】(a)直流電源に接続するための入力端子
と、 (b)直流負荷に接続するための出力端子と、 (c)上記入力端子と出力端子の間に第1FETと誘導性素
子がノードで直列に接続され、 (d)上記第1FETのゲートがオンされると、順方向電流
が上記第1FETから上記ノードへ流れるように動作し、上
記順方向とは逆方向の電流が上記第1FETから入力端へ流
れる内部ダイオードを具備する上記第1FETと、 (e)接地と上記ノードとの間に接続された第2FETのゲ
ートがオンされると、順方向電流が上記ノードから接地
へ流れるように動作し、上記順方向とは逆方向の電流を
上記接地から上記ノードへ流れる内部ダイオードを具備
する上記第2FETと、 (f)上記第1FETのゲートをオンするための手段と、 (g)上記誘導性素子に流れる電流の値が選択された最
小ピークから最大ピークまでに達した後に上記第1FETの
ゲートをオフするための手段と、 (e)上記第1FETのゲートがオフが開始され同時に上記
第2FETの内部ダイオードと誘導性素子を介して上記出力
端に電流を流した後に、上記第2FETのゲートをオンする
ための手段と、 (f)上記誘導性素子と上記第2FETを介して電流が上記
出力端から上記接地へ流れだし上記誘導性素子中の電流
が反転した後に上記第2FETのゲートをオフするための手
段と、 (g)上記第1FETのゲートをオンするための手段が、上
記第2FETのゲートのオフの後に上記誘導性素子を介した
反転電流が上記ノードの電位を実質的に入力レベルまで
押し上げた後に上記第1FETのゲートをオンする手段と、 からなる直流−直流変換器。 - 【請求項6】上記第2FETのゲートがオフされた後に、上
記第1FETのゲートがオンされるまでの十分な期間上記第
2FETの両端電位をゼロ状態を維持するための手段を具備
する請求項(5)の直流−直流変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/901,350 US4727308A (en) | 1986-08-28 | 1986-08-28 | FET power converter with reduced switching loss |
US901350 | 1997-07-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6359764A JPS6359764A (ja) | 1988-03-15 |
JPH0832162B2 true JPH0832162B2 (ja) | 1996-03-27 |
Family
ID=25414000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62126107A Expired - Lifetime JPH0832162B2 (ja) | 1986-08-28 | 1987-05-25 | 直流−直流変換器及び直流−直流変換方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4727308A (ja) |
EP (1) | EP0257404B1 (ja) |
JP (1) | JPH0832162B2 (ja) |
CA (1) | CA1288474C (ja) |
DE (1) | DE3780380T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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