JP2007116846A

JP2007116846A - スイッチングレギュレータ

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Publication number: JP2007116846A
Application number: JP2005306689A
Authority: JP
Inventors: Motoki Komiya; 基樹小宮; Teruyoshi Koyama; 輝芳小山
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2005-10-21
Filing date: 2005-10-21
Publication date: 2007-05-10

Abstract

【課題】スイッチング手段の駆動回路の応答のズレを補正し、損失の悪化を防止することができる自然転流方式のスイッチングレギュレータを提供する。
【解決手段】応答ズレ計測時に、制御ＩＣ１内の電圧比較器が電圧Ｖdsのハイレベル（“Ｈ”）を検出すると、制御ＩＣ１内のゲートドライバ回路によりＨＭＯＳがオンされる。このとき、タイマ５が、電圧比較器３からの電圧Ｖdsのハイレベル（“Ｈ”）検出信号の出力タイミングとＨＭＯＳのオンタイミングとの時間差Ｔ１を計測する。同様に、ＬＭＯＳオン時には、タイマ６が、電圧比較器４からの電圧Ｖdsのローレベル（“Ｌ”）検出信号の出力タイミングとＬＭＯＳのオンタイミングとの時間差Ｔ２を計測する。これらの応答ズレの計測結果を制御ＩＣ１に入力し、この値によって応答時間可変回路の応答時間を変えることによりＬＭＯＳ、ＨＭＯＳのオン時の応答ズレを補正することができる。
【選択図】図１

Description

本発明は、スイッチングレギュレータ、特に、ソフトスイッチング方式のスイッチングレギュレータに関する。

従来、電源電圧を昇圧して負荷に供給するため、スイッチングレギュレータが用いられているが、このスイッチングレギュレータの原理はコイルに大電流を流して逆起電力で一度に昇圧するものであり、高電圧、大電流を効率よく得ることができる。
例えば車載用ではバッテリからの電圧をスイッチングレギュレータで昇圧させ、これをエアバッグ等の負荷に駆動電圧として与えるものがある。

しかしながら、従来のスイッチングレギュレータは、スイッチング素子のスイッチング動作が、スイッチング素子に電圧が印加され、電流が流れたままのハードスイッチングであるため、サージ電圧などのスイッチングによって発生するノイズに対する特別な対策が不可欠であるという問題があった。
また、スイッチング素子で発生するスイッチング損失の割合が高いため、ヒートシンクが小型化できず、結果として、スイッチングレギュレータを小型化することが難しいという問題もあった。

このため、スイッチングレギュレータとして、最近、スイッチング素子のゼロ電圧、ゼロ電流でスイッチング動作を行う（ソフトスイッチング）、いわゆる、自然転流方式のスイッチングレギュレータが使用されている。自然転流方式とは、コイルにコンデンサを直列接続させておき、ＬＣ共振作用により増加された電流や電圧を０レベルまで自然に低下させ、ゼロ電圧／電流の時点でスイッチングさせることでスイッチング素子の損失を低減させるものである。
この自然転流方式のスイッチングレギュレータは、電流リップルが非常に大きくなるが、スイッチングにおける損失の発生を抑えた効率的な動作を実現できるとともに、回路構成が簡単であり、大出力系に適している、という特徴を備えている（例えば、特許文献１参照）。
特開２００４−２８２８３５号公報

図５は自然転流方式のスイッチングレギュレータの構成を示す図であり、コイルＬ、コンデンサＣ、Ｃｏ、ＬＭＯＳ（ＭＯＳＦＥＴ）、ＨＭＯＳ（ＭＯＳＦＥＴ）及びＬＭＯＳ、ＨＭＯＳのスイッチングを制御する制御ＩＣ２により構成されている。
制御ＩＣ２は、電圧比較器２１、２２、フリップフロップ回路（Ｆ．Ｆ．）２３、２４、ＭＯＳ駆動用ゲートドライバ回路２５、２６及びオフロジック回路（OFF LOGIC）２７により構成され、この制御ＩＣ２にはコイルＬとＬＭＯＳの接続点の電圧Ｖds及び出力電圧Ｖoutが制御信号として入力され、ＭＯＳ駆動用ゲートドライバ回路２５、２６によりＬＭＯＳ及びＨＭＯＳのオン、オフを制御する。
なお、コンデンサＣｏは出力電圧平滑用のコンデンサであり、コンデンサＣはＬＭＯＳのオンからオフ時の電圧急変を防止するためのコンデンサである。このコンデンサＣとコイルＬとでＬＣ共振作用を構成する。

図６は図５のスイッチングレギュレータの動作波形を示す図であり、図６（ｃ）に示すように、電圧Ｖdsが０に近くなったとき（１）、電圧Ｖdsのローレベル（“Ｌ”）を検出する電圧比較器２１の出力がハイレベルとなってフリップフロップ回路２３がセットされるので、図６（ｂ）に示すように、ＭＯＳ駆動用ゲートドライバ回路２５を介してＬＭＯＳがオンされる。
これにより、図６（ｄ）に示すように、コイルＬに電源Ｖinの電圧が加わってコイルＬに流れる電流ＩＬが増加し始める。

一方、オフロジック回路２７は出力電圧Ｖoutに応じてＬＭＯＳのオフタイミングを決定する。すなわち、このＬＭＯＳのオンによって増加する電流ＩＬが最大値になるまでオンさせ続けるが、このオン時間（オフタイミングまでの時間）を出力電圧Ｖoutで決定する。このように決定したオフタイミング（２）毎に、フリップフロップ回路２３のリセット端子に信号を供給することにより、フリップフロップ回路２３をリセットし、図６（ｂ）に示すように、ＬＭＯＳをオフする。
すなわち、オフロジック回路２７は出力電圧Ｖoutが規定電圧、例えば、４２Ｖよりも小さいときは、ＬＭＯＳのオフタイミングが遅くなるように制御し、４２Ｖよりも大きい場合には、ＬＭＯＳのオフタイミングが早くなるように制御する。

このＬＭＯＳのオフによりコイルＬに逆起電力が発生して図６（ｃ）に示すように電圧Ｖdsが上昇し、電圧Ｖdsが出力電圧Ｖoutと等しい電圧、例えば、４２Ｖになると（３）、電圧Ｖdsのハイレベル（“Ｈ”）を検出する電圧比較器２２の出力がハイレベルとなってフリップフロップ回路２４がセットされるので、図６（ａ）に示すように、ＭＯＳ駆動用ゲートドライバ回路２６を介してＨＭＯＳがオンされる。

これにより、図６（ｄ）に示すように、コイルＬに流れる電流ＩＬが下降し始める。そして、オフロジック回路２７は電流ＩＬが０になるタイミングを演算により算出し、算出したタイミング（４）になると、オフロジック回路２７はフリップフロップ回路２４のリセット端子に信号を供給してフリップフロップ回路２４をリセットし、ＨＭＯＳがオフするので、図６（ｃ）に示すように、電圧Ｖdsが下降し始める。
以上の動作を繰り返すことにより、出力電圧Ｖoutとして昇圧された電圧を得ることができる。

ここで、オフロジック回路２７においてＩＬ電流が０になるタイミングを演算する演算式について説明する。電流ＩＬを直接検出しない理由の１つとしては、電流検出回路を専用に設ける必要があるため、演算方式で行うようにしている。
このスイッチングレギュレータの定常状態においては、コイルＬに流れる電流ＩＬが０になってＨＭＯＳがオフした場合には、図６（ｄ）に示すように、電流ＩＬはコイルＬとコンデンサＣによる共振電流となるので、Ｉminは、
Ｉmin＝（４２Ｖ−１２Ｖ）／√（Ｌ／Ｃ）・・・（１式）
であり、電流ＩＬがＩminになってから０になるまでの時間ｔ4は、
ｔ4＝Ｌ＊（Ｉmin＊0.9165）／１２Ｖ・・・（２式）
となる。

そして、ＬＭＯＳのオン時間と上記の時間ｔ4とから電流ＩＬが電流０からＩmaxまで上昇する時間t0を演算により求めることができ、この時間t0を用いることにより、Imaxを、
Imax＝１２Ｖ＊ｔ0／Ｌ・・・（３式）
により求めることができる。
さらに、電圧Ｖdsが０Ｖから４２Ｖまで上昇する時間ｔ1は、
ｔ1＝Ｃ＊４２Ｖ／Ｉmax ・・・（４式）
により求めることができ、電流ＩＬが０になるタイミングは、電流ＩＬがＩmaxから０になるまでの時間ｔ2として、
ｔ2＝Ｌ＊Ｉmax／（４２Ｖ−１２Ｖ）・・・（５式）
により求めることができるので、オフロジック回路２７は電圧比較器２２の出力が立ち上がってから上記（５式）の時間t2が経過した時点でＨＭＯＳをオフする。

従来の自然転流方式のスイッチングレギュレータは上記のように構成されており、ＨＭＯＳのオンタイミング、ＬＭＯＳのオンタイミングは、電圧Ｖdsの変化を検出して決定しているが、電圧比較器２１、２２の設定電圧のズレ、最終段のドライバ回路２５、２６を含めた回路全体の応答性のズレが生じると、ソフトスイッチングは不成立となり、損失の悪化を招くという問題が生じる。
例えば、Ｖdsが最高電位（すなわち、ＨＭＯＳの両端電位差がゼロで損失がない）時にＨＭＯＳをオンにするはずが、電圧比較器２２の閾値ズレによりＶdsが最高電位になる前にオンすると、ＨＭＯＳに電位差が発生しているので、電力損失を招いてしまう。

特に、最終段のドライバ回路２５、２６は大電流駆動のため、通常、応答遅れが生じ、このゲートドライバ回路の応答遅れによりＨＭＯＳのオンが遅れると、図５に示すように、ＨＭＯＳに形成されている寄生のダイオードＤに電流が流れて、例えば、0.7Ｖ（ダイオードの順方向降下電圧）＊Ｉmaxの電力損失がＨＭＯＳに発生する。
なお、寄生ダイオードＤは実際はＭＯＳＦＥＴの素子内部にあり、実際の部品としては存在しない要素であり、ＨＭＯＳがオンした場合には、この寄生ダイオードＤに電流が流れなくなるので、損失は発生しない。

本発明は、上記の問題に鑑みてなされたもので、スイッチング手段の駆動回路の応答のズレを補正し、損失の悪化を防止することができる自然転流方式のスイッチングレギュレータを提供することを目的とする。

上述の目的を達成するため、本発明に係るスイッチングレギュレータ（１）は、
コイルと、出力コンデンサと、上記コイルと上記出力コンデンサとの間に接続された第１のスイッチング手段と、上記コイルと上記第１のスイッチング手段との接続点と接地間に接続された第２のスイッチング手段と、上記コイルと上記第２のスイッチング手段の接続点の電圧に基づいて上記第１のスイッチング手段及び第２のスイッチング手段の駆動を制御する制御手段を備えたスイッチングレギュレータにおいて、
上記制御手段が、上記第１、第２スイッチング手段の駆動の応答ズレを補正する補正手段を備えていることを特徴とする。

また、本発明に係るスイッチングレギュレータ（２）は、スイッチングレギュレータ（１）において、
上記補正手段が、設定電圧の可変機能を備えた電圧比較手段よりなることを特徴とし、
本発明に係るスイッチングレギュレータ（３）は、スイッチングレギュレータ（１）において、
上記補正手段が、遅延時間の可変機能を備え、電圧比較手段の出力が入力される遅延手段よりなることを特徴とする。

本発明に係るスイッチングレギュレータ（１）〜（３）によれば、電圧検出に基づいてスイッチング手段の駆動の応答ズレを計測し、その計測結果に基づいて、例えば、電圧比較手段の設定電圧を可変にしたり、電圧比較手段の出力が入力される遅延回路の遅延時間が可変され、スイッチング手段の駆動の応答遅れあるいは進みを補正することができるので、ＨＭＯＳ、ＬＭＯＳオンの応答ズレをなくし、損失の悪化を防止することができる。

以下、本発明のスイッチングレギュレータの実施例について、図面を用いて説明する。図１は本発明のスイッチングレギュレータのＨＭＯＳオン、ＬＭＯＳオンの応答ズレを計測する場合の全体回路を示す図であり、図に示すように、コイルＬ、コンデンサＣ、Ｃｏ、スイッチング手段としてのＬＭＯＳ、ＨＭＯＳ、ＬＭＯＳ、ＨＭＯＳのスイッチングを制御する制御ＩＣ１、抵抗Ｒ、電圧検出器２、スイッチＳＷ、電圧比較器３、４、タイマ５、６により構成されている。

制御ＩＣ１は、図５の従来の制御ＩＣ２と同様に、電圧比較器２１、２２、フリップフロップ回路、ＭＯＳ駆動用ゲートドライバ回路、オフロジック回路を備えるとともに、ＨＭＯＳオン、ＬＭＯＳオンの応答ズレの検査を行う検査プログラムを備えたマイコン（図示せず）、計測された応答ズレに応じて応答時間を可変する回路（補正手段）を備えている。なお、マイコンがそのズレを検出して補正手段である回路に信号を与え、応答時間を可変させる。
この制御ＩＣ１は、ＨＭＯＳオン、ＬＭＯＳオンの応答ズレ計測時のみスイッチＳＷをオフして抵抗Ｒを挿入し、通常動作時には、スイッチＳＷをオンして抵抗Ｒに電流が流れないように制御し、電圧検出器２は抵抗Ｒに流れる電流を検出して、制御ＩＣ１に入力する。より詳述すると、実際には、図示せぬテストモード信号が制御ＩＣ１に入力されると、制御ＩＣ１よりスイッチＳＷをオフするように制御する。

そして、ＨＭＯＳオン、ＬＭＯＳオンの応答ズレ計測時には、コイルＬとＬＭＯＳとの接続点に、タイマ５、６に信号を出力する電圧比較器３、４が接続される。電圧比較器３は電圧Ｖdsのハイレベル（“Ｈ”）を検出してタイマ５に信号を送り、電圧比較器４は電圧Ｖdsのローレベル（“Ｌ”）を検出してタイマ６に信号を送る。そして、タイマ５は電圧比較器３の信号出力タイミングとＨＭＯＳのオンタイミングとの時間差を計測し、タイマ６は電圧比較器４の信号出力タイミングとＬＭＯＳのオンタイミングとの時間差を計測する。

次に、ＨＭＯＳオン、ＬＭＯＳオンの応答ズレを計測する場合の詳細な作用について、図２の波形図を用いて説明する。
応答ズレ計測時には、まず、電圧比較器３、４、タイマ５、６をスイッチングレギュレータに接続した後、電源電圧を４２Ｖに上げて出力電圧Ｖoutが４２Ｖになるようにした後、電源電圧を通常電圧（１２Ｖ）に下げる。これにより、出力電圧Ｖoutが４２Ｖになるので、簡易的に定常状態とすることができる。
次に、制御ＩＣ１をテストモードに設定すると、制御ＩＣ１はスイッチＳＷをオフし、抵抗Ｒ、電圧検出器２よりなる過電流検知回路が挿入される。

次に、テストモードにより制御ＩＣ１は動作を開始し、ＬＭＯＳをオンさせて（ＨＭＯＳはオフ）、電流ＩＬを上昇させる。過電流検知回路により電流ＩＬが所定の電流値になったことを検知すると、制御ＩＣ１は図２（ａ）に示すように、ＬＭＯＳをオフする（図６（２）と同じ状態）。これにより、コイルＬに逆起電力が発生し、図２（ｃ）に示すように電圧Ｖdsが上昇し、制御ＩＣ１内の電圧比較器２２が電圧Ｖdsのハイレベル（“Ｈ”）を検出すると、制御ＩＣ１内のゲートドライバ回路によりＨＭＯＳがオンされる（図６（３）と同じ状態）。
このとき、タイマ５は、図２（ｄ）に示す、電圧比較器３からの電圧Ｖdsのハイレベル（“Ｈ”）検出信号の出力タイミングとＨＭＯＳのオンタイミングとの時間差Ｔ１を計測することにより、制御ＩＣ内の電圧比較器や最終段のドライバ回路を含めた駆動回路全体のＨＭＯＳオン時の応答ズレを計測する。

一方、ＨＭＯＳがオンされると、コイルＬに流れる電流ＩＬが下降し始め、電圧検出器２からの電圧が０、すなわち、電流ＩＬが０になったことを検知すると、制御ＩＣ１は、図２（ｂ）に示すようにＨＭＯＳをオフする。これにより電圧Ｖdsが下降し始め、制御ＩＣ１内の電圧比較器２１が電圧Ｖdsのローレベル（“Ｌ”）を検出すると、制御ＩＣ１内のゲートドライバ回路によりＬＭＯＳがオンされる。
このとき、タイマ６は、図２（ｅ）に示す、電圧比較器４からの電圧Ｖdsのローレベル（“Ｌ”）検出信号の出力タイミングとＬＭＯＳのオンタイミングとの時間差Ｔ２を計測することにより、制御ＩＣ１内の電圧比較器や最終段のドライバ回路を含めた駆動回路全体のＬＭＯＳオン時の応答ズレを計測する。

以上のようにして求めた応答ズレの計測結果を制御ＩＣ１内のＲＯＭ（図示せず）に書き込んだり、または、ＩＣ内トリミングによるアナログ電圧値によって制御ＩＣ１に入力し、この値によって応答時間可変回路の応答時間を変える。

次に、上記の応答時間可変回路の具体的な実施例について説明する。
図３は電圧比較器の設定電圧を可変する応答時間可変回路（補正手段）の実施例を示す図であり、図３（ａ）に示すように、応答ズレの計測結果（ns）と電圧比較器２１、２２の設定電圧Ｖshの補正値との関係を示す補正テーブルが制御ＩＣ１内のＲＯＭに記憶されており、ＨＭＯＳオンタイミングのズレの計測結果に基づいて対応する補正値を補正テーブルから読み出す。そして、制御ＩＣ１内の電圧Ｖdsのハイレベル（“Ｈ”）を検出する電圧比較器２２の設定電圧を上記の補正値により補正し、また、ＬＭＯＳオンタイミングのズレの計測結果に基づいて制御ＩＣ１内の電圧Ｖdsのローレベル（“Ｌ”）を検出する電圧比較器の設定電圧を上記の補正テーブルにより補正する。そして、図３（ｂ）のように、補正した設定電圧になるようＶshを、ＩＣ内のマイコン等から信号を与えて可変（例えば、スイッチ切替による電圧可変）させる。

例えば、ＨＭＯＳオン時の応答ズレの計測結果が−３ｎｓで、ＨＭＯＳオンに応答遅れが生じている場合には、電圧Ｖdsのハイレベル（“Ｈ”）を検出する電圧比較器２２の設定電圧を１５ｍＶ下げ、ＨＭＯＳが早くオンするように補正する。
これにより、動作遅れを考慮した最適なタイミングでスイッチングレギュレータを動作させることができ、応答ズレによる損失をなくすことができる。

上記の実施例では、電圧比較器２１、２２の設定電圧を可変することにより応答タイミングのズレを補正したが、電圧比較器２１、２２の出力が入力される遅延回路の遅延時間を可変することにより応答タイミングのズレを補正することもでき、以下、遅延回路を使用した応答時間可変回路の実施例について図４により説明する。
図４（ｂ）に示すように、制御ＩＣ１内の電圧Ｖdsのハイレベル（“Ｈ”）、ローレベル（“Ｌ”）を検出する電圧比較器２１、２２の後段にはそれぞれ遅延回路が設けられている。この遅延回路は直列接続された抵抗Ｒ１、Ｒ２、Ｒ３とコンデンサＣ１及び各抵抗に並列に接続されたスイッチＳＷ１、ＳＷ２、ＳＷ３よりなり、スイッチＳＷ１〜ＳＷ３をオープン、ショートさせることにより遅延時間を可変することができる。

そして、図４（ａ）に示すように、応答ズレの計測結果（ns）と遅延回路の抵抗の抵抗値との関係を示す補正テーブルが制御ＩＣ１内のＲＯＭに記憶されており、ＨＭＯＳオンタイミングのズレの計測結果に基づいて対応する抵抗値をテーブルから読み出す。そして、制御ＩＣ１内の電圧Ｖdsのハイレベル（“Ｈ”）を検出する電圧比較器の後段に接続された遅延回路の抵抗値を上記で読み出した抵抗値により決定し、マイコンの信号等によりスイッチＳＷ１〜ＳＷ３を制御することによって応答性のズレを補正する。また、ＬＭＯＳオンタイミングのズレの計測結果に基づいて制御ＩＣ１内の電圧Ｖdsのローレベル（“Ｌ”）を検出する電圧比較器の後段に接続された遅延回路の抵抗値を上記の補正テーブルにより決定し、スイッチＳＷ１〜ＳＷ３を制御することにより応答性のズレを補正する。

すなわち、図４（ａ）に示すように、遅延回路の抵抗値の初期値として、５０ｋΩが設定されており、計測結果に応じてスイッチＳＷ１〜ＳＷ３をオープン、ショートさせることによってテーブルに設定された抵抗とすることにより、最適な遅延時間とすることができる。
例えば、ＬＭＯＳオン時の応答ズレの計測結果が２ｎｓで、ＬＭＯＳオンに応答進みが生じている場合には、電圧Ｖdsのローレベル（“Ｌ”）を検出する電圧比較器に接続されている遅延回路の抵抗値を７０ｋΩとすることにより、ＬＭＯＳが遅くオンするように補正することができる。
これにより、上記と同様に、動作遅れを考慮した最適なタイミングでスイッチングレギュレータを動作させることができ、応答ズレによる損失をなくすことができる。

以上のように、電圧検出に基づくＬＭＯＳオン、ＨＭＯＳオンの応答ズレを計測し、その計測結果に基づいて、例えば、電圧比較器の設定電圧を変化させたり、電圧比較器の出力が入力される遅延回路の遅延時間を初期値から変化させることにより、ＬＭＯＳ、ＨＭＯＳの応答遅れあるいは進みを補正することができ、ＨＭＯＳ、ＬＭＯＳオンの応答ズレが生じなくなるので、損失の悪化を防止することができる

なお、上記の実施例では、ＨＭＯＳオン、ＬＭＯＳオン時の応答ズレを計測する場合に、電圧検出器３、４、タイマ５、６をスイッチングレギュレータに接続するようにしたが、制御ＩＣ１にタイマ等を内蔵させることも可能である。

また、上記の実施例では、抵抗Ｒ、電圧検出器２をスイッチングレギュレータに組み込み、ＨＭＯＳオン、ＬＭＯＳオンの応答ズレを計測する場合に、制御ＩＣ１によりスイッチＳＷを切り替えるようにしたが、抵抗Ｒ、電圧検出器２、スイッチＳＷをスイッチングレギュレータに組み込まず、ＨＭＯＳオン、ＬＭＯＳオンの応答ズレを計測する時に、抵抗Ｒ、電圧検出器２をスイッチングレギュレータに挿入するようにしてもよい。

さらに、上記の実施例では、応答時間可変回路として、設定電圧の可変機能を備えた電圧比較器や遅延時間可変機能を備えた遅延回路の例を説明したが、これらの応答時間可変回路を併用することもでき、また、その他の応答時間可変回路を採用することも可能である。

本発明のスイッチングレギュレータのスイッチングの応答ズレを計測する回路構成を示す図である。スイッチングの応答ズレ計測時の動作波形を示す図である。電圧比較器の設定電圧を可変する応答時間可変回路の実施例を示す図である。遅延回路を使用した応答時間可変回路の実施例を示す図である。従来のスイッチングレギュレータの回路を示す図である。従来のスイッチングレギュレータの動作波形を示す図である。

符号の説明

Ｌコイル
Ｃ、Ｃo コンデンサ
ＬＭＯＳ、ＨＭＯＳＭＯＳＦＥＴ
１制御ＩＣ
２電圧検出器
３、４電圧比較器
５、６タイマ

Claims

コイルと、出力コンデンサと、上記コイルと上記出力コンデンサとの間に接続された第１のスイッチング手段と、上記コイルと上記第１のスイッチング手段との接続点と接地間に接続された第２のスイッチング手段と、上記コイルと上記第２のスイッチング手段の接続点の電圧に基づいて上記第１のスイッチング手段及び第２のスイッチング手段の駆動を制御する制御手段を備えたスイッチングレギュレータにおいて、
上記制御手段が、上記第１及び第２のスイッチング手段の駆動の応答ズレを補正する補正手段を備えていることを特徴とするスイッチングレギュレータ。
請求項１に記載されたスイッチングレギュレータにおいて、
上記補正手段が、設定電圧の可変機能を備えた電圧比較手段よりなることを特徴とするスイッチングレギュレータ。
請求項１に記載されたスイッチングレギュレータにおいて、
上記補正手段が、遅延時間の可変機能を備え、電圧比較手段の出力が入力される遅延手段よりなることを特徴とするスイッチングレギュレータ。