DE102016226001A1 - Steuerschaltung mit einem zweipunktregler zur regelung eines getakteten wandlers - Google Patents

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Thomas Pollischansky
Filippo Branchetti
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Abstract

Die Erfindung betrifft eine Steuerschaltung mit einem Zweipunktregler zur Regelung eines getakteten Wandlers und ein Verfahren zur Regelung eines getakteten Wandlers. Um über einen sehr großen Ausgangsspannungsbereich und einen sehr großen Ausgangsstrombereich ein Zero Voltage Switching und damit eine hohe Effizienz der Wandlerschalter zu ermöglichen, wird vorgeschlagen, die untere Schaltschwelle des Wandlerschalters abhängig von Betriebsparametern des Wandlers festzulegen, und die obere Schaltschwelle abhängig von der gewünschten Wandlerleistung festzulegen. Dabei kann der Strom durch die Wandlerdrossel bei der unteren Schaltschwelle auch negative Werte annehmen.

Description

  • Technisches Gebiet
  • Die Erfindung betrifft eine Steuerschaltung zur Regelung eines getakteten synchron gleichrichtenden Wandlers wie z.B. einen synchron gleichrichtenden Tiefsetzsteller mittels Zweipunktregler und überlagerter Schwellwertregelung
  • Hintergrund
  • Die Erfindung geht aus von einer Steuerschaltung mit einem Zweipunktregler zur Regelung eines getakteten Wandlers nach der Gattung des Hauptanspruchs.
  • 1 zeigt einen bekannten Tiefsetzsteller mit den ebenfalls bekannten Hauptkomponenten. Ein Schalter SO ist in Serie mit einer Freilaufdiode DF geschaltet. Der Verbindungspunkt der Kathode der Freilaufdiode DF und des Schalters TO ist mit einer Drossel L verbunden. Der andere Anschluss der Drossel L ist mit einem Filterkondensator C_filter verbunden. Das andere Ende des Filterkondensators C_filter und die Anode der Diode DF sind mit Masse verbunden.
  • Der andere Anschluss des Schalters SO ist zusammen mit der Masse der Eingang des Tiefsetzstellers. Der Ausgang des Tiefsetzstellers ist parallel zum Filterkondensator C_filter.
  • Solche Tiefsetzsteller sind weitverbreitet und arbeiten zufriedenstellend. Allerdings ist bei niedrigen Ausgangsspannungen kein Betrieb mit Zero Voltage Switching mehr möglich. Dadurch wird der Schalter SO sehr heiß und muss entsprechend größer dimensioniert werden.
  • 2 zeigt einige relevante Signale des bekannten Tiefsetzstellers. Der Strom IL ist der Strom durch die Induktivität L. Es ist gut zu sehen, dass der Wandler hier im Betrieb an der Lückgrenze, auch als „transition mode“ bezeichnet, arbeitet. Bei eingeschaltetem Schalter steigt der Strom aufgrund der Aufmagnetisierung der Drossel stark an, bis er bei einem bestimmten Maximalstrom abgeschaltet wird. Danach wird die Wandlerdrossel wieder abmagnetisiert, was bei geringer Spannung wesentlich länger als das Aufmagnetisieren dauert. Der Strom fließt hierbei durch die Freilaufdiode DF. Es ist gut zu sehen, dass der Transistor wieder eingeschaltet wird, sobald der Strom durch die Freilaufdiode auf den Wert 0A abgeklungen ist. Damit arbeitet der Wandler im Betrieb an der Lückgrenze. Bei Eingangsspannungen über 200V ist dieser Betriebsmodus ein günstiger Kompromiss aus guter Effizienz, guter Leistungsdichte und Kosten. Jedoch ist bei kleineren Ausgangsspannungen kein verlustarmes Schalten mehr möglich, wie anhand des zeitlichen Verlaufes von UM in 2 gut zu sehen ist. Der natürliche Umschwingvorgang der Spannung UM am Halbbrückenmittelpunkt erreicht nur einen Bruchteil der Eingangsspannung. Der erreichbare Wert beträgt das Zweifache der Ausgangsspannung, bzw. bei Berücksichtigung der realen Sperrverzugsladung der Diode auch geringfügig mehr.
  • Der verbleibende Spannungshub muss durch verlustbehaftetes hartes Einschalten des MOS-FETs erreicht werden. Dies ist an dem erst flachen Anstieg der Spannung UM am Halbbrückenmittelpunkt zu sehen. Die Spannung UG zeigt im Vergleich die Gate-Source-Spannung des Transistors SO. Zum Zeitpunkt an dem UM das Maximum seines natürlichen Umschwingvorganges erreicht, wird der Transistor SO eingeschaltet.
  • Somit ist das bekannte Regelschema für getaktete Wandler mit sehr großem Ausgangsspannungsbereich bei gleichzeitig sehr großem Ausgangsstrombereich bei einigen Betriebszuständen mit hohen Verlusten verbunden, vor allem bei sehr kleiner Ausgangsspannung und/oder bei sehr kleinem Ausgangsstrom.
  • Ein weiterer Nachteil harter Schaltvorgänge ist die schlechte elektromagnetische Verträglichkeit bei höheren Frequenzen über 10MHz und eine nur bedingt mögliche Miniaturisierung aufgrund obiger Nachteile.
  • Aufgabe
  • Es ist Aufgabe der Erfindung, eine Steuerschaltung für einen getakteten Wandler anzugeben, die einen großen Ausgangsspannungsbereich und gleichzeitig einen großen Ausgangsstrombereich des Wandlers bei gleichzeitig niedrigen Verlusten zulässt.
  • Darstellung der Erfindung
  • Die Lösung der Aufgabe erfolgt erfindungsgemäß mit einer Steuerschaltung mit einem Zweipunktregler zur Regelung eines getakteten Wandlers aufweisend eine obere Schwelle welche den Ausschaltzeitpunkt eines ersten Wandlertransistors des getakteten Wandlers kennzeichnet, eine untere Schwelle welche den Ausschaltzeitpunkt eines zweiten Wandlertransistors des getakteten Wandlers kennzeichnet, wobei die untere Schwelle abhängig von einer Ausgangsspannung oder abhängig von einem Ausgangsstrom des getakteten Wandlers so eingestellt wird, dass bestimmte Betriebsparameter des getakteten Wandlers erfüllt sind, und wobei die obere Schwelle so eingestellt wird, dass der Ausgangsstrom des getakteten Wandlers einem vorbestimmten Ausgangsstrom des getakteten Wandlers entspricht, wobei sich die Schwellen aus Betriebsparametern des getakteten Wandlers und aus unvermeidbaren Verzögerungszeiten realer Bauteile ergeben, wobei die untere Schwelle mittels eines Stroms durch eine Wandlerdrossel des getakteten Wandlers bestimmt wird und der Strom durch die Wandlerdrossel zum Schaltzeitpunkt negativ ist.
  • Bestimmte Betriebsparameter des getakteten Wandlers können zum Beispiel ein günstiges Schaltverhalten sein, insbesondere ein Spannungsfreies Schalten des Wandlertransistors (sogenanntes Zero Voltage Switching, ZVS). Dieses wird bei kleinen Strömen erst nach einer bestimmten Zeit nach einem Nulldurchgang des Stromes durch die Wandlerdrossel erreicht. Dieser Betriebsmodus eines getakteten Wandlers wird auch als „forced continous conduction mode“ bezeichnet.
  • Unvermeidbare Verzögerungszeiten realer Bauteile sind z.B. die Verzögerungszeiten von Operationsverstärkern, Komparatoren oder logischen Gattern wie Flip-Flops.
  • Mit negativem Strom ist der Strom durch die Wandlerdrossel gemeint, der diese nach einem Umschwingen nach dem Abmagnetisieren wieder negativ aufmagnetisiert.
  • Mit solch einer Betriebsweise des getakteten Wandlers kann vorteilhaft ein sehr großer Ausgangsspannungsbereich bei gleichzeitig sehr großem Ausgangsstrombereich bei gleichzeitig niedrigen Verlusten erreicht werden.
  • In einer besonders bevorzugten Ausführungsform ist die untere Schwelle abhängig von der Ausgangsspannung. Damit wird über einen sehr großen Ausgangsspannungsbereich, insbesondere bei sehr kleinen Ausgangsspannungen, ein vorteilhaftes spannungsfreies Schalten (Zero Voltage Switching) des Wandlertransistors erreicht.
  • In einer anderen bevorzugten Ausführungsform ist die untere Schwelle aufgrund eines Verhältnisses einer Eingangsspannung des getakteten Wandlers zu einer Ausgangsspannung des getakteten Wandlers festgelegt. Dies kann Verluste bei großen Verhältnissen von Eingangsspannung zu Ausgangsspannung vorteilhaft reduzieren.
  • In einer weiteren bevorzugten Ausführungsform ist die untere Schwelle bei niedriger Ausgangsspannung niedriger festgelegt als bei höherer Ausgangsspannung. Diese Maßnahme stellt ein vorteilhaftes spannungsfreies Schalten der Wandlertransistoren auch bei sehr kleinen Ausgangsspannungen sicher.
  • In einer weiteren vorteilhaften Ausführungsform ist die untere Schwelle bei niedrigerem Ausgangsstrom niedriger festgelegt als bei höherem Ausgangsstrom. Diese Maßnahme stellt ein spannungsfreies Schalten der Wandlertransistoren auch bei sehr niedrigen Ausgangsströmen sicher.
  • Natürlich können die beschriebenen Maßnahmen auch in einer besonders bevorzugten Ausführungsform gemischt werden, so dass ein spannungsfreies Schalten der Wandlertransistoren bei allen Ausgangsspannungen und Ausgangsströmen sichergestellt wird.
  • In einer anderen Ausführungsform ist die untere Schwelle anhand der Ausgangsleistung und/oder der Eingangsspannung des getakteten Wandlers festgelegt. Diese Maßnahme ermöglicht ein vorteilhaftes spannungsfreies Schalten der Wandlertransistoren in einem noch größeren Betriebsbereich des getakteten Wandlers.
  • In einer bevorzugten Ausführungsform ist die obere Schwelle anhand des Sollwerts des Ausgangsstroms des getakteten Wandlers und anhand der unteren Schwelle festgelegt. Dies stellt vorteilhaft einen Betrieb mit sehr genauer Regelung auf den vorbestimmten Ausgangsstrom des getakteten Wandlers sicher.
  • Weitere vorteilhafte Weiterbildungen und Ausgestaltungen der erfindungsgemäßen Steuerschaltung ergeben sich aus weiteren abhängigen Ansprüchen und aus der folgenden Beschreibung.
  • Figurenliste
  • Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich anhand der nachfolgenden Beschreibung von Ausführungsbeispielen sowie anhand der Zeichnungen, in welchen gleiche oder funktionsgleiche Elemente mit identischen Bezugszeichen versehen sind. Dabei zeigen:
    • 1 Ein schematisches Schaltbild eines bekannten Tiefsetzstellers gemäß dem Stand der Technik
    • 2 Ein Timingdiagramm des bekannten Tiefsetzstellers
    • 3 Ein schematisches Schaltbild eines bekannten synchron gleichrichtenden Tiefsetzstellers
    • 4 Ein Timingdiagramm des bekannten synchron gleichrichtenden Tiefsetzstellers
    • 5 Ein Blockdiagramm einer Ausführungsform des Zweipunktreglers,
    • 6 Ein Timingdiagramm des Zweipunktreglers
    • 7 Eine erste analoge Ausführungsform eines synchron gleichrichtenden Tiefsetzstellers mit einer Ausführungsform des Zweipunktreglers
    • 8 Eine zweite digitale Ausführungsform des synchron gleichrichtenden Tiefsetzstellers mit einer Ausführungsform des Zweipunktreglers
  • Bevorzugte Ausführung der Erfindung
  • 3 zeigt ein schematisches Schaltbild eines bekannten synchron gleichrichtenden Tiefsetzstellers. Der wesentliche Unterschied zu der Eingangs in 1 erklärten Topologie ist der Ersatz der Wandlerdiode DF durch einen unteren Transistor SU. Damit entsteht eine Halbbrückenstruktur, wobei die Halbbrücke parallel zum Eingang des Wandlers geschaltet ist. Der positive Eingang ist auf einem DC-Potential von etwa 400V, der negative Eingang ist ein Bezugspotential. Die Wandlerdrossel L ist an den Halbbrückenmittelpunkt HSS angeschlossen, der andere Anschluss der Wandlerdrossel L bildet zusammen mit dem Bezugspotential den Ausgang LED+/LED- des Wandlers. Parallel zum Ausgang LED+/LED- des Wandlers ist ein Filterkondensator C_filter geschaltet.
  • Die beiden Halbbrückentransistoren SO und SU werden nun angesteuert, wie in 4 gezeigt. 4 zeigt ein Timingdiagramm des bekannten synchron gleichrichtenden Tiefsetzstellers Die Spannung UGO ist die Spannung am Gate des oberen Transistors SO, die Spannung UGU die Spannung am Gate des unteren Transistors SU.
  • Anhand des Stromes IL durch die Drossel L ist der Unterschied zum bekannten Wandler gut zu erkennen: Hier arbeitet der Wandler nicht im Betrieb an der Lückgrenze, sondern im nichtlückenden Betrieb und zwar derart, dass der Transistor erst bei einem negativen Drosselstrom abgeschaltet wird, in vorliegender Ausführungsform bei etwa -0,5A. Wie in dem Diagramm gut zu erkennen ist wird die Drossel L bei eingeschaltetem Wandlertransistor SO (Signal UGO ist high) aufmagnetisiert und nach dem Abschalten des Wandlertransistors SO wieder abmagnetisiert. Während dieser Zeit fließt immer ein positiver Drosselstrom IL. Nach einer langen Abmagnetisierungszeit wird der Strom zu Null und dann negativ. Dies deswegen, weil der untere Transistor eingeschaltet bleibt und somit weiterhin ein Strompfad vorhanden ist. Der Strom durch die Wandlerdrossel IL wird also in diesem Zeitbereich negativ, bis der untere Transistor SU ausgeschaltet wird. Dies hat zur Folge, dass der Transistor auch bei sehr geringen Lasten mit geringen Schaltverlusten geschaltet werden kann, wie in 4 zu sehen ist.
  • An dem Timingdiagramm ist ebenfalls gut zu erkennen, dass zwischen dem Ausschalten des oberen Transistors SO und dem Einschalten des unteren Transistors SU eine Totzeit vorgesehen ist, während dieser der Umschwingvorgang der Halbbrücke stattfindet. Die Spannung über dem jeweiligen Schalter ist im Moment des Aus- bzw. Einschaltvorganges praktisch Null (Zero Voltage Switching - ZVS). Diese Totzeit ist natürlich ebenfalls zwischen dem Ausschalten des unteren Transistors und Einschalten des oberen Transistors vorgesehen.
  • 5 zeigt nun ein Blockdiagramm einer Ausführungsform des Zweipunktreglers, der obigen synchron gleichrichtenden Tiefsetzsteller verlustarm und mit optimaler Leistung in der oben beschriebenen Weise betreiben kann.
  • Der Strom ILED eines getakteten Wandlers wird von einer Strommesseinheit 514 gemessen und über einem ersten Filter 515 einer Vergleichseinheit 517 zugeführt. In den anderen Eingang der Vergleichseinheit 517 wird ein dem gewünschten Ausgangsstrom entsprechendes Spannungssignal URef über einen zweiten Filter 516 eingegeben. Das Ergebnis wird einem Regelverstärker 511 zugeführt, der daraus die obere Schwelle, bedeutet den Ausschaltzeitpunkt eines ersten Wandlerschalters eines getakteten Wandlers 512 bestimmt und diesem zuführt. Die untere Schwelle, also der Ausschaltzeitpunkt eines zweiten Wandlerschalters, wird vom Modul 513 bestimmt, welches hierzu die Leistung P und/oder das dem gewünschten Ausgangsstrom entsprechendes Spannungssignal URef und/oder die Ausgangsspannung UA des getakteten Wandlers heranzieht. Der Ausgangsstrom ILED des getakteten Wandlers 512 wird wiederum von der Strommesseinheit 514 gemessen, wodurch eine Regelschleife etabliert wird.
  • Diese Regelung stellt einerseits eine genaue Einstellung des gewünschten Ausgangsstroms ILED sicher, berücksichtigt dabei aber ebenfalls die Charakteristik des getakteten Wandlers über das Modul 513. Je nach den aktuell herangezogenen Parametern des getakteten Wandlers wird der Zeitpunkt des Einschaltens des ersten Schalters des getakteten Wandlers nach Einhaltung einer Totzeit zur Vermeidung von Kurzschlüssen in der Transistorbrücke bestimmt. Ziel der Optimierung ist es, ein günstigeres Schaltverhalten des Wandlertransistors des getakteten Wandlers über einen weiten Ausgangsspannungsbereich zu ermöglichen und zusätzlich den Ausgangsstrom über einen weiten Bereich einstellen zu können. Bei kleinen Ausgangsströmen des getakteten Wandlers kann z.B. die untere Schwelle niedriger liegen als bei größeren Ausgangsströmen. Dadurch kann die Frequenz bei kleineren Strömen reduziert werden. Bei hohen Ausgangsströmen wird eine höhere untere Schwelle gewählt, um Verluste in den Bauteilen durch zusätzliche Blindströme zu verhindern. Durch den negativen Strom in der Wandlerdrossel des getakteten Wandlers entstehen nämlich Blindströme im getakteten Wandler, die es zu beachten gilt. Diese sind bei kleinen Strömen, im Gegensatz zu den Schaltverlusten und den Ansteuerverlusten, die sich durch zu hohe Schaltfrequenzen ergeben würden thermisch unkritisch.
  • Bei kleinen Ausgangsspannungen kann die untere Schaltschwelle ebenfalls niedriger liegen als bei größeren Ausgangsspannungen. Bei kleiner Ausgangsspannung des getakteten Wandlers wird die untere Schwelle bei einem niedrigeren Wert festgelegt und dadurch für die Freilaufphase mehr Energie in der Drossel bereitgestellt, um den Wandlertransistor spannungsfrei schalten zu können.
  • Weitere Parameter für die Festlegung der unteren Schwelle können beispielsweise die Leistung und die Eingangsspannung sein. Die obere Schwelle wird jeweils durch den Regelverstärker 511 angepasst, um sowohl die Änderung der unteren Schwelle auszugleichen als auch den Ausgangsstrom des getakteten Wandlers beim Sollwert gemäß der Spannung URef zu halten.
  • 6 zeigt ein Timingdiagramm des Zweipunktreglers welcher einen getakteten Wandler wie den in 3 diskutierten synchron gleichrichtenden Tiefsetzsteller ansteuert. Das Diagramm ist daher ähnlich zu dem in 4. Das Signal 530 zeigt den Strom durch die Wandlerdrossel L mit der unteren Schwelle 522 und der oberen Schwelle 521, welche den (nach der Totzeit aktiven) Einschaltzeitpunkt und den Ausschaltzeitpunkt des oberen Wandlertransistors UGO kennzeichnen.
  • Dazu ist das Ansteuersignal des oberen Wandlertransistors UGO und das Ansteuersignal des unteren gleichrichtenden Transistors UGU angetragen. Wichtig ist hier gegenüber einer bekannten Wandlerregelung, dass der Strom durch die Wandlerdrossel auch negative Werte annehmen kann, um die Transistoren im getakteten Wandler immer mit Zero Voltage Switching (ZVS) ansteuern zu können. Dies wird wie eingangs schon erwähnt als Forced Continous Conduction Mode (FCCM) bezeichnet.
  • Neu ist hier die Kombination eines Zweipunktreglers mit einem zusätzlichen Regler, der die obere Schwelle des Zweipunktreglers so vorgibt, dass der gewünschte Ausgangsstrom und FCCM-Betrieb über sehr große Bereiche der Ausgangsspannung und des Ausgangsstromes erreicht werden können.
  • Das Regelprinzip ist selbstverständlich nicht auf einen synchron gleichrichtenden Tiefsetzsteller beschränkt, es sind ebenfalls Ausführungsformen mit einem Flyback-Wandler vorstellbar.
  • 7 zeigt nun ein schematisches Schaltbild einer ersten Ausführungsform des synchron gleichrichtenden Tiefsetzstellers. Der Wandler wird mit dem oben dargelegten Zweipunktregler betrieben, wobei der Ausschaltzeitpunkt des unteren Transistors SU bei etwa -0,5A Drosselstrom vorgegeben ist, und der Ausschaltzeitpunkt des oberen Transistors zum Zwecke der Stromregelung von angeschlossenen LEDs variabel ist. Der Ausschaltzeitpunkt des oberen Schalters bestimmt den Maximalstrom durch den Schalter und die Wandlerdrossel. Dieser muss so bemessen werden dass der mittlere Strom durch die Drossel dem vorgegebenen Strom durch die LEDs entspricht. Der Filterkondensator am Ausgang verfälscht theoretisch die Korrelation zwischen dem Strom IL durch die Wandlerdrossel und dem Ausgangsstrom ILED, jedoch ist dieser Fehler im eingeschwungenen Zustand Null, da der Kondensator keinen Gleichstrompfad bietet.
  • Der Strom ILED durch die LEDs 5 wird mit zwei Messwiderständen RS1 und RS2 erfasst, wobei RS1 optional ist Die Spannung über beiden Messwiderständen RS1 und RS2 wird einem Differenzverstärker 13 mit der Übertragungsfunktion H(s) zugeführt, der die Differenz aus Sollwert US und dem durch RS1 & RS2 bereitgestellten Istwert verstärkt Der Ausgang des Differenzverstärkers 13 gibt den Schwellwert für den Maximalstrom durch die Wandlerdrossel L vor. Die Übertragungsfunktion H(s) muss so bemessen sein, dass der Regelkreis regelungstechnisch stabil ist. Das Ausgangssignal des Differenzverstärkers 13 mit Übertragungsfunktion wird dem negativen Eingang eines ersten Komparators 14 zugeführt. Dem positiven Eingang wird die über dem Widerstand RS2 abfallende Spannung zugeführt, die den aktuellen Strom durch die LEDs 5 widerspiegelt. Der Ausgang des ersten Komparators 14 wird einem Rücksetzeingang R eines Flip-Flops 16 zugeführt. Die über dem Widerstand RS2 abfallende Spannung wird ebenfalls einem negativen Eingang eines zweiten Komparators 15 zugeführt. Der positive Eingang des zweiten Komparators 15 ist mit einer Referenzspannung verbunden, die ein Maß für die Ausschaltschwelle des unteren Transistors SU ist. Über diese Spannung kann das Ausschalten des unteren Transistors SU bei einem bestimmten negativen Drosselstrom wie oben beschrieben eingestellt werden.
  • Die Halbbrücken Treiberschaltung 17 stellt sicher, dass eine bestimmte Totzeit zwischen den Schaltvorgängen des oberen und unteren Transistors eingehalten wird, so dass kein Kurzschlussstrom durch die Halbbrücke entstehen kann und zudem das vollständige Umschwingen der Halbbrücke erfolgt ist bevor der jeweilige Transistor wieder eingeschaltet wird.
  • Die Logik im Halbbrückentreiber ist wie folgt:
  • Springt das Ausgangssignal Q des Flip-Flops 16 auf high, wird schnellstmöglich der untere Transistor SU ausgeschaltet. Dann folgt die Totzeit, während der beide Transistoren ausgeschaltet sind. Nach Ablauf der Totzeit wird der obere Transistor SO eingeschaltet. Springt das Ausgangssignal Q des Flip-Flops zurück auf low, wird schnellstmöglich der obere Transistor SO ausgeschaltet. Dann folgt wieder die Totzeit, während der beide Transistoren ausgeschaltet sind. Nach Ablauf der Totzeit wird der untere Transistor SU eingeschaltet.
  • Die Funktion der Gesamtschaltung ist folgendermaßen: Durch die Verstärkung der Regelabweichung mittels Differenzverstärker 13 mit der Übertragungsfunktion H(s) wird der Schwellwert für den Komparator 14 erzeugt. Der Komparator 14 vergleicht den aktuellen Stromwert mit dem Schwellwert. Dies führt zu einer Abschaltschwelle des oberen Transistors, die dem gewünschten Stromwert durch die LEDs entspricht. Wenn der aktuelle Stromwert den vorgegebenen Sollwert übersteigt, geht der Ausgang des ersten Komparators 14 auf High und setzt das Flip-Flop 16 zurück. Der obere Transistor wird nun ausgeschaltet. Der Strom fließt nun von der Wandlerdrossel L durch die LEDs 5 über die parasitäre Ausgangskapazität der Halbbrücke zurück zur Wandlerdrossel L und die Halbbrückenspannung UM schwingt auf null. Dann kommutiert der Strom auf die Freilaufdiode des unteren Transistors SU. Kurz darauf ist die Totzeitabgelaufen und der untere Transistor SU wird eingeschaltet.
  • Der aktuelle Stromwert wird in den negativen Eingang des zweiten Komparators 15 eingegeben. In den positiven Eingang wird der minimale Stromwert Imin als Spannung eingegeben, bei dem der untere Transistor wieder ausschalten soll. Wenn der minimale Stromwert erreicht ist schaltet der Ausgang des zweiten Komparators 15 auf High und setzt das Flip-Flop erneut. Dies schaltet den unteren Transistor aus. Der Strom fließt nun von der Drossel in die parasitäre Ausgangskapazität der Halbbrücke und die Spannung UM schwingt hoch bis auf den Wert der Eingangsspannung UE. Dann kommutiert der Strom auf die Freilaufdiode des oberen Transistors SO. Kurz darauf ist die Totzeit abgelaufen und der obere Transistor SO wird eingeschaltet. Sobald der Strom durch die Wandlerdrossel L den Spitzenwert erreicht hat schaltet der obere Transistor SO wieder aus und der Zyklus wiederholt sich.
  • Parallel zu der parasitären Ausgangskapazität der Halbbrücken können auch zusätzliche Kapazitäten in Form von Kondensatoren angeordnet werden. Diese werden typischerweise an einem oder beiden MOS-FETs, jeweils zwischen Drain und Source, angeschlossen. Häufig wird diesen Kondensatoren auch ein Widerstand in Serie geschaltet. Diese Snubber genannten Schaltungen können die Schaltverluste in den MOS-FETs weiter reduzieren.
  • 8 zeigt eine zweite Ausführungsform des synchron gleichrichtenden Tiefsetzstellers. Die zweite Ausführungsform des Wandlers ist eine digitale Ausführungsform mit einem Mikrokontroller.
  • Die zweite Ausführungsform ist schaltungstechnisch ähnlich zur ersten Ausführungsform, so dass im Folgenden lediglich die Unterschiede zur ersten Ausführungsform beschrieben werden.
  • In der zweiten Ausführungsform wird das Flip-Flop 16 durch einen Mikrokontroller 3 ersetzt, der weitergehende Regelmechanismen implementiert hat. Die Ein-und Ausschaltschwellen werden wie bei der analogen Version durch die ersten und zweiten Komparatoren 14 und 15 an den Mikrokontroller gemeldet, jedoch reagiert der Mikrokontroller nicht wie ein Flip-Flop sondern implementiert eine digitale Regelstrecke und ermöglicht z.B. durch zusätzliche zielgerichtete Verzögerungszeiten eine flexible Einstellung der Betriebsparameter des getakteten Wandlers.
  • Der Ausschaltzeitpunkt des unteren Schalters ist in einer Ausgestaltung abhängig von der Spannung der LED-Kette 5 und wird vom Mikrokontroller umso später gewählt, je kleiner die Spannung der LED-Kette 5 ist, um ein möglichst verlustarmes Schalten zu ermöglichen.
  • Als Faustregel gilt also je kleiner die Spannung der LED-Kette 5 ist umso größer ist dem Betrag nach die negative Schwelle des Stromes durch die Wandlerdrossel L. Bei höheren Ausgangsspannungen kann diese Schwelle dem Betrag nach reduziert werden, theoretisch bis zu einer Schwelle 0, die wiederum dem Betrieb an der Lückgrenze (transition mode) entsprechen würde.
  • Diese unterschiedlichen ausgangsspannungsabhängigen Schaltzeitpunkte sind im Mikrokontroller hinterlegt. Alternativ kann natürlich auch der Schwellwert des Komparators 15 abhängig von der Ausgangsspannung verändert werden. Zudem können Schwellwert und Verzögerungszeiten abhängig von beliebigen Parametern verändert werden. Der Mikrokontroller steuert dann den Halbbrückentreiber 17 entsprechend an, um einen möglichst verlustarmen Betrieb des Wandlers bei gleichzeitig maximaler Genauigkeit des Ausgangsstromes zu erreichen.
  • Bezugszeichenliste
    • 1
    Schaltungsanordnung
    3
    Mikrokontroller
    5
    LEDs
    13
    Differenzverstärker
    14
    erster Komparator
    15
    zweiter Komparator
    16
    Flip-Flop
    17
    Halbbrückentreiber
    18
    Komparator
    511
    Regler
    512
    getakteter Wandler
    513
    Modul zur Bestimmung des Einschaltzeitpunktes
    514
    Strommesseinrichtung
    515
    Filter
    516
    Filter
    517
    Vergleichseinrichtung
    SO
    Oberer Schalttransistor
    SU
    Unterer Schalttransistor
    L
    Wandlerdrossel
    Cfilter
    Filterkondensator
    RS
    Shunt
    RS1
    Shunt
    RS2
    Shunt

Claims (8)

  1. Steuerschaltung mit einem Zweipunktregler zur Regelung eines getakteten Wandlers aufweisend - eine obere Schwelle (521) welche den Ausschaltzeitpunkt eines ersten Wandlertransistors (UGO) des getakteten Wandlers kennzeichnet, - eine untere Schwelle (522) welche den Ausschaltzeitpunkt eines zweiten Wandlertransistors (UGU) des getakteten Wandlers kennzeichnet, - wobei die untere Schwelle abhängig von einer Ausgangsspannung (UA) oder abhängig von einem Ausgangsstrom (ILED) des getakteten Wandlers so eingestellt wird, dass bestimmte Betriebsparameter des getakteten Wandlers erfüllt sind, und - wobei die obere Schwelle (521) so eingestellt wird, dass der Ausgangsstrom (ILED) des getakteten Wandlers einem vorbestimmten Ausgangsstrom des getakteten Wandlers entspricht, - wobei sich die untere Schwelle (522) und die obere Schwelle (521) aus Betriebsparametern des getakteten Wandlers und aus unvermeidbaren Verzögerungszeiten realer Bauteile ergeben, -wobei die untere Schwelle (522) mittels eines Stroms (IL) durch eine Wandlerdrossel (L) des getakteten Wandlers bestimmt wird und der Strom (IL) durch die Wandlerdrossel (L) zum Ausschaltzeitpunkt des zweiten Wandlertransistors (UGU) negativ ist.
  2. Steuerschaltung mit einem Zweipunktregler gemäß Anspruch 1, dadurch gekennzeichnet, dass die untere Schwelle (522) abhängig von der Ausgangsspannung (UA) des getakteten Wandlers ist.
  3. Steuerschaltung mit einem Zweipunktregler gemäß Anspruch 1, dadurch gekennzeichnet, dass die untere Schwelle (522) aufgrund eines Verhältnisses einer Eingangsspannung (UE) des getakteten Wandlers zu einer Ausgangsspannung (UA) des getakteten Wandlers festgelegt ist.
  4. Steuerschaltung mit einem Zweipunktregler gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die untere Schwelle (522) bei niedriger Ausgangsspannung (UA) niedriger festgelegt ist als bei höherer Ausgangsspannung (UA).
  5. Steuerschaltung mit einem Zweipunktregler gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die untere Schwelle (522) bei niedrigerem Ausgangsstrom (IL) niedriger festgelegt ist als bei höherem Ausgangsstrom (IL)
  6. Steuerschaltung mit einem Zweipunktregler gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die untere Schwelle (522) anhand der Ausgangsleistung und/oder der Eingangsspannung (UE) des getakteten Wandlers festgelegt ist.
  7. Steuerschaltung mit einem Zweipunktregler gemäß Anspruch 1, dadurch gekennzeichnet, dass die obere Schwelle (521) anhand des Sollwerts des Ausgangsstroms (ILED) des getakteten Wandlers und anhand der unteren Schwelle festgelegt (522) ist.
  8. Verfahren zur Regelung eines getakteten Wandlers mit folgenden Schritten: - Ausschalten eines ersten Wandlertransistors (UGO) des getakteten Wandlers bei einer oberen Schwelle (521), - Ausschalten eines zweiten Wandlertransistors (UGU) des getakteten Wandlers bei einer untere Schwelle (522), - Einstellen der untere Schwelle abhängig von einer Ausgangsspannung (UA) oder abhängig von einem Ausgangsstrom (ILED) des getakteten Wandlers so, dass bestimmte Betriebsparameter des getakteten Wandlers erfüllt sind, und - Einstellen der oberen Schwelle (521) so, dass der Ausgangsstrom (ILED) des getakteten Wandlers einem vorbestimmten Ausgangsstrom des getakteten Wandlers entspricht, - wobei sich die untere Schwelle und die obere Schwelle aus Betriebsparametern des getakteten Wandlers und aus unvermeidbaren Verzögerungszeiten realer Bauteile ergeben, -wobei die untere Schwelle (522) mittels eines Stroms (IL) durch eine Wandlerdrossel (L) des getakteten Wandlers bestimmt wird und der Strom (IL) durch die Wandlerdrossel (L) zum Ausschaltzeitpunkt des zweiten Wandlertransistors (UGU) negativ ist.
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