JPH09261950A - パルス制御回路及び同期整流回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来の同期整流回路におけるコントロール集
積回路に代えて用いることができる安価な回路構成のパ
ルス制御回路及びこれを用いた同期整流回路を提供す
る。 【解決手段】 同期整流回路における第１及び第２のス
イッチング素子２４，２５のオン・オフ切り替えを制御
する制御部を、汎用のパルス幅変調回路２８、パルス制
御回路２９及びドライブ回路３０，３１によって構成
し、さらにパルス制御回路２９を、比較器Ａ１，Ａ２
と、比較器Ａ１の入力側とパルス幅変調回路２８の出力
端子の間に、この出力端子側をアノードとして接続され
たダイオードＤ１と、比較器Ａ２の入力側とパルス幅変
調回路２８の出力端子の間に、この出力端子側をカソー
ドとして接続されたダイオードＤ２と、ダイオードＤ１
に並列接続された抵抗器Ｒ２と、ダイオードＤ２に並列
接続された抵抗器Ｄ３と、ダイオードＤ１のカソードと
接地間に接続されたコンデンサＣ１と、ダイオードＤ２
のアノードと接地間に接続されたコンデンサＣ２とから
構成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、電圧が変動する直
流電源から定電圧の直流電源を生成する同期整流回路に
関し、特にこれに用いられるパルス制御回路及びこれを
用いた同期整流回路に関するものである。

【０００２】

【従来の技術】従来、ＤＣ／ＤＣコンバータ等において
は、効率を改善する手段の一つとして同期整流回路が用
いられている。

【０００３】このような同期整流回路は、例えば図２に
示すように、入力端子１１ａから入力された入力電圧Ｖ
inを平滑リアクトル１２を介して出力端子１１ｂに出力
する第１のスイッチング素子１３と、出力端子１１ｂと
接地間に接続された平滑コンデンサ１４と、平滑リアク
トル１２と平滑コンデンサ１４の直列回路に対して並列
に且つ平滑リアクトル１２１の電流を維持する極性に接
続された転流ダイオード１５と、転流ダイオード１５と
並列に且つ転流ダイオード１５と同じ通電極性に接続さ
れた第２のスイッチング素子１６と、入力端子１１ａと
接地間に接続された平滑コンデンサ１７と、コントロー
ル集積回路１８とから構成される。

【０００４】また、コントロール集積回路１８は、出力
端子１１ｂからの出力電圧Ｖoutを監視し、この出力電
圧Ｖoutが一定値となるように、第１及び第２のスイッ
チング素子１３，１６をオン・オフする。このとき、第
１のスイッチング素子１３がオンのとき第２のスイッチ
ング素子１６がオフとなるように制御する。

【０００５】前述の構成よりなる同期整流回路によれ
ば、第１のスイッチング素子１３がオンのときは、入力
端子１１ａに入力された電圧Ｖinが平滑リアクトル１２
及び平滑コンデンサ１４によって平滑され出力端子１１
ｂに出力される。また、第１のスイッチング素子１３が
オフのときは第２のスイッチング素子１６がオンとさ
れ、平滑リアクトル１２の電流は転流ダイオード１５及
び第２のスイッチング素子１６によって維持され、一定
の電圧が出力端子１１ｂに出力される。

【０００６】このとき、コントロール集積回路１８で
は、出力端子電圧Ｖoutの変化に応じて第１及び第２の
スイッチング素子１３，１６のオン・オフを制御するパ
ルス信号のパルス幅を変化させ、出力端子電圧Ｖoutが
一定となるように帰還制御を行う。

【０００７】さらに、コントロール集積回路１８は、第
１及び第２のスイッチング素子１３，１６が同時にオン
するクロスカレントを防止するため、図３に示すよう
に、第１或いは第２のスイッチング１３，１６がオンか
らオフ状態に移行した後、所定のデッドタイムｔ_DETを
設定し、このデッドタイムｔ_DET経過後に、第２或いは
第１のスイッチング素子１６，１３をオン状態としてい
る。

【０００８】これにより、出力端子１１ｂに接続された
負荷（図示せず）への供給電流が大きい重負荷のときに
も、第１のスイッチング素子１３がオフのとき、平滑リ
アクトル１２に蓄えられたエネルギーは、第２のスイッ
チング素子１６を介して放出されるので、転流ダイオー
ド１５による順方向電圧損失を生ずることが無く、効率
の良い同期整流を行うことができる。

【０００９】

【発明が解決しようとする課題】しかしながら、前述し
た従来の同期整流回路においては、高価なコントロール
集積回路１８を使用しているためコスト高になってい
た。

【００１０】本発明の目的は上記の問題点に鑑み、従来
の同期整流回路におけるコントロール集積回路に代えて
用いることができる安価な回路構成のパルス制御回路及
びこれを用いた同期整流回路を提供することにある。

【００１１】

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、入力端子より所定のパルス
幅を有する矩形波状の基準パルス信号を入力し、該基準
パルス信号より所定時間遅延した第１のパルス幅を有す
る矩形波状の第１のパルス信号を第１の出力端子から出
力すると共に、該第１のパルス信号のパルス幅内に存在
し、前記第１のパルス幅よりも小さい第２のパルス幅を
有し、先端部及び後端部が前記第１のパルス信号の先端
部及び後端部との間に所定の時間間隔をあけて形成され
ている矩形波状の第２のパルス信号を第２の出力端子よ
り出力するパルス制御回路であって、入力された電圧レ
ベルと基準電圧レベルとの比較結果に基づいて出力電圧
を二値的に変化させて前記第１の出力端子に出力する第
１の比較器と、入力された電圧レベルと基準電圧レベル
との比較結果に基づいて出力電圧を二値的に変化させて
前記第２の出力端子に出力する第２の比較器と、前記第
１の比較器の入力側と前記入力端子の間に、前記入力端
子側をアノードとして接続された第１のダイオードと、
前記第２の比較器の入力側と前記入力端子の間に、前記
入力端子側をカソードとして接続された第２のダイオー
ドと、前記第１のダイオードに並列接続された第１の抵
抗器と、前記第２のダイオードに並列接続された第２の
抵抗器と、前記第１のダイオードのカソードと接地間に
接続された第１のコンデンサと、前記第２のダイオード
のアノードと接地間に接続された第２のコンデンサとか
らなるパルス制御回路を提案する。

【００１２】該パルス制御回路によれば、例えば、初期
状態において入力端子への入力電圧がローレベルで、第
１及び第２の比較器の出力電圧レベルがローレベルであ
る場合、入力端子にパルス信号が入力され、入力端子電
圧がローレベルからハイレベルに変化すると、該電圧に
基づく電流が第１のダイオードを介して第１のコンデン
サに流れて充電が開始されると共に第２の抵抗器を介し
て第２のコンデンサに通電され充電が開始される。

【００１３】これにより、第１及び第２のコンデンサの
端子間電圧が上昇し、該電圧がそれぞれに対応する第１
及び第２の比較器に入力される。第１及び第２の比較器
のそれぞれにおいては、入力電圧と基準電圧が比較さ
れ、例えば入力電圧が前記基準電圧以上となったとき
に、その出力電圧をローレベルからハイレベルに変化さ
せる。ここで、前記第２のコンデンサへは第２の抵抗器
を介して充電が行われるため、第２のコンデンサへの充
電電流は第１のコンデンサへの充電電流よりも少なくな
り、第２のコンデンサの端子間電圧の上昇率は、第１の
コンデンサの端子間電圧の上昇率よりも小さくなる。

【００１４】この結果、第１の比較器の出力電圧がロー
レベルからハイレベルに変化する立ち上がりは、第２の
比較器の出力電圧がローレベルからハイレベルに変化す
る立ち上がりよりも早くなる。

【００１５】また、入力端子電圧がハイレベルからロー
レベルに変化すると、第１のコンデンサに充電された電
荷が第１の抵抗器を介して放電されると共に第２のコン
デンサに充電された電荷が第２のダイオードを介して放
電される。

【００１６】これにより、第１及び第２のコンデンサの
端子間電圧が減少し、第１及び第２の比較器のそれぞれ
においては、入力電圧が基準電圧よりも低くなったとき
に、その出力電圧をハイレベルからローレベルに変化さ
せる。ここで、前記第２のコンデンサからは第２のダイ
オードを介して放電が行われるため、第２のコンデンサ
からの放電電流は第１のコンデンサからの放電電流より
も多くなり、第２のコンデンサの端子間電圧の減少率
は、第１のコンデンサの端子間電圧の減少率よりも大き
くなる。

【００１７】この結果、第１の比較器の出力電圧がハイ
レベルからローレベルに変化する立ち下がりは、第２の
比較器の出力電圧がハイレベルからローレベルに変化す
る立ち下がりよりも遅くなる。

【００１８】従って、矩形波状の第１のパルス信号と、
該第１のパルス信号のパルス幅内に存在し、前記第１の
パルス幅よりも小さい第２のパルス幅を有し、先端部及
び後端部が前記第１のパルス信号の先端部及び後端部と
の間に所定の時間間隔をあけて形成されている矩形波状
の第２のパルス信号を得ることができる。

【００１９】また、請求項２では、請求項１記載のパル
ス制御回路において、前記第１及び第２の比較器とし
て、２つの入力端子を有し、該２つの入力端子への入力
電圧の比較結果に基づいて、出力電圧レベルを二値的に
変化させるコンパレータ素子を用いたパルス制御回路を
提案する。

【００２０】該パルス制御回路によれば、第１及び第２
の比較器としてコンパレータ素子が用いられ、該コンパ
レータ素子の一方の入力端子に基準電圧が入力され、他
方の入力端子に前記第１或いは第２のコンデンサの端子
電圧が入力される。これにより、前記基準電圧は自由に
設定可能となり、前記だＩ１のパルス信号と第２のパル
ス信号との間のデッドタイム等を正確に設定できる。

【００２１】また、請求項３では、請求項１記載のパル
ス制御回路において、前記第１及び第２の比較器とし
て、入力しきい値電圧により出力電圧レベルを二値的に
変化させるＣＭＯＳロジック素子を用いたパルス制御回
路を提案する。

【００２２】該パルス制御回路によれば、第１及び第２
の比較器としてＣＭＯＳロジック素子が用いられ、該Ｃ
ＭＯＳロジック素子の入力端子に前記第１或いは第２の
コンデンサの端子電圧が入力され、該入力電圧はＣＭＯ
Ｓロジック素子の入力しきい値電圧と比較される。ＣＭ
ＯＳロジック素子であるため、応答速度が速く、高い周
波数で変化する入力電圧に対しても追従可能となる。

【００２３】また、請求項４では、入力電圧を平滑リア
クトルを介して出力端子に出力する第１のスイッチング
素子と、前記出力端子と接地間に接続された平滑コンデ
ンサと、前記平滑リアクトルと平滑コンデンサの直列回
路に対して並列に且つ前記平滑リアクトルの電流を維持
する極性に接続された転流ダイオードと、該転流ダイオ
ードと並列に且つ該転流ダイオードと同じ通電極性に接
続された第２のスイッチング素子と、第１のパルス信号
に同期して前記第１のスイッチング素子をオン・オフす
る第１のドライブ回路と、第２のパルス信号に同期して
前記第２のスイッチング素子をオン・オフする第２のド
ライブ回路と、制御パルス信号に基づいて、前記第１の
スイッチング素子がオンのとき前記第２のスイッチング
素子がオフとなるように前記第１及び第２のパルス信号
を出力するパルス制御回路と、前記出力端子電圧を検出
する電圧検出手段と、該出力端子電圧を所定値に保つよ
うに前記制御パルス信号を出力する制御回路とを備えた
同期整流回路であって、前記パルス制御回路は、入力さ
れた電圧レベルと基準電圧レベルとの比較結果に基づい
て出力電圧を二値的に変化させて前記第１の出力端子に
出力する第１の比較器と、入力された電圧レベルと基準
電圧レベルとの比較結果に基づいて出力電圧を二値的に
変化させて前記第２の出力端子に出力する第２の比較器
と、前記第１の比較器の入力側と前記入力端子の間に、
前記入力端子側をアノードとして接続された第１のダイ
オードと、前記第２の比較器の入力側と前記入力端子の
間に、前記入力端子側をカソードとして接続された第２
のダイオードと、前記第１のダイオードに並列接続され
た第１の抵抗器と、前記第２のダイオードに並列接続さ
れた第２の抵抗器と、前記第１のダイオードのカソード
と接地間に接続された第１のコンデンサと、前記第２の
ダイオードのアノードと接地間に接続された第２のコン
デンサとからなる同期整流回路を提案する。

【００２４】該同期整流回路によれば、出力端子電圧が
電圧検出手段によって検出され、該検出電圧に基づい
て、制御回路、パルス制御回路、第１及び第２のドライ
ブ回路によって第１及び第２のスイッチング素子のオン
・オフの切り替えが行われる。さらに、前記第１のスイ
ッチング素子がオンのとき前記第２のスイッチング素子
がオフとなるように切り替えが制御される。

【００２５】これにより、前記第１のスイッチング素子
がオンのときは、入力端子に入力された電圧が平滑リア
クトル及び平滑コンデンサによって平滑され出力端子に
出力される。また、前記第１のスイッチング素子がオフ
のときは前記第２のスイッチング素子がオンとされ、前
記平滑リアクトルの電流は転流ダイオード及び前記第２
のスイッチング素子によって維持され、一定の電圧が出
力端子に出力される。

【００２６】このとき、前記制御回路では、出力端子電
圧の変化に応じて制御パルス信号のパルス幅を変化さ
せ、出力端子電圧が一定となるように帰還制御を行う。
また、前記パルス制御回路では、前記制御パルス信号に
基づいて、第１のスイッチング素子がオンのとき前記第
２のスイッチング素子がオフとなるような第１及び第２
のパルス信号を生成して、第１及び第２のスイッチング
素子に対応する第１及び第２のドライブ回路に出力す
る。

【００２７】ここで、前記パルス制御回路では、第１及
び第２のスイッチング素子が共にオン状態とならないよ
うな第１及び第２のパルス信号を生成する。

【００２８】即ち、前記パルス制御回路では、例えば、
初期状態において入力端子への入力電圧がローレベル
で、第１及び第２の比較器の出力電圧レベルがローレベ
ルである場合、入力端子に制御パルス信号が入力され、
入力端子電圧がローレベルからハイレベルに変化する
と、該電圧に基づく電流が第１のダイオードを介して第
１のコンデンサに流れて充電が開始されると共に第２の
抵抗器を介して第２のコンデンサに通電され充電が開始
される。

【００２９】これにより、第１及び第２のコンデンサの
端子間電圧が上昇し、該電圧がそれぞれに対応する第１
及び第２の比較器に入力される。第１及び第２の比較器
のそれぞれにおいては、入力電圧と基準電圧が比較さ
れ、例えば入力電圧が前記基準電圧以上となったとき
に、その出力電圧をローレベルからハイレベルに変化さ
せる。ここで、前記第２のコンデンサへは第２の抵抗器
を介して充電が行われるため、第２のコンデンサへの充
電電流は第１のコンデンサへの充電電流よりも少なくな
り、第２のコンデンサの端子間電圧の上昇率は、第１の
コンデンサの端子間電圧の上昇率よりも小さくなる。

【００３０】この結果、第１の比較器の出力電圧がロー
レベルからハイレベルに変化する立ち上がりは、第２の
比較器の出力電圧がローレベルからハイレベルに変化す
る立ち上がりよりも早くなる。

【００３１】また、パルス制御回路の入力端子電圧がハ
イレベルからローレベルに変化すると、第１のコンデン
サに充電された電荷が第１の抵抗器を介して放電される
と共に第２のコンデンサに充電された電荷が第２のダイ
オードを介して放電される。

【００３２】これにより、第１及び第２のコンデンサの
端子間電圧が減少し、第１及び第２の比較器のそれぞれ
においては、入力電圧が基準電圧よりも低くなったとき
に、その出力電圧をハイレベルからローレベルに変化さ
せる。ここで、前記第２のコンデンサからは第２のダイ
オードを介して放電が行われるため、第２のコンデンサ
からの放電電流は第１のコンデンサからの放電電流より
も多くなり、第２のコンデンサの端子間電圧の減少率
は、第１のコンデンサの端子間電圧の減少率よりも大き
くなる。

【００３３】この結果、第１の比較器の出力電圧がハイ
レベルからローレベルに変化する立ち下がりは、第２の
比較器の出力電圧がハイレベルからローレベルに変化す
る立ち下がりよりも遅くなる。

【００３４】従って、矩形波状の第１のパルス信号と、
該第１のパルス信号のパルス幅内に存在し、前記第１の
パルス幅よりも小さい第２のパルス幅を有し、先端部及
び後端部が前記第１のパルス信号の先端部及び後端部と
の間に所定の時間間隔をあけて形成されている矩形波状
の第２のパルス信号を得ることができ、前記第１及び第
２のスイッチング素子が共にオン状態とならないような
第１及び第２のパルス信号が生成される。

【００３５】これにより、例えば前記パルス制御回路に
よって生成された第１のパルス信号がハイレベルのとき
第１のドライブ回路は第１のスイッチング素子をオフ状
態とし、第２のパルス信号がハイレベルのとき第２のド
ライブ回路は第２のスイッチング素子をオン状態とす
る。

【００３６】また、請求項５では、請求項４記載の同期
整流回路において、前記パルス制御回路の第１及び第２
の比較器として、２つの入力端子を有し、該２つの入力
端子への入力電圧の比較結果に基づいて、出力電圧レベ
ルを二値的に変化させるコンパレータ素子を用いた同期
整流回路を提案する。

【００３７】該同期整流回路によれば、前記パルス制御
回路における第１及び第２の比較器としてコンパレータ
素子が用いられ、該コンパレータ素子の一方の入力端子
に基準電圧が入力され、他方の入力端子に前記第１或い
は第２のコンデンサの端子電圧が入力される。これによ
り、前記基準電圧は自由に設定可能となり、前記第１の
パルス信号と第２のパルス信号との間のデッドタイム等
を正確に設定できる。

【００３８】また、請求項６では、請求項４記載の同期
整流回路において、前記パルス制御回路の第１及び第２
の比較器として、入力しきい値電圧により出力電圧レベ
ルを二値的に変化させるＣＭＯＳロジック素子を用いた
同期整流回路を提案する。

【００３９】該同期整流回路によれば、前記パルス制御
回路における第１及び第２の比較器としてＣＭＯＳロジ
ック素子が用いられ、該ＣＭＯＳロジック素子の入力端
子に前記第１或いは第２のコンデンサの端子電圧が入力
され、該入力電圧はＣＭＯＳロジック素子の入力しきい
値電圧と比較される。ＣＭＯＳロジック素子であるた
め、応答速度が速く、制御パルス信号が高い周波数で変
化しても追従可能となる。

【００４０】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、本発明の第１の実施形態
の同期整流回路を示す構成図である。図において、２１
ａは入力端子、２１ｂは出力端子、２２ａ，２２ｂは平
滑コンデンサ、２３は平滑リアクトル、２４はＮチャネ
ルの電解効果トランジスタからなる第１のスイッチング
素子、２５はＰチャネルの電解効果トランジスタからな
る第２のスイッチング素子、２６は転流ダイオード、２
７は電圧検出回路、２８はパルス幅変調回路、２９はパ
ルス制御回路、３０は第１のスイッチング素子２４を駆
動する第１のドライブ回路、３１は第２のスイッチング
素子２５を駆動する第２のドライブ回路である。

【００４１】平滑コンデンサ２２ａは入力端子２１ａと
接地間に接続され、さらに入力端子２１ａは第１のスイ
ッチング素子２４のソースに接続されている。第１のス
イッチング素子２４のドレインと出力端子２１ｂ間には
平滑リアクトル２３が接続され、出力端子２１ｂと接地
間には並列接続された平滑コンデンサ２２ｂと電圧検出
回路２７が接続されている。また、第１のスイッチング
素子２４のドレインには第２のスイッチング素子２５の
ドレインと転流ダイオード２６のカソードが接続され、
第２のスイッチング素子２５のソース及び転流ダイオー
ド２６のアノードは接地されている。

【００４２】電圧検出回路２７は直列接続された２つの
抵抗器２７ａ，２７ｂから構成され、これらの抵抗器２
７ａ，２７ｂによって出力端子電圧Ｖoutを分圧した電
圧Ｖ0を出力する。

【００４３】パルス幅変調回路２８は、周知のように入
力電圧レベルに対応して出力パルスのパルス幅を変化さ
せる回路であり、例えば汎用のＩＣからなり、その内部
には定電圧発生回路２８ａ、三角波を発生する発信器２
８ｂ、及び演算増幅器からなる比較器２８ｃを備え、比
較器２８ｃの反転入力端子には電圧検出回路２７からの
検出電圧Ｖ0が入力され、非反転入力端子には発信器２
８ｂからの三角波電圧が入力されている。これにより、
比較器２８ｃからは検出電圧Ｖ0に応じてパルス幅が変
化する、即ち検出電圧Ｖ0のレベルが上昇するとハイレ
ベルのパルス幅が減少し、検出電圧Ｖ0のレベルが降下
するとハイレベルのパルス幅が増加する矩形波状の連続
パルス信号Ｖ１が出力される。

【００４４】パルス制御回路２９は、演算増幅器或いは
コンパレータ素子からなる比較器Ａ１，Ａ２、ダイオー
ドＤ１，Ｄ２、抵抗器Ｒ１〜Ｒ５、コンデンサＣ１，Ｃ
２から構成されている。

【００４５】第１のダイオードＤ１は比較器Ａ１の非反
転入力端子と比較器２８ｃの出力端子との間に、比較器
２８ｃ側をアノードとして接続され、第２のダイオード
Ｄ２は比較器Ａ２の非反転入力端子と比較器２８ｃの出
力端子の間に、比較器２８ｃ側をカソードとして接続さ
れている。また、抵抗器Ｒ２は第１のダイオードＤ１に
並列接続され、抵抗器Ｒ３は第２のダイオードＤ２に並
列接続され、コンデンサＣ１は第１のダイオードＤ１の
カソードと接地間に接続され、コンデンサＣ２は第２の
ダイオードＤ２のアノードと接地間に接続されている。

【００４６】さらに、第１のダイオードＤ１のアノード
及び第２のダイオードＤ２のカソードには抵抗器Ｒ１を
介して定電圧発生回路２８ａから出力される定電圧Ｖre
fが印加されると共に、比較器Ａ１，Ａ２の反転入力端
子には抵抗器Ｒ４，Ｒ５によって電圧Ｖrefを分圧した
電圧Ｖ２が基準電圧として印加されている。

【００４７】第１のドライブ回路３０は、ＮＰＮ型トラ
ンジスタＱ１、ＰＮＰ型トランジスタＱ２、及び抵抗器
３０ａ，３０ｂから構成され、トランジスタＱ１，Ｑ２
のベースは抵抗器３０ａの一端及び比較器Ａ１の出力端
子に接続されている。また、トランジスタＱ１のコレク
タは抵抗器３０ａの他端及び入力端子２１ａに接続さ
れ、エミッタはトランジスタＱ２のエミッタ及びスイッ
チング素子２４のゲートに接続されている。さらに、ト
ランジスタＱ２のコレクタは抵抗器３０ｂを介して接地
されている。

【００４８】第２のドライブ回路３１は、ＮＰＮ型トラ
ンジスタＱ３、ＰＮＰ型トランジスタＱ４、及び抵抗器
３１ａから構成され、トランジスタＱ３，Ｑ４のベース
は抵抗器３１ａの一端及び比較器Ａ２の出力端子に接続
されている。また、トランジスタＱ３のコレクタは抵抗
器３１ａの他端及び入力端子２１ａに接続され、エミッ
タはトランジスタＱ４のエミッタ及びスイッチング素子
２５のゲートに接続されている。さらに、トランジスタ
Ｑ４のコレクタは接地されている。

【００４９】次に、前述の構成よりなる同期整流回路の
動作を図４の波形図に基づいて説明する。入力端子２１
ａに電圧Ｖinが入力されると、出力端子２１ｂの端子電
圧が電圧検出回路２７によって検出され、検出電圧Ｖ0
に基づいて、パルス幅変調回路２８、パルス制御回路２
９、第１及び第２のドライブ回路３０，３１が駆動さ
れ、これらによって第１及び第２のスイッチング素子２
４，２５のオン・オフ状態の切り替えが行われる。また
このとき、第１のスイッチング素子２４がオンのときに
第２のスイッチング素子２５がオフとなるように切り替
えが制御される。

【００５０】これにより、第１のスイッチング素子２４
がオンのときは、入力端子２１ａに入力された電圧Ｖin
が平滑リアクトル２３及び平滑コンデンサ２２ｂによっ
て平滑され、出力端子２１ｂに出力される。また、第１
のスイッチング素子２４がオフのときは第２のスイッチ
ング素子２５がオンとされ、平滑リアクトル２３の電流
は転流ダイオード２６及び第２のスイッチング素子２５
によって維持され、一定の電圧Ｖoutが出力端子２１ｂ
に出力される。

【００５１】このとき、パルス幅変調回路２８及びパル
ス制御回路２８では、出力端子電圧Ｖoutの変化に応じ
て第１及び第２のドライブ回路３０，３１へ入力される
制御パルス信号Ｖ５，Ｖ６のパルス幅を変化させ、出力
端子電圧Ｖout が一定となるように帰還制御を行う。

【００５２】また、パルス制御回路２９では、パルス幅
変調回路２８から入力する制御パルス信号Ｖ１に基づい
て、第１のスイッチング素子２４がオンのとき第２のス
イッチング素子２５がオフとなるような第１及び第２の
パルス信号Ｖ５，Ｖ６を生成して、第１及び第２のスイ
ッチング素子２４，２５に対応する第１及び第２のドラ
イブ回路３０，３１に出力する。

【００５３】ここで、パルス制御回路２９では、第１及
び第２のスイッチング素子２４，２５が共にオン状態と
ならないような第１及び第２のパルス信号Ｖ５，Ｖ６を
生成する。

【００５４】即ち、パルス制御回路２９では、例えば、
初期状態においてパルス幅変調回路２８から出力される
制御パルス信号Ｖ１の電圧レベルがローレベルで、第１
及び第２の比較器Ａ１，Ａ２の出力電圧Ｖ５，Ｖ６のレ
ベルがローレベルである場合、制御パルス信号Ｖ１の電
圧レベルがローレベルからハイレベルに変化すると、図
５に示すように、この電圧Ｖ１に基づく電流Ｉ１が第１
のダイオードＤ１を介してコンデンサＣ１に流れて充電
が開始されると共に電流Ｉ２が抵抗器Ｒ３を介してコン
デンサＣ２に流れて充電が開始される。

【００５５】これにより、これら２つのコンデンサＣ
１，Ｃ２の端子間電圧Ｖ３，Ｖ４が上昇し、この電圧Ｖ
３，Ｖ４がそれぞれに対応する第１及び第２の比較器Ａ
１，Ａ２に入力される。

【００５６】第１及び第２の比較器Ａ１，Ａ２のそれぞ
れにおいては、入力電圧Ｖ３，Ｖ４と基準電圧Ｖ２が比
較され、例えば入力電圧Ｖ３，Ｖ４が基準電圧Ｖ２以上
となったときに、その出力電圧Ｖ５，Ｖ６をローレベル
からハイレベルに変化させる。ここで、コンデンサＣ２
へは抵抗器Ｒ３を介して充電が行われるため、コンデン
サＣ２への充電電流Ｉ２はコンデンサＣ１への充電電流
Ｉ１よりも少なくなり、コンデンサＣ２の端子間電圧Ｖ
４の上昇率は、コンデンサＣ１の端子間電圧Ｖ３の上昇
率よりも小さくなる。

【００５７】この結果、第１の比較器Ａ１の出力電圧Ｖ
５がローレベルからハイレベルに変化する立ち上がり
は、第２の比較器Ａ２の出力電圧Ｖ６がローレベルから
ハイレベルに変化する立ち上がりよりも早くなる。

【００５８】また、パルス幅変調回路２８から出力され
る電圧Ｖ１がハイレベルからローレベルに変化すると、
図６に示すように、コンデンサＣ１に充電された電荷が
抵抗器Ｒ２を介して電流Ｉ３が流れて放電されると共に
コンデンサＣ２に充電された電荷がダイオードＤ２を介
して電流Ｉ４が流れて放電される。

【００５９】これにより、これら２つのコンデンサＣ
１，Ｃ２の端子間電圧Ｖ３，Ｖ４が減少し、第１及び第
２の比較器Ａ１，Ａ２のそれぞれにおいては、入力電圧
Ｖ３，Ｖ４が基準電圧Ｖ２よりも低くなったときに、そ
の出力電圧Ｖ５，Ｖ６をハイレベルからローレベルに変
化させる。

【００６０】ここで、コンデンサＣ２からはダイオード
Ｄ２を介して放電が行われるため、コンデンサＣ２から
の放電電流Ｉ４はコンデンサＣ１からの放電電流Ｉ３よ
りも大きくなり、コンデンサＣ２の端子間電圧Ｖ４の減
少率は、コンデンサＣ１の端子間電圧Ｖ３の減少率より
も大きくなる。

【００６１】この結果、第１の比較器Ａ１の出力電圧Ｖ
５がハイレベルからローレベルに変化する立ち下がり
は、第２の比較器Ａ２の出力電圧Ｖ６がハイレベルから
ローレベルに変化する立ち下がりよりも遅くなる。

【００６２】従って、矩形波状の第１のパルス信号Ｖ５
と、第１のパルス信号Ｖ５のパルス幅内に存在し、この
パルス幅よりも小さいパルス幅を有し、先端部及び後端
部が第１のパルス信号Ｖ５の先端部及び後端部との間に
所定の時間間隔ｔ_DETをあけて形成されている矩形波状
の第２のパルス信号Ｖ６を得ることができ、第１及び第
２のスイッチング素子２４，２５が共にオン状態となら
ないような第１及び第２のパルス信号Ｖ５，Ｖ６が生成
される。

【００６３】即ち、第１のドライブ回路３０において
は、第１のパルス信号Ｖ５がローレベルのときにトラン
ジスタＱ１がオフ状態、トランジスタＱ２がオン状態と
なり、第１のスイッチング素子２４のゲートにローレベ
ルの電圧が印加され、Ｐチャネルの電解効果トランジス
タである第１のスイッチング素子２４はオン状態とな
る。

【００６４】また、第２のドライブ回路においては、第
２のパルス信号Ｖ６がハイレベルのときにトランジスタ
Ｑ３がオン状態、トランジスタＱ４がオフ状態となり、
第２のスイッチング素子２５のゲートにハイレベルの電
圧が印加され、Ｎチャネルの電解効果トランジスタであ
る第２のスイッチング素子２５はオン状態となる。

【００６５】従って、従来のように高価なコントロール
集積回路を使用することなく、安価な同期整流回路を構
成することができる。

【００６６】また、第１及び第２の比較器Ａ１，Ａ２と
して演算増幅器或いはコンパレータ素子を用いており、
コンパレータ素子の反転入力端子に基準電圧Ｖ２が入力
され、非反転入力端子に第１或いは第２のコンデンサの
端子電圧Ｖ３，Ｖ４が入力されるため、正確なデッドタ
イムの設定が可能となる。また、基準電圧Ｖ２を自由に
設定することができるので、第１及び第２のパルス信号
Ｖ５，Ｖ６のパルス幅を微細に調整することができる。

【００６７】次に、本発明の第２の実施形態を説明す
る。図７は、第２の実施形態の同期整流回路を示す構成
図である。図において、前述した第１の実施形態と同一
構成部分は同一符号をもって表しその説明を省略する。
また、第１の実施形態と第２の実施形態との相違点は、
第１の実施形態におけるパルス制御回路２９に代えてＣ
ＭＯＳロジック素子を用いたパルス制御回路３２を備え
たことにある。

【００６８】このパルス制御回路３２は、ＣＭＯＳの２
入力ＡＮＤロジック素子Ａ３，Ａ４、ダイオードＤ３，
Ｄ４、抵抗器Ｒ１１，Ｒ１２，Ｒ１３、コンデンサＣ１
１，Ｃ１２から構成されている。

【００６９】第１のダイオードＤ３はＡＮＤロジック素
子Ａ３の一方の入力端子とパルス幅変調回路２８の比較
器２８ｃの出力端子との間に、比較器２８ｃ側をアノー
ドとして接続され、第２のダイオードＤ４はＡＮＤロジ
ック素子Ａ４の一方の入力端子と比較器２８ｃの出力端
子の間に、比較器２８ｃ側をカソードとして接続されて
いる。

【００７０】また、抵抗器Ｒ１２は第１のダイオードＤ
３に並列接続され、抵抗器Ｒ１３は第２のダイオードＤ
４に並列接続され、コンデンサＣ１１は第１のダイオー
ドＤ３のカソードと接地間に接続され、コンデンサＣ４
は第２のダイオードＤ４のアノードと接地間に接続され
ている。

【００７１】さらに、第１のダイオードＤ３のアノード
及び第２のダイオードＤ４のカソードには抵抗器Ｒ１１
を介して入力電圧Ｖinが印加されると共に、ＡＮＤロジ
ック素子Ａ３，Ａ４の他方の入力端子には電圧Ｖinが印
加されている。

【００７２】次に、前述の構成よりなる同期整流回路の
動作を図８の波形図に基づいて説明する。入力端子２１
ａに電圧Ｖinが入力されると、出力端子２１ｂの端子電
圧が電圧検出回路２７によって検出され、検出電圧Ｖ0
に基づいて、パルス幅変調回路２８、パルス制御回路３
２、第１及び第２のドライブ回路３０，３１が駆動さ
れ、これらによって第１及び第２のスイッチング素子２
４，２５のオン・オフ状態の切り替えが行われる。また
このとき、第１のスイッチング素子２４がオンのときに
第２のスイッチング素子２５がオフとなるように切り替
えが制御される。

【００７３】これにより、第１のスイッチング素子２４
がオンのときは、入力端子２１ａに入力された電圧Ｖin
が平滑リアクトル２３及び平滑コンデンサ２２ｂによっ
て平滑され、出力端子２１ｂに出力される。また、第１
のスイッチング素子２４がオフのときは第２のスイッチ
ング素子２５がオンとされ、平滑リアクトル２３の電流
は転流ダイオード２６及び第２のスイッチング素子２５
によって維持され、一定の電圧Ｖoutが出力端子２１ｂ
に出力される。

【００７４】このとき、パルス幅変調回路２８及びパル
ス制御回路３２では、出力端子電圧Ｖoutの変化に応じ
て第１及び第２のドライブ回路３０，３１へ入力される
制御パルス信号Ｖ５，Ｖ６のパルス幅を変化させ、出力
端子電圧Ｖout が一定となるように帰還制御を行う。

【００７５】また、パルス制御回路３２では、パルス幅
変調回路２８から入力する制御パルス信号Ｖ１に基づい
て、第１のスイッチング素子２４がオンのとき第２のス
イッチング素子２５がオフとなるような第１及び第２の
パルス信号Ｖ５，Ｖ６を生成して、第１及び第２のスイ
ッチング素子２４，２５に対応する第１及び第２のドラ
イブ回路３０，３１に出力する。

【００７６】ここで、パルス制御回路３２では、第１及
び第２のスイッチング素子２４，２５が共にオン状態と
ならないような第１及び第２のパルス信号Ｖ５，Ｖ６を
生成する。

【００７７】即ち、パルス制御回路３２では、例えば、
初期状態においてパルス幅変調回路２８から出力される
制御パルス信号Ｖ１の電圧レベルがローレベルで、ＡＮ
Ｄロジック素子Ａ３，Ａ４の出力電圧Ｖ５，Ｖ６のレベ
ルがローレベルである場合、制御パルス信号Ｖ１の電圧
レベルがローレベルからハイレベルに変化すると、図９
に示すように、この電圧Ｖ１に基づく電流Ｉ５が第１の
ダイオードＤ３を介してコンデンサＣ１１に流れて充電
が開始されると共に電流Ｉ６が抵抗器Ｒ１３を介してコ
ンデンサＣ１２に流れて充電が開始される。

【００７８】これにより、これら２つのコンデンサＣ１
１，Ｃ１２の端子間電圧Ｖａ，Ｖｂが上昇し、この電圧
Ｖａ，Ｖｂがそれぞれに対応するＡＮＤロジック素子Ａ
３，Ａ４に入力される。

【００７９】ＡＮＤロジック素子Ａ３，Ａ４のそれぞれ
においては、入力電圧Ｖａ，Ｖｂが、これらのロジック
素子内部のハイレベルスレショールド電圧ＶｃH及びロ
ーレベルスレショールド電圧ＶCLに達すると、例えば入
力電圧Ｖａ，Ｖｂがハイレベルスレショールド電圧Ｖｃ
H以上となったときに、その出力電圧Ｖ５，Ｖ６をロー
レベルからハイレベルに変化させる。

【００８０】ここで、コンデンサＣ１２へは抵抗器Ｒ１
３を介して充電が行われるため、コンデンサＣ１２への
充電電流Ｉ６はコンデンサＣ１１への充電電流Ｉ５より
も少なくなり、コンデンサＣ１２の端子間電圧Ｖｂの上
昇率は、コンデンサＣ１１の端子間電圧Ｖａの上昇率よ
りも小さくなる。

【００８１】この結果、ＡＮＤロジック素子Ａ３の出力
電圧Ｖ５がローレベルからハイレベルに変化する立ち上
がりは、ＡＮＤロジック素子Ａ４の出力電圧Ｖ６がロー
レベルからハイレベルに変化する立ち上がりよりも早く
なる。

【００８２】また、パルス幅変調回路２８から出力され
る電圧Ｖ１がハイレベルからローレベルに変化すると、
図１０に示すように、コンデンサＣ１１に充電された電
荷が抵抗器Ｒ１２を介して電流Ｉ７が流れて放電される
と共にコンデンサＣ１２に充電された電荷がダイオード
Ｄ４を介して電流Ｉ８が流れて放電される。

【００８３】これにより、これら２つのコンデンサＣ１
１，Ｃ１２の端子間電圧Ｖａ，Ｖｂが減少し、ＡＮＤロ
ジック素子Ａ３，Ａ４のそれぞれにおいては、入力電圧
Ｖａ，Ｖｂがローレベルスレショールド電圧ＶｃLより
も低くなったときに、その出力電圧Ｖ５，Ｖ６をハイレ
ベルからローレベルに変化させる。

【００８４】ここで、コンデンサＣ１２からはダイオー
ドＤ４を介して放電が行われるため、コンデンサＣ１２
からの放電電流Ｉ８はコンデンサＣ１１からの放電電流
Ｉ７よりも大きくなり、コンデンサＣ１２の端子間電圧
Ｖｂの減少率は、コンデンサＣ１１の端子間電圧Ｖａの
減少率よりも大きくなる。

【００８５】この結果、ＡＮＤロジック素子Ａ３の出力
電圧Ｖ５がハイレベルからローレベルに変化する立ち下
がりは、ＡＮＤロジック素子Ａ４の出力電圧Ｖ６がハイ
レベルからローレベルに変化する立ち下がりよりも遅く
なる。

【００８６】従って、矩形波状の第１のパルス信号Ｖ５
と、第１のパルス信号Ｖ５のパルス幅内に存在し、この
パルス幅よりも小さいパルス幅を有し、先端部及び後端
部が第１のパルス信号Ｖ５の先端部及び後端部との間に
所定の時間間隔ｔ_DETをあけて形成されている矩形波状
の第２のパルス信号Ｖ６を得ることができ、第１及び第
２のスイッチング素子２４，２５が共にオン状態となら
ないような第１及び第２のパルス信号Ｖ５，Ｖ６が生成
される。

【００８７】即ち、第１のドライブ回路３０において
は、第１のパルス信号Ｖ５がローレベルのときにトラン
ジスタＱ１がオフ状態、トランジスタＱ２がオン状態と
なり、第１のスイッチング素子２４のゲートにローレベ
ルの電圧が印加され、Ｐチャネルの電解効果トランジス
タである第１のスイッチング素子２４はオン状態とな
る。

【００８８】また、第２のドライブ回路においては、第
２のパルス信号Ｖ６がハイレベルのときにトランジスタ
Ｑ３がオン状態、トランジスタＱ４がオフ状態となり、
第２のスイッチング素子２５のゲートにハイレベルの電
圧が印加され、Ｎチャネルの電解効果トランジスタであ
る第２のスイッチング素子２５はオン状態となる。

【００８９】従って、従来のように高価なコントロール
集積回路を使用することなく、安価な同期整流回路を構
成することができる。

【００９０】また、ＣＭＯＳのＡＮＤロジック素子Ａ
３，Ａ４を比較器として用い、このＣＭＯＳＡＮＤロジ
ック素子Ａ３，Ａ４の入力端子に第１或いは第２のコン
デンサＣ１１，Ｃ１２の端子電圧Ｖａ，Ｖｂが入力さ
れ、この入力電圧Ｖａ，ＶｂはＣＭＯＳＡＮＤロジック
素子内の入力しきい値電圧Ｖｃと比較されるので、基準
電圧を別途生成する必要が無く、回路構成を簡略化する
ことができる。さらに、比較器をＣＭＯＳＡＮＤロジッ
ク素子で構成したので、応答速度が速く、高い周波数で
変化する入力電圧に対しても追従可能となる。

【００９１】

【発明の効果】以上説明したように本発明の請求項１記
載のパルス制御回路によれば、ダイオード、抵抗器、コ
ンデンサ、及び比較器を用いて構成した非常に簡単な回
路によって、矩形波状の第１のパルス信号と、該第１の
パルス信号のパルス幅内に存在し、前記第１のパルス幅
よりも小さい第２のパルス幅を有し、先端部及び後端部
が前記第１のパルス信号の先端部及び後端部との間に所
定の時間間隔をあけて形成されている矩形波状の第２の
パルス信号を得ることができるので、従来のような高価
なコントロール集積回路を用いることなく、安価な同期
整流回路を構成することができる。

【００９２】また、請求項２記載のパルス制御回路によ
れば、上記の効果に加えて、第１及び第２の比較器とし
てコンパレータ素子が用いられ、該コンパレータ素子の
一方の入力端子に基準電圧が入力され、他方の入力端子
に第１或いは第２のコンデンサの端子電圧が入力される
ため、前記基準電圧は自由に設定可能となるので、前記
第１及び第２のパルス信号のパルス幅を微細に調整する
ことができる。また、コンパレータのため、電圧検出精
度が高く、正確なデッドタイムの設定が可能となる。

【００９３】また、請求項３記載のパルス制御回路によ
れば、上記の効果に加えて、第１及び第２の比較器とし
てＣＭＯＳロジック素子が用いられ、該ＣＭＯＳロジッ
ク素子の入力端子に第１或いは第２のコンデンサの端子
電圧が入力され、該入力電圧はＣＭＯＳロジック素子内
の入力しきい値電圧と比較されるので、基準電圧を別途
生成する必要が無く、回路構成を簡略化することができ
る。さらに、前記比較器がＣＭＯＳロジック素子である
ため、応答速度が速く、高い周波数で変化する入力電圧
に対しても追従可能となる。

【００９４】また、請求項４記載の同期整流回路によれ
ば、ダイオード、抵抗器、コンデンサ、及び比較器を用
いて構成した非常に簡単な回路によって、矩形波状の第
１のパルス信号と、該第１のパルス信号のパルス幅内に
存在し、前記第１のパルス幅よりも小さい第２のパルス
幅を有し、先端部及び後端部が前記第１のパルス信号の
先端部及び後端部との間に所定の時間間隔をあけて形成
されている矩形波状の第２のパルス信号を得ることがで
きるので、従来のような高価なコントロール集積回路を
用いることなく、安価な同期整流回路を構成することが
できる。

【００９５】また、請求項５記載の同期整流回路によれ
ば、上記の効果に加えて、第１及び第２の比較器として
コンパレータ素子が用いられ、該コンパレータ素子の一
方の入力端子に基準電圧が入力され、他方の入力端子に
第１或いは第２のコンデンサの端子電圧が入力されるた
め、前記基準電圧は自由に設定可能となるので、前記第
１及び第２のパルス信号のパルス幅を微細に調整するこ
とができる。また、コンパレータのため、電圧検出精度
が高く、正確なデッドタイムの設定が可能となる。

【００９６】また、請求項６記載の同期整流回路によれ
ば、上記の効果に加えて、第１及び第２の比較器として
ＣＭＯＳロジック素子が用いられ、該ＣＭＯＳロジック
素子の入力端子に第１或いは第２のコンデンサの端子電
圧が入力され、該入力電圧はＣＭＯＳロジック素子内の
入力しきい値電圧と比較されるので、基準電圧を別途生
成する必要が無く、回路構成を簡略化することができ
る。さらに、前記比較器がＣＭＯＳゲート素子であるた
め、応答速度が速く、高い周波数で変化する入力電圧に
対しても追従可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の同期整流回路を示す
構成図

【図２】従来例の同期整流回路を示す構成図

【図３】従来例における制御パルス信号波形を示す図

【図４】本発明の第１の実施形態における各部の信号波
形を示す図

【図５】本発明の第１の実施形態におけるパルス制御回
路の動作を説明する図

【図６】本発明の第１の実施形態におけるパルス制御回
路の動作を説明する図

【図７】本発明の第２の実施形態における同期整流回路
を示す構成図

【図８】本発明の第２の実施形態における各部の信号波
形を示す図

【図９】本発明の第２の実施形態におけるパルス制御回
路の動作を説明する図

【図１０】本発明の第２の実施形態におけるパルス制御
回路の動作を説明する図

【符号の説明】

２１ａ…入力端子、２１ｂ…出力端子、２２ａ，２２ｂ
…平滑コンデンサ、２３…平滑リアクトル、２４…第１
のスイッチング素子（Ｐチャネル電解効果トランジス
タ）、２５…第２のスイッチング素子（Ｎチャネル電解
効果トランジスタ）、２６…転流ダイオード、２７…電
圧検出回路、２７ａ，２７ｂ…抵抗器、２８…パルス幅
変調回路、２８ａ…定電圧発生回路、２８ｂ…発信器、
２８ｃ…比較器、２９…パルス制御回路、Ａ１，Ａ２…
比較器、Ｄ１，Ｄ２…ダイオード、Ｒ１〜Ｒ５…抵抗
器、Ｃ１，Ｃ２…コンデンサ、３０…ドライブ回路、Ｑ
１…ＮＰＮ型トランジスタ，Ｑ２…ＰＮＰ型トランジス
タ、３０ａ，３０ｂ…抵抗器、３１…ドライブ回路、Ｑ
３…ＮＰＮ型トランジスタ，Ｑ４…ＰＮＰ型トランジス
タ、３１ａ…抵抗器、３２…パルス制御回路、Ａ３，Ａ
４…ＡＮＤロジック素子、Ｄ３，Ｄ４…ダイオード、Ｒ
１１〜Ｒ１３…抵抗器、Ｃ１１，Ｃ１２…コンデンサ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子より所定のパルス幅を有する矩
   形波状の基準パルス信号を入力し、該基準パルス信号よ
   り所定時間遅延した第１のパルス幅を有する矩形波状の
   第１のパルス信号を第１の出力端子から出力すると共
   に、該第１のパルス信号のパルス幅内に存在し、前記第
   １のパルス幅よりも小さい第２のパルス幅を有し、先端
   部及び後端部が前記第１のパルス信号の先端部及び後端
   部との間に所定の時間間隔をあけて形成されている矩形
   波状の第２のパルス信号を第２の出力端子より出力する
   パルス制御回路であって、 入力された電圧レベルと基準電圧レベルとの比較結果に
   基づいて出力電圧を二値的に変化させて前記第１の出力
   端子に出力する第１の比較器と、 入力された電圧レベルと基準電圧レベルとの比較結果に
   基づいて出力電圧を二値的に変化させて前記第２の出力
   端子に出力する第２の比較器と、 前記第１の比較器の入力側と前記入力端子の間に、前記
   入力端子側をアノードとして接続された第１のダイオー
   ドと、 前記第２の比較器の入力側と前記入力端子の間に、前記
   入力端子側をカソードとして接続された第２のダイオー
   ドと、 前記第１のダイオードに並列接続された第１の抵抗器
   と、 前記第２のダイオードに並列接続された第２の抵抗器
   と、 前記第１のダイオードのカソードと接地間に接続された
   第１のコンデンサと、 前記第２のダイオードのアノードと接地間に接続された
   第２のコンデンサとからなることを特徴とするパルス制
   御回路。
2. 【請求項２】 前記第１及び第２の比較器として、２つ
   の入力端子を有し、該２つの入力端子への入力電圧の比
   較結果に基づいて、出力電圧レベルを二値的に変化させ
   るコンパレータ素子を用いたことを特徴とする請求項１
   記載のパルス制御回路。
3. 【請求項３】 前記第１及び第２の比較器として、入力
   しきい値電圧により出力電圧レベルを二値的に変化させ
   るＣＭＯＳロジック素子を用いたことを特徴とする請求
   項１記載のパルス制御回路。
4. 【請求項４】 入力電圧を平滑リアクトルを介して出力
   端子に出力する第１のスイッチング素子と、前記出力端
   子と接地間に接続された平滑コンデンサと、前記平滑リ
   アクトルと平滑コンデンサの直列回路に対して並列に且
   つ前記平滑リアクトルの電流を維持する極性に接続され
   た転流ダイオードと、該転流ダイオードと並列に且つ該
   転流ダイオードと同じ通電極性に接続された第２のスイ
   ッチング素子と、第１のパルス信号に同期して前記第１
   のスイッチング素子をオン・オフする第１のドライブ回
   路と、第２のパルス信号に同期して前記第２のスイッチ
   ング素子をオン・オフする第２のドライブ回路と、制御
   パルス信号に基づいて、前記第１のスイッチング素子が
   オンのとき前記第２のスイッチング素子がオフとなるよ
   うに前記第１及び第２のパルス信号を出力するパルス制
   御回路と、前記出力端子電圧を検出する電圧検出手段
   と、該出力端子電圧を所定値に保つように前記制御パル
   ス信号を出力する制御回路とを備えた同期整流回路であ
   って、 前記パルス制御回路は、入力された電圧レベルと基準電
   圧レベルとの比較結果に基づいて出力電圧を二値的に変
   化させて前記第１の出力端子に出力する第１の比較器
   と、 入力された電圧レベルと基準電圧レベルとの比較結果に
   基づいて出力電圧を二値的に変化させて前記第２の出力
   端子に出力する第２の比較器と、 前記第１の比較器の入力側と前記入力端子の間に、前記
   入力端子側をアノードとして接続された第１のダイオー
   ドと、 前記第２の比較器の入力側と前記入力端子の間に、前記
   入力端子側をカソードとして接続された第２のダイオー
   ドと、 前記第１のダイオードに並列接続された第１の抵抗器
   と、 前記第２のダイオードに並列接続された第２の抵抗器
   と、 前記第１のダイオードのカソードと接地間に接続された
   第１のコンデンサと、 前記第２のダイオードのアノードと接地間に接続された
   第２のコンデンサとからなることを特徴とする同期整流
   回路。
5. 【請求項５】 前記パルス制御回路の第１及び第２の比
   較器として、２つの入力端子を有し、該２つの入力端子
   への入力電圧の比較結果に基づいて、出力電圧レベルを
   二値的に変化させるコンパレータ素子を用いたことを特
   徴とする請求項４記載の同期整流回路。
6. 【請求項６】 前記パルス制御回路の第１及び第２の比
   較器として、入力しきい値電圧により出力電圧レベルを
   二値的に変化させるＣＭＯＳロジック素子を用いたこと
   を特徴とする請求項４記載の同期整流回路。