JPH1056781A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH1056781A JPH1056781A JP8208500A JP20850096A JPH1056781A JP H1056781 A JPH1056781 A JP H1056781A JP 8208500 A JP8208500 A JP 8208500A JP 20850096 A JP20850096 A JP 20850096A JP H1056781 A JPH1056781 A JP H1056781A
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Abstract
(57)【要約】
【課題】 出力電流の極性に依存することなく、出力電
圧の波形を電圧指令に一致させる。 【解決手段】 デットタイム補償回路１０は、電圧指令
Ｖout*の立ち上がりまたは立ち下がりにおいて、電流検
出器１１によって検出された出力電流ｉoutの極性を判
定し、該極性に応じて電圧指令Ｖout*をＯＦＦディレイ
またはＯＮディレイさせ、補正指令Ｖout**としてデッ
トタイム作成回路１１に供給する。デットタイム作成回
路２は、上記補正指令Ｖout**をその立ち上がりまたは
立ち下がりにおいてデットタイム△ｔ（△ｔpまたは△
ｔn）だけ遅延させ、それぞれトランジスタ駆動回路３
ａ，３ｄに供給する。トランジスタ駆動回路３ａは、上
記デットタイム△ｔpだけ遅延された補正指令Ｖout**で
Ｐ側トランジスタＱpを駆動し、トランジスタ駆動回路
３ｄは、上記デットタイム△ｔnだけ遅延された補正指
令Ｖout**でＱ側トランジスタＱnを駆動する。
圧の波形を電圧指令に一致させる。 【解決手段】 デットタイム補償回路１０は、電圧指令
Ｖout*の立ち上がりまたは立ち下がりにおいて、電流検
出器１１によって検出された出力電流ｉoutの極性を判
定し、該極性に応じて電圧指令Ｖout*をＯＦＦディレイ
またはＯＮディレイさせ、補正指令Ｖout**としてデッ
トタイム作成回路１１に供給する。デットタイム作成回
路２は、上記補正指令Ｖout**をその立ち上がりまたは
立ち下がりにおいてデットタイム△ｔ（△ｔpまたは△
ｔn）だけ遅延させ、それぞれトランジスタ駆動回路３
ａ，３ｄに供給する。トランジスタ駆動回路３ａは、上
記デットタイム△ｔpだけ遅延された補正指令Ｖout**で
Ｐ側トランジスタＱpを駆動し、トランジスタ駆動回路
３ｄは、上記デットタイム△ｔnだけ遅延された補正指
令Ｖout**でＱ側トランジスタＱnを駆動する。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧指令値に応
じて出力電圧のパルス幅を制御するインバータ回路に関
する。
じて出力電圧のパルス幅を制御するインバータ回路に関
する。
【０００２】
【従来の技術】図７および図８は、従来のＰＷＭ（パル
ス幅変調）制御インバータ回路の回路構成を示す回路図
である。図７において、パルス変調回路１は、３相の指
令Ｖ*を搬送波によって変調し、電圧指令Ｖout*として
デットタイム作成回路２に供給する。デットタイム作成
回路２は、各層毎に、電圧指令Ｖout*が直接供給される
ＯＮディレイ回路２ａ，２ｂ，２ｃと、反転されて電圧
指令Ｖout*が供給されるＯＮディレイ回路２ｄ，２ｅ，
２ｆとを備えている。ＯＮディレイ回路２ａ〜２ｃは、
電圧指令Ｖout*の立ち上がりを△ｔonだけ遅延させ、Ｏ
Ｎディレイ回路２ｄ〜２ｆは、電圧指令Ｖout*の立ち下
がりを△ｔonだけ遅延させる。また、トランジスタ駆動
回路３は、各相毎に、２対のトランジスタ駆動回路３ａ
〜３ｆを備え、トランジスタ駆動回路３ａ〜３ｆは、上
記デットタイム作成回路２によって作成された、各層の
遅延された電圧指令Ｖout*に基づいて、図８に示すＰ側
トランジスタＱup，Ｑvp，Ｑwp（以下、Ｑpという）お
よびＮ側トランジスタＱun，Ｑvn，Ｑwn（以下、Ｑnと
いう）を駆動する。すなわち、ＰＷＭ制御インバータ回
路は、パルス幅変調された電圧指令Ｖout*に基づいて、
トランジスタＱup、……、Ｑwnをオン／オフ制御するこ
とで、出力電圧Ｖoutを制御する。
ス幅変調）制御インバータ回路の回路構成を示す回路図
である。図７において、パルス変調回路１は、３相の指
令Ｖ*を搬送波によって変調し、電圧指令Ｖout*として
デットタイム作成回路２に供給する。デットタイム作成
回路２は、各層毎に、電圧指令Ｖout*が直接供給される
ＯＮディレイ回路２ａ，２ｂ，２ｃと、反転されて電圧
指令Ｖout*が供給されるＯＮディレイ回路２ｄ，２ｅ，
２ｆとを備えている。ＯＮディレイ回路２ａ〜２ｃは、
電圧指令Ｖout*の立ち上がりを△ｔonだけ遅延させ、Ｏ
Ｎディレイ回路２ｄ〜２ｆは、電圧指令Ｖout*の立ち下
がりを△ｔonだけ遅延させる。また、トランジスタ駆動
回路３は、各相毎に、２対のトランジスタ駆動回路３ａ
〜３ｆを備え、トランジスタ駆動回路３ａ〜３ｆは、上
記デットタイム作成回路２によって作成された、各層の
遅延された電圧指令Ｖout*に基づいて、図８に示すＰ側
トランジスタＱup，Ｑvp，Ｑwp（以下、Ｑpという）お
よびＮ側トランジスタＱun，Ｑvn，Ｑwn（以下、Ｑnと
いう）を駆動する。すなわち、ＰＷＭ制御インバータ回
路は、パルス幅変調された電圧指令Ｖout*に基づいて、
トランジスタＱup、……、Ｑwnをオン／オフ制御するこ
とで、出力電圧Ｖoutを制御する。
【０００３】具体的には、電圧指令Ｖout*が「Ｈigh」
のとき、Ｐ側のトランジスタ駆動回路３ａ〜３ｃでＰ側
トランジスタＱpをオン、Ｎ側のトランジスタ駆動回路
３ｄ〜３ｆでＮ側トランジスタＱnをオフとする。逆
に、電圧指令Ｖout*が「Ｌow」のとき、Ｐ側のトランジ
スタ駆動回路でＰ側トランジスタＱpをオフ、Ｎ側のト
ランジスタ駆動回路でＮ側トランジスタＱnをオンとす
る。このとき、Ｐ側トランジスタＱpとＮ側トランジス
タＱnとが同時にオンすると、電源Ｅを短絡することに
なり、過電流でトランジスタを破損する。これを防止す
るために、前述したデットタイム作成回路２のＯＮディ
レイ回路２ａ〜２ｆによって、トランジスタＱup、…
…、Ｑwnのオン／オフ状態を切り換えるとき、図１１に
示すように、入力側と出力側に短絡防止期間（デットタ
イム）△ｔonを設け、Ｐ側トランジスタＱpとＮ側トラ
ンジスタＱnとを同時にオフにしてから状態を切り換え
る。
のとき、Ｐ側のトランジスタ駆動回路３ａ〜３ｃでＰ側
トランジスタＱpをオン、Ｎ側のトランジスタ駆動回路
３ｄ〜３ｆでＮ側トランジスタＱnをオフとする。逆
に、電圧指令Ｖout*が「Ｌow」のとき、Ｐ側のトランジ
スタ駆動回路でＰ側トランジスタＱpをオフ、Ｎ側のト
ランジスタ駆動回路でＮ側トランジスタＱnをオンとす
る。このとき、Ｐ側トランジスタＱpとＮ側トランジス
タＱnとが同時にオンすると、電源Ｅを短絡することに
なり、過電流でトランジスタを破損する。これを防止す
るために、前述したデットタイム作成回路２のＯＮディ
レイ回路２ａ〜２ｆによって、トランジスタＱup、…
…、Ｑwnのオン／オフ状態を切り換えるとき、図１１に
示すように、入力側と出力側に短絡防止期間（デットタ
イム）△ｔonを設け、Ｐ側トランジスタＱpとＮ側トラ
ンジスタＱnとを同時にオフにしてから状態を切り換え
る。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のインバータ回路では、出力電流ｉoutが正（ｉout＞
０）のときの動作は、図９（ａ），（ｂ）に示すよう
に、Ｐ側トランジスタＱpとＮ側トランジスタＱnとを交
互にオンとする際、デットタイム△ｔonによって発生す
る出力端子Ｖoutのデットタイム△ｔpは、出力端子Ｖou
tが０Ｖになる。このとき、出力電圧Ｖoutは、デットタ
イム△ｔpの影響を受け、電圧指令Ｖout*より小さくな
る。これに対して、出力電流ｉoutが負（ｉout＜０）の
ときの動作は、図１０（ａ），（ｂ）に示すように、Ｐ
側トランジスタＱpとＮ側トランジスタＱnとを交互にオ
ンとする際、デットタイム△ｔonによって発生する出力
端子Ｖoutのデットタイム△ｔnは、出力端子ＶoutがＥ
になる。このとき、出力電圧Ｖoutは、デットタイム△
ｔnの影響を受け、電圧指令Ｖout*より大きくなる。こ
のように、従来のインバータ回路では、出力電圧Ｖout
が出力電流ｉoutの極性に依存し、電圧指令Ｖout**に出
力電圧Ｖoutが一致しないという問題があった。尚、出
力端子Ｖoutのデットタイム△ｔp、△ｔnはトランジス
タＱp、ＱnのＯＮディレイがあると、デットタイム△ｔ
onより小さくなる。つまり、デットタイム△ｔp、△ｔn
は厳密に言うとデットタイム△ｔonにイコールではな
く、トランジスタＱp、Ｑnやトランジスタ駆動回路３
ａ，３ｂに固有の特性であるＯＮディレイまたはＯＦＦ
ディレイに影響を受ける。従って、デットタイム△ｔ
p、△ｔnはデットタイム△ｔonより若干大きな値、また
は小さな値となる。その値は、トランジスタＱp、Ｑnや
トランジスタ駆動回路３ａ，３ｂの個体差（バラツキ）
によって変わるので、インバータの相ごとでも異なる。
来のインバータ回路では、出力電流ｉoutが正（ｉout＞
０）のときの動作は、図９（ａ），（ｂ）に示すよう
に、Ｐ側トランジスタＱpとＮ側トランジスタＱnとを交
互にオンとする際、デットタイム△ｔonによって発生す
る出力端子Ｖoutのデットタイム△ｔpは、出力端子Ｖou
tが０Ｖになる。このとき、出力電圧Ｖoutは、デットタ
イム△ｔpの影響を受け、電圧指令Ｖout*より小さくな
る。これに対して、出力電流ｉoutが負（ｉout＜０）の
ときの動作は、図１０（ａ），（ｂ）に示すように、Ｐ
側トランジスタＱpとＮ側トランジスタＱnとを交互にオ
ンとする際、デットタイム△ｔonによって発生する出力
端子Ｖoutのデットタイム△ｔnは、出力端子ＶoutがＥ
になる。このとき、出力電圧Ｖoutは、デットタイム△
ｔnの影響を受け、電圧指令Ｖout*より大きくなる。こ
のように、従来のインバータ回路では、出力電圧Ｖout
が出力電流ｉoutの極性に依存し、電圧指令Ｖout**に出
力電圧Ｖoutが一致しないという問題があった。尚、出
力端子Ｖoutのデットタイム△ｔp、△ｔnはトランジス
タＱp、ＱnのＯＮディレイがあると、デットタイム△ｔ
onより小さくなる。つまり、デットタイム△ｔp、△ｔn
は厳密に言うとデットタイム△ｔonにイコールではな
く、トランジスタＱp、Ｑnやトランジスタ駆動回路３
ａ，３ｂに固有の特性であるＯＮディレイまたはＯＦＦ
ディレイに影響を受ける。従って、デットタイム△ｔ
p、△ｔnはデットタイム△ｔonより若干大きな値、また
は小さな値となる。その値は、トランジスタＱp、Ｑnや
トランジスタ駆動回路３ａ，３ｂの個体差（バラツキ）
によって変わるので、インバータの相ごとでも異なる。
【０００５】この発明は、上述した事情に鑑みてなされ
たもので、出力電流の極性に依存することなく、出力電
圧の波形を電圧指令に一致させることができるインバー
タ回路を提供することを目的としている。
たもので、出力電流の極性に依存することなく、出力電
圧の波形を電圧指令に一致させることができるインバー
タ回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明においては、パルス幅変
調された電圧指令に基づいてトランジスタをオン／オフ
制御することにより、出力電圧のパルス幅を制御する
際、前記トランジスタのオン／オフ制御タイミングに短
絡防止期間を設けるインバータ回路において、出力電流
を検出する電流検出手段と、前記電圧指令の立ち上がり
または立ち下がりにおける、前記電流検出手段によって
検出された出力電流の極性を判別し、該出力電流の極性
に基づいて前記電圧指令の立ち上がりまたは立ち下がり
タイミングを補正する補正手段とを具備することを特徴
とする。
るために、請求項１記載の発明においては、パルス幅変
調された電圧指令に基づいてトランジスタをオン／オフ
制御することにより、出力電圧のパルス幅を制御する
際、前記トランジスタのオン／オフ制御タイミングに短
絡防止期間を設けるインバータ回路において、出力電流
を検出する電流検出手段と、前記電圧指令の立ち上がり
または立ち下がりにおける、前記電流検出手段によって
検出された出力電流の極性を判別し、該出力電流の極性
に基づいて前記電圧指令の立ち上がりまたは立ち下がり
タイミングを補正する補正手段とを具備することを特徴
とする。
【０００７】また、請求項２に記載の発明においては、
請求項１記載のインバータ回路において、前記補正手段
は、前記電圧指令の立ち上がりまたは立ち下がりにおけ
る、前記電流検出手段によって検出された出力電流の極
性を判別する極性判別手段と、前記極性判別手段によっ
て判別された出力電流の極性に基づいて前記電圧指令の
立ち上がりまたは立ち下がりタイミングを遅延させる遅
延手段とを備えることを特徴とする。
請求項１記載のインバータ回路において、前記補正手段
は、前記電圧指令の立ち上がりまたは立ち下がりにおけ
る、前記電流検出手段によって検出された出力電流の極
性を判別する極性判別手段と、前記極性判別手段によっ
て判別された出力電流の極性に基づいて前記電圧指令の
立ち上がりまたは立ち下がりタイミングを遅延させる遅
延手段とを備えることを特徴とする。
【０００８】また、請求項３に記載の発明においては、
請求項２記載のインバータ回路おいて、前記遅延手段
は、前記極性判別手段によって前記電圧指令の立ち上が
りにおける出力電流の極性が正と判別された場合、前記
電圧指令の立ち下がりを前記短絡防止期間分だけ遅延さ
せる一方、前記極性判別手段によって前記電圧指令の立
ち下がりにおける出力電流の極性が負と判別された場
合、前記電圧指令の立ち上がりを前記短絡防止期間分だ
け遅延させることを特徴とする。
請求項２記載のインバータ回路おいて、前記遅延手段
は、前記極性判別手段によって前記電圧指令の立ち上が
りにおける出力電流の極性が正と判別された場合、前記
電圧指令の立ち下がりを前記短絡防止期間分だけ遅延さ
せる一方、前記極性判別手段によって前記電圧指令の立
ち下がりにおける出力電流の極性が負と判別された場
合、前記電圧指令の立ち上がりを前記短絡防止期間分だ
け遅延させることを特徴とする。
【０００９】また、請求項４に記載の発明においては、
請求項２記載のインバータ回路において、前記極性判別
手段は、前記電流検出手段によって検出された出力電流
のゼロクロスを検出するゼロクロス検出手段を備え、前
記遅延手段は、前記極性判別手段によって前記出力電流
のゼロクロスが検出された場合、前記電圧指令の遅延を
無効にすることを特徴とする。
請求項２記載のインバータ回路において、前記極性判別
手段は、前記電流検出手段によって検出された出力電流
のゼロクロスを検出するゼロクロス検出手段を備え、前
記遅延手段は、前記極性判別手段によって前記出力電流
のゼロクロスが検出された場合、前記電圧指令の遅延を
無効にすることを特徴とする。
【００１０】また、請求項５に記載の発明においては、
パルス幅変調された電圧指令に基づいてトランジスタを
オン／オフ制御することにより、出力電圧のパルス幅を
制御する際、前記トランジスタのオン／オフ制御タイミ
ングに短絡防止期間を設けるインバータ回路において、
出力電流を検出する電流検出手段と、前記電流検出手段
によって検出された出力電流が正、負、あるいは負から
正または正から負への遷移状態のいずれであるかを検出
する状態判別手段と、前記極正判別手段によって検出さ
れた前記出力電流の状態に基づいて、前記電圧指令の立
ち上がりまたは立ち下がりにおける、前記出力電流の極
性を判別する極性判別手段と、前記電圧指令の立ち下が
りを第１の遅延時間だけ遅延させ、第１の補正指令とし
て出力するオフ遅延手段と、前記電圧指令の立ち上がり
を第２の遅延時間だけ遅延させ、第２の補正指令として
出力するオン遅延手段と、前記極性判別手段によって判
別された出力電流の極性に基づいて、前記電圧指令、前
記第１の補正指令、または前記第２の補正指令のいずれ
かを選択的に出力する切換手段と、前記切換手段から出
力される、前記電圧指令、前記第１の補正指令、または
前記第２の補正指令のいずれかによって前記トランジス
タをオン／オフ制御するトランジスタ駆動手段とを具備
することを特徴とする。
パルス幅変調された電圧指令に基づいてトランジスタを
オン／オフ制御することにより、出力電圧のパルス幅を
制御する際、前記トランジスタのオン／オフ制御タイミ
ングに短絡防止期間を設けるインバータ回路において、
出力電流を検出する電流検出手段と、前記電流検出手段
によって検出された出力電流が正、負、あるいは負から
正または正から負への遷移状態のいずれであるかを検出
する状態判別手段と、前記極正判別手段によって検出さ
れた前記出力電流の状態に基づいて、前記電圧指令の立
ち上がりまたは立ち下がりにおける、前記出力電流の極
性を判別する極性判別手段と、前記電圧指令の立ち下が
りを第１の遅延時間だけ遅延させ、第１の補正指令とし
て出力するオフ遅延手段と、前記電圧指令の立ち上がり
を第２の遅延時間だけ遅延させ、第２の補正指令として
出力するオン遅延手段と、前記極性判別手段によって判
別された出力電流の極性に基づいて、前記電圧指令、前
記第１の補正指令、または前記第２の補正指令のいずれ
かを選択的に出力する切換手段と、前記切換手段から出
力される、前記電圧指令、前記第１の補正指令、または
前記第２の補正指令のいずれかによって前記トランジス
タをオン／オフ制御するトランジスタ駆動手段とを具備
することを特徴とする。
【００１１】また、請求項６に記載の発明においては、
請求項５記載のインバータ回路において、前記切換手段
は、前記極性判別手段によって判別された出力電流の極
性が正の場合、前記オフ遅延手段によって遅延された第
１の補正指令を出力し、前記極性判別手段によって判別
された出力電流の極性が負の場合、前記オン遅延手段に
よって遅延された第２の補正指令を出力し、前記極性判
別手段によって判別された出力電流の極性が負から正ま
たは正から負への遷移状態である場合、前記電圧指令を
そのまま出力することを特徴とする。
請求項５記載のインバータ回路において、前記切換手段
は、前記極性判別手段によって判別された出力電流の極
性が正の場合、前記オフ遅延手段によって遅延された第
１の補正指令を出力し、前記極性判別手段によって判別
された出力電流の極性が負の場合、前記オン遅延手段に
よって遅延された第２の補正指令を出力し、前記極性判
別手段によって判別された出力電流の極性が負から正ま
たは正から負への遷移状態である場合、前記電圧指令を
そのまま出力することを特徴とする。
【００１２】この発明では、パルス幅変調された電圧指
令に基づいてトランジスタをオン／オフ制御することに
より、出力電圧のパルス幅を制御する際、前記トランジ
スタのオン／オフ制御タイミングに短絡防止期間を設け
るインバータ回路において、電流検出手段によって出力
電流を検出し、電圧指令の立ち上がりまたは立ち下がり
における、該電流検出手段によって検出された出力電流
の極性を判別し、補正手段によって、該出力電流の極性
に基づいて前記電圧指令の立ち上がりまたは立ち下がり
タイミングを補正する。この結果、出力電流の極性に依
存することなく、出力電圧の波形を電圧指令に一致させ
ることができる。
令に基づいてトランジスタをオン／オフ制御することに
より、出力電圧のパルス幅を制御する際、前記トランジ
スタのオン／オフ制御タイミングに短絡防止期間を設け
るインバータ回路において、電流検出手段によって出力
電流を検出し、電圧指令の立ち上がりまたは立ち下がり
における、該電流検出手段によって検出された出力電流
の極性を判別し、補正手段によって、該出力電流の極性
に基づいて前記電圧指令の立ち上がりまたは立ち下がり
タイミングを補正する。この結果、出力電流の極性に依
存することなく、出力電圧の波形を電圧指令に一致させ
ることができる。
【００１３】
Ａ．実施例の構成 Ａ−１．全体構成 図１は、本発明の実施例によるＰＷＭ制御インバータ回
路の構成を示すブロック図である。なお、図示の回路
は、１相分についてのみ記載しているが、３相インバー
タに適用するには、図示のＰＷＭ制御インバータ回路９
を電源Ｅに３回路並列接続すればよい。また、図におい
て、パルス変調回路１を省略しており、図７または図８
に対応する部分には同一の符号を付けている。前述した
従来技術において、図９に示したように、出力電流ｉou
t＞０で電圧指令Ｖout*が立ち上がるとき、デットタイ
ム△ｔpの影響が現れる。また、図１０に示したよう
に、出力電流ｉout＜０で電圧指令Ｖout*が立ち下がる
とき、デットタイム△ｔnの影響が現れる。このため、
電圧指令Ｖout*の立ち上がり、または立ち下がりで、出
力電流ｉoutの極性を判定すれば、デットタイム△ｔp、
△ｔnの影響を予測でき、補償することが可能になる。
以下、デットタイム△ｔp、△ｔnの影響の予測および補
償を実現するための回路構成を説明する。
路の構成を示すブロック図である。なお、図示の回路
は、１相分についてのみ記載しているが、３相インバー
タに適用するには、図示のＰＷＭ制御インバータ回路９
を電源Ｅに３回路並列接続すればよい。また、図におい
て、パルス変調回路１を省略しており、図７または図８
に対応する部分には同一の符号を付けている。前述した
従来技術において、図９に示したように、出力電流ｉou
t＞０で電圧指令Ｖout*が立ち上がるとき、デットタイ
ム△ｔpの影響が現れる。また、図１０に示したよう
に、出力電流ｉout＜０で電圧指令Ｖout*が立ち下がる
とき、デットタイム△ｔnの影響が現れる。このため、
電圧指令Ｖout*の立ち上がり、または立ち下がりで、出
力電流ｉoutの極性を判定すれば、デットタイム△ｔp、
△ｔnの影響を予測でき、補償することが可能になる。
以下、デットタイム△ｔp、△ｔnの影響の予測および補
償を実現するための回路構成を説明する。
【００１４】図において、デットタイム補償回路１０
は、電圧指令Ｖout*の立ち上がりまたは立ち下がりにお
いて、出力電流ｉoutの極性を判定し、該極性に応じて
電圧指令Ｖout*をＯＦＦディレイまたはＯＮディレイさ
せ（詳細は後述）、補正指令Ｖout**としてデットタイ
ム作成回路２に供給する。デットタイム作成回路２は、
上記補正指令Ｖout**をその立ち上がりまたは立ち下が
りにおいてデットタイム△ｔonだけ遅延させ、それぞれ
トランジスタ駆動回路３ａ，３ｄに供給する。
は、電圧指令Ｖout*の立ち上がりまたは立ち下がりにお
いて、出力電流ｉoutの極性を判定し、該極性に応じて
電圧指令Ｖout*をＯＦＦディレイまたはＯＮディレイさ
せ（詳細は後述）、補正指令Ｖout**としてデットタイ
ム作成回路２に供給する。デットタイム作成回路２は、
上記補正指令Ｖout**をその立ち上がりまたは立ち下が
りにおいてデットタイム△ｔonだけ遅延させ、それぞれ
トランジスタ駆動回路３ａ，３ｄに供給する。
【００１５】トランジスタ駆動回路３ａは、上記デット
タイム△ｔonだけ遅延された補正指令Ｖout**でＰ側ト
ランジスタＱpを駆動し、トランジスタ駆動回路３ｄ
は、上記デットタイム△ｔonだけ遅延された補正指令Ｖ
out**でＱ側トランジスタＱnを駆動する。Ｐ側トランジ
スタＱpおよびＮ側トランジスタＱnは、電源Ｅに直列接
続され、トランジスタ駆動回路３ａ，３ｄによってオン
／オフ制御されることにより、出力電圧Ｖoutを生成
し、後段の回路に出力する。また、電流検出器１１は、
出力線路に設けられており、前述したデットタイム補償
回路１０に出力電流ｉoutをフィードバックしている。
タイム△ｔonだけ遅延された補正指令Ｖout**でＰ側ト
ランジスタＱpを駆動し、トランジスタ駆動回路３ｄ
は、上記デットタイム△ｔonだけ遅延された補正指令Ｖ
out**でＱ側トランジスタＱnを駆動する。Ｐ側トランジ
スタＱpおよびＮ側トランジスタＱnは、電源Ｅに直列接
続され、トランジスタ駆動回路３ａ，３ｄによってオン
／オフ制御されることにより、出力電圧Ｖoutを生成
し、後段の回路に出力する。また、電流検出器１１は、
出力線路に設けられており、前述したデットタイム補償
回路１０に出力電流ｉoutをフィードバックしている。
【００１６】Ａ−２．デットタイム補償回路の構成 次に、図２は上述したデットタイム補償回路の構成を示
す回路図である。図において、ＯＦＦディレイ回路１０
ａは、図３に示すように、入力に対して出力の立ち下が
りを△ｔoffだけ遅延させるもので、具体的には、電圧
指令Ｖout*をデットタイム△ｔpだけ遅延させ、後述す
るスイッチ１０ｇの第１の端子に供給する。ＯＮディレ
イ回路１０ｂは、従来と同様に、入力に対して出力の立
ち上がりを△ｔonだけ遅延させるもので、具体的には、
電圧指令Ｖout*をデットタイム△ｔnだけ遅延させ、上
記スイッチ１０ｇの第３の端子に供給する。また、上記
スイッチ１０ｇの第２の端子には、電圧指令Ｖout*が直
接供給されている。
す回路図である。図において、ＯＦＦディレイ回路１０
ａは、図３に示すように、入力に対して出力の立ち下が
りを△ｔoffだけ遅延させるもので、具体的には、電圧
指令Ｖout*をデットタイム△ｔpだけ遅延させ、後述す
るスイッチ１０ｇの第１の端子に供給する。ＯＮディレ
イ回路１０ｂは、従来と同様に、入力に対して出力の立
ち上がりを△ｔonだけ遅延させるもので、具体的には、
電圧指令Ｖout*をデットタイム△ｔnだけ遅延させ、上
記スイッチ１０ｇの第３の端子に供給する。また、上記
スイッチ１０ｇの第２の端子には、電圧指令Ｖout*が直
接供給されている。
【００１７】次に、極性検出部１０ｃは、出力電流ｉou
tの極性を検出する。フリップフロップ回路１０ｄ，１
０ｅは、電圧指令Ｖout*に基づいて、該極性検出部１０
ｃの出力、すなわち出力電流ｉoutが、正（ｉout＞
０）、負（ｉout＜０）、負から正または正から負（ゼ
ロクロス）というように、どのような状態であるかを検
出する。具体的には、フリップフロップ回路１０ｄは、
電圧指令Ｖout*の立ち上がりで、出力電流ｉout＞０と
なると、出力ａを「Ｈ」とし、出力電流ｉout＜０とな
ると、出力ａを「Ｌ」とする。フリップフロップ回路１
０ｅは、電圧指令Ｖout*の立ち下がりで、出力電流ｉou
t＞０となると、出力ｂを「Ｈ」とし、出力電流ｉout＜
０となると、出力ｂを「Ｌ」とする。
tの極性を検出する。フリップフロップ回路１０ｄ，１
０ｅは、電圧指令Ｖout*に基づいて、該極性検出部１０
ｃの出力、すなわち出力電流ｉoutが、正（ｉout＞
０）、負（ｉout＜０）、負から正または正から負（ゼ
ロクロス）というように、どのような状態であるかを検
出する。具体的には、フリップフロップ回路１０ｄは、
電圧指令Ｖout*の立ち上がりで、出力電流ｉout＞０と
なると、出力ａを「Ｈ」とし、出力電流ｉout＜０とな
ると、出力ａを「Ｌ」とする。フリップフロップ回路１
０ｅは、電圧指令Ｖout*の立ち下がりで、出力電流ｉou
t＞０となると、出力ｂを「Ｈ」とし、出力電流ｉout＜
０となると、出力ｂを「Ｌ」とする。
【００１８】状態遷移テーブル１０ｆは、フリップフロ
ップ回路１０ｄ，１０ｅの出力に基づいて、出力電流ｉ
outが、正（ｉout＞０）、負（ｉout＜０）、負から正
または正から負（ゼロクロス）のいずれの状態であるか
を出力する。具体的には、フリップフロップ回路１０ｄ
の出力ａ、フリップフロップ回路１０ｅの出力ｂが
「Ｈ」＋「Ｈ」の場合には「１」、「Ｌ」＋「Ｌ」の場
合には「３」、「Ｌ」＋「Ｈ」または「Ｈ」＋「Ｌ」の
場合には「２」となる出力ｃを出力する。前述したスイ
ッチ１０ｇは、状態遷移テーブルの出力ｃに基づいて、
ＯＦＦディレイ回路１０ａからの出力、電圧指令Ｖou
t*、ＯＮディレイ回路１０ｂからの出力のいずれかを選
択的に補正指令Ｖout**として、図１に示すデットタイ
ム回路２に供給する。具体的には、出力ｃが「１」の場
合第１の端子を選択し、「２」の場合には第２の端子を
選択し、「３」の場合には第３の端子を選択する。
ップ回路１０ｄ，１０ｅの出力に基づいて、出力電流ｉ
outが、正（ｉout＞０）、負（ｉout＜０）、負から正
または正から負（ゼロクロス）のいずれの状態であるか
を出力する。具体的には、フリップフロップ回路１０ｄ
の出力ａ、フリップフロップ回路１０ｅの出力ｂが
「Ｈ」＋「Ｈ」の場合には「１」、「Ｌ」＋「Ｌ」の場
合には「３」、「Ｌ」＋「Ｈ」または「Ｈ」＋「Ｌ」の
場合には「２」となる出力ｃを出力する。前述したスイ
ッチ１０ｇは、状態遷移テーブルの出力ｃに基づいて、
ＯＦＦディレイ回路１０ａからの出力、電圧指令Ｖou
t*、ＯＮディレイ回路１０ｂからの出力のいずれかを選
択的に補正指令Ｖout**として、図１に示すデットタイ
ム回路２に供給する。具体的には、出力ｃが「１」の場
合第１の端子を選択し、「２」の場合には第２の端子を
選択し、「３」の場合には第３の端子を選択する。
【００１９】Ｂ．実施例の動作 次に、上述した実施例の動作について説明する。ここ
で、図４〜図６は、本実施例によるＰＷＭ制御インバー
タ回路の動作を説明するためのタイミングチャートであ
る。
で、図４〜図６は、本実施例によるＰＷＭ制御インバー
タ回路の動作を説明するためのタイミングチャートであ
る。
【００２０】まず、電圧指令Ｖout*が立ち上がるとき、
出力電流ｉoutが正（ｉout＞０）である場合（図４）に
は、図２に示すフリップフロップ回路１０ｄ，１０ｅで
は、それぞれ「Ｈ」、「Ｈ」が出力されるので、状態遷
移テーブル１０ｆでは「１」が出力される。したがっ
て、スイッチ１０ｇでは、第１の端子が選択されるの
で、電圧指令Ｖout*がＯＦＦディレイ回路１０ａによっ
て△ｔpだけＯＦＦディレイされる。すなわち、立ち下
がりが△ｔpだけ遅延された補正指令Ｖout**がデットタ
イム回路２に供給される。デットタイム回路２では、上
記補正指令Ｖout**の立ち上がりがデットタイム△ｔon
だけ遅延された信号がトランジスタ駆動回路３ａに出力
され、上記補正指令Ｖout**の立ち下がりがデットタイ
ム△ｔonだけ遅延された信号がトランジスタ駆動回路３
ｄに出力される。また、Ｐ側トランジスタＱpは、トラ
ンジスタ駆動回路３ａによって、駆動信号によってオン
／オフ制御され、一方、Ｎ側トランジスタＱnは、トラ
ンジスタ駆動回路３ｄによって、駆動信号によってオン
／オフ制御されることになる。この結果、出力電圧Ｖou
tの立ち上がりのときに発生するデットタイム△ｔpによ
る出力電圧の減分を指令Ｖout**の立ち下がりを△ｔpだ
け遅延させることで補償しているので、電圧指令Ｖout*
に応じた出力電圧Ｖoutが出力される。
出力電流ｉoutが正（ｉout＞０）である場合（図４）に
は、図２に示すフリップフロップ回路１０ｄ，１０ｅで
は、それぞれ「Ｈ」、「Ｈ」が出力されるので、状態遷
移テーブル１０ｆでは「１」が出力される。したがっ
て、スイッチ１０ｇでは、第１の端子が選択されるの
で、電圧指令Ｖout*がＯＦＦディレイ回路１０ａによっ
て△ｔpだけＯＦＦディレイされる。すなわち、立ち下
がりが△ｔpだけ遅延された補正指令Ｖout**がデットタ
イム回路２に供給される。デットタイム回路２では、上
記補正指令Ｖout**の立ち上がりがデットタイム△ｔon
だけ遅延された信号がトランジスタ駆動回路３ａに出力
され、上記補正指令Ｖout**の立ち下がりがデットタイ
ム△ｔonだけ遅延された信号がトランジスタ駆動回路３
ｄに出力される。また、Ｐ側トランジスタＱpは、トラ
ンジスタ駆動回路３ａによって、駆動信号によってオン
／オフ制御され、一方、Ｎ側トランジスタＱnは、トラ
ンジスタ駆動回路３ｄによって、駆動信号によってオン
／オフ制御されることになる。この結果、出力電圧Ｖou
tの立ち上がりのときに発生するデットタイム△ｔpによ
る出力電圧の減分を指令Ｖout**の立ち下がりを△ｔpだ
け遅延させることで補償しているので、電圧指令Ｖout*
に応じた出力電圧Ｖoutが出力される。
【００２１】また、電圧指令Ｖout*が立ち下がるとき、
出力電流ｉoutが負（ｉout＜０）である場合（図５）に
は、図２に示すフリップフロップ回路１０ｄ，１０ｅで
は、それぞれ「Ｌ」、「Ｌ」が出力されるので、状態遷
移テーブル１０ｆでは「３」が出力される。したがっ
て、スイッチ１０ｇでは、第３の端子が選択されるの
で、電圧指令Ｖout*がＯＮディレイ回路１０ｂによって
△ｔnだけＯＮディレイされる。すなわち、立ち上がり
△ｔnだけ遅延された補正指令Ｖout**がデットタイム回
路２に供給される。デットタイム回路２では、上記補正
指令Ｖout**の立ち上がりがデットタイム△ｔonだけ遅
延された信号がトランジスタ駆動回路３ａに出力され、
上記補正指令Ｖout**の立ち下がりがデットタイム△ｔo
nだけ遅延された信号がトランジスタ駆動回路３ｄに出
力される。また、Ｐ側トランジスタＱpは、トランジス
タ駆動回路３ａによって、オン／オフ制御され、一方、
Ｎ側トランジスタＱnは、トランジスタ駆動回路３ｄに
よって、オン／オフ制御されることになる。この結果、
出力電圧Ｖoutの立ち下がりのときに発生するデットタ
イム△ｔnによる出力電圧の増分を指令Ｖout**の立ち上
がりを△ｔnだけ遅延させることで補償しているので、
電圧指令Ｖout*に応じた出力電圧Ｖoutが出力される。
出力電流ｉoutが負（ｉout＜０）である場合（図５）に
は、図２に示すフリップフロップ回路１０ｄ，１０ｅで
は、それぞれ「Ｌ」、「Ｌ」が出力されるので、状態遷
移テーブル１０ｆでは「３」が出力される。したがっ
て、スイッチ１０ｇでは、第３の端子が選択されるの
で、電圧指令Ｖout*がＯＮディレイ回路１０ｂによって
△ｔnだけＯＮディレイされる。すなわち、立ち上がり
△ｔnだけ遅延された補正指令Ｖout**がデットタイム回
路２に供給される。デットタイム回路２では、上記補正
指令Ｖout**の立ち上がりがデットタイム△ｔonだけ遅
延された信号がトランジスタ駆動回路３ａに出力され、
上記補正指令Ｖout**の立ち下がりがデットタイム△ｔo
nだけ遅延された信号がトランジスタ駆動回路３ｄに出
力される。また、Ｐ側トランジスタＱpは、トランジス
タ駆動回路３ａによって、オン／オフ制御され、一方、
Ｎ側トランジスタＱnは、トランジスタ駆動回路３ｄに
よって、オン／オフ制御されることになる。この結果、
出力電圧Ｖoutの立ち下がりのときに発生するデットタ
イム△ｔnによる出力電圧の増分を指令Ｖout**の立ち上
がりを△ｔnだけ遅延させることで補償しているので、
電圧指令Ｖout*に応じた出力電圧Ｖoutが出力される。
【００２２】さらに、出力電流ｉoutがゼロクロスし、
正から負／負から正になった場合（図６）には、図２に
示すフリップフロップ回路１０ｄ，１０ｅでは、それぞ
れ「Ｌ」、「Ｈ」または「Ｈ」、「Ｌ」が出力されるの
で、状態遷移テーブル１０ｆでは「２」が出力される。
したがって、スイッチ１０ｇでは、第２の端子が選択さ
れるので、電圧指令Ｖout*がそのままデットタイム回路
２に供給される。デットタイム回路２では、上記補正指
令Ｖout**の立ち上がりがデットタイム△ｔonだけ遅延
された信号がトランジスタ駆動回路３ａに出力され、上
記補正指令Ｖout**の立ち下がりがデットタイム△ｔon
だけ遅延された信号がトランジスタ駆動回路３ｄに出力
される。また、Ｐ側トランジスタＱpは、トランジスタ
駆動回路３ａによって、オン／オフ制御され、一方、Ｎ
側トランジスタＱnは、トランジスタ駆動回路３ｄによ
って、オン／オフ制御されることになる。このとき、デ
ットタイムによる出力電圧の減少または増加がないの
で、電圧指令Ｖout*に応じた出力電圧Ｖoutが出力され
る。
正から負／負から正になった場合（図６）には、図２に
示すフリップフロップ回路１０ｄ，１０ｅでは、それぞ
れ「Ｌ」、「Ｈ」または「Ｈ」、「Ｌ」が出力されるの
で、状態遷移テーブル１０ｆでは「２」が出力される。
したがって、スイッチ１０ｇでは、第２の端子が選択さ
れるので、電圧指令Ｖout*がそのままデットタイム回路
２に供給される。デットタイム回路２では、上記補正指
令Ｖout**の立ち上がりがデットタイム△ｔonだけ遅延
された信号がトランジスタ駆動回路３ａに出力され、上
記補正指令Ｖout**の立ち下がりがデットタイム△ｔon
だけ遅延された信号がトランジスタ駆動回路３ｄに出力
される。また、Ｐ側トランジスタＱpは、トランジスタ
駆動回路３ａによって、オン／オフ制御され、一方、Ｎ
側トランジスタＱnは、トランジスタ駆動回路３ｄによ
って、オン／オフ制御されることになる。このとき、デ
ットタイムによる出力電圧の減少または増加がないの
で、電圧指令Ｖout*に応じた出力電圧Ｖoutが出力され
る。
【００２３】なお、上述した動作において、デットタイ
ムによる出力電圧Ｖoutの誤差を補償したとき、出力電
圧Ｖoutが△ｔpまたは△ｔnだけ遅れることになるが、
この遅れ時間は、指令Ｖ*を実現する時間に対して十分
小さいので無視できる。また、ＯＦＦディレイ回路１０
ａの△ｔp、ＯＮディレイ回路１０ｂの△ｔnは、独立し
て設定できるので、デットタイム作成回路２、トランジ
スタ駆動回路３、トランジスタＱp，Ｑnのターンオン／
ターンオフ特定のばらつきに応じて設定すれば、さらに
回路特性によるデットタイムの影響を補償することがで
きる。
ムによる出力電圧Ｖoutの誤差を補償したとき、出力電
圧Ｖoutが△ｔpまたは△ｔnだけ遅れることになるが、
この遅れ時間は、指令Ｖ*を実現する時間に対して十分
小さいので無視できる。また、ＯＦＦディレイ回路１０
ａの△ｔp、ＯＮディレイ回路１０ｂの△ｔnは、独立し
て設定できるので、デットタイム作成回路２、トランジ
スタ駆動回路３、トランジスタＱp，Ｑnのターンオン／
ターンオフ特定のばらつきに応じて設定すれば、さらに
回路特性によるデットタイムの影響を補償することがで
きる。
【００２４】
【発明の効果】以上、説明したように、この発明によれ
ば、出力電流の極性に依存することなく、出力電圧の波
形を電圧指令に一致させることができるという利点が得
られる。
ば、出力電流の極性に依存することなく、出力電圧の波
形を電圧指令に一致させることができるという利点が得
られる。
【図面の簡単な説明】
【図１】 本発明の一実施例によるＰＷＭ制御インバー
タ回路の構成を示すブロック図である。
タ回路の構成を示すブロック図である。
【図２】 同実施例のデットタイム補償回路の構成を示
すブロック図である。
すブロック図である。
【図３】 同実施例のＯＦＦディレイ回路によるＯＦＦ
ディレイを説明するための概念図である。
ディレイを説明するための概念図である。
【図４】 同実施例のＰＷＭ制御インバータ回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】 同実施例のＰＷＭ制御インバータ回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図６】 同実施例のＰＷＭ制御インバータ回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図７】 従来のＰＷＭ制御インバータ回路の構成を示
すブロック図である。
すブロック図である。
【図８】 従来のＰＷＭ制御インバータ回路の構成を示
すブロック図である。
すブロック図である。
【図９】 従来のＰＷＭ制御インバータ回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１０】 従来のＰＷＭ制御インバータ回路の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図１１】 ＯＮディレイ回路によるＯＮディレイを説
明するための概念図である。
明するための概念図である。
２ デットタイム作成回路 ３ トランジスタ駆動回路（トランジスタ駆動手段） １０ デットタイム補償回路（補正手段） １０ａ ＯＦＦディレイ回路（遅延手段、オフ遅延手
段） １０ｂ ＯＮディレイ回路（遅延手段、オン遅延手段） １０ｃ 極性検出部（極性判別手段、ゼロクロス検出手
段、状態判別手段） １０ｄ，１０ｅ フリップフロップ回路（極性判別手
段、状態判別手段） １０ｆ 状態遷移テーブル（極性判別手段、状態判別手
段） １０ｇ スイッチ（切換手段） １１ 電流検出器（電流検出手段） Ｑp Ｐ側トランジスタ Ｑn Ｎ側トランジスタ Ｅ 電源
段） １０ｂ ＯＮディレイ回路（遅延手段、オン遅延手段） １０ｃ 極性検出部（極性判別手段、ゼロクロス検出手
段、状態判別手段） １０ｄ，１０ｅ フリップフロップ回路（極性判別手
段、状態判別手段） １０ｆ 状態遷移テーブル（極性判別手段、状態判別手
段） １０ｇ スイッチ（切換手段） １１ 電流検出器（電流検出手段） Ｑp Ｐ側トランジスタ Ｑn Ｎ側トランジスタ Ｅ 電源
Claims (6)
- 【請求項１】 パルス幅変調された電圧指令に基づいて
トランジスタをオン／オフ制御することにより、出力電
圧のパルス幅を制御する際、前記トランジスタのオン／
オフ制御タイミングに短絡防止期間を設けるインバータ
回路において、 出力電流を検出する電流検出手段と、 前記電圧指令の立ち上がりまたは立ち下がりにおける、
前記電流検出手段によって検出された出力電流の極性を
判別し、該出力電流の極性に基づいて前記電圧指令の立
ち上がりまたは立ち下がりタイミングを補正する補正手
段とを具備することを特徴とするインバータ回路。 - 【請求項２】 前記補正手段は、 前記電圧指令の立ち上がりまたは立ち下がりにおける、
前記電流検出手段によって検出された出力電流の極性を
判別する極性判別手段と、 前記極性判別手段によって判別された出力電流の極性に
基づいて前記電圧指令の立ち上がりまたは立ち下がりタ
イミングを遅延させる遅延手段とを備えることを特徴と
する請求項１記載のインバータ回路。 - 【請求項３】 前記遅延手段は、前記極性判別手段によ
って前記電圧指令の立ち上がりにおける出力電流の極性
が正と判別された場合、前記電圧指令の立ち下がりを前
記短絡防止期間分だけ遅延させる一方、前記極性判別手
段によって前記電圧指令の立ち下がりにおける出力電流
の極性が負と判別された場合、前記電圧指令の立ち上が
りを前記短絡防止期間分だけ遅延させることを特徴とす
る請求項２記載のインバータ回路。 - 【請求項４】 前記極性判別手段は、前記電流検出手段
によって検出された出力電流のゼロクロスを検出するゼ
ロクロス検出手段を備え、 前記遅延手段は、前記極性判別手段によって前記出力電
流のゼロクロスが検出された場合、前記電圧指令の遅延
を無効にすることを特徴とする請求項２記載のインバー
タ回路。 - 【請求項５】 パルス幅変調された電圧指令に基づいて
トランジスタをオン／オフ制御することにより、出力電
圧のパルス幅を制御する際、前記トランジスタのオン／
オフ制御タイミングに短絡防止期間を設けるインバータ
回路において、 出力電流を検出する電流検出手段と、 前記電流検出手段によって検出された出力電流が正、
負、あるいは負から正または正から負への遷移状態のい
ずれであるかを検出する状態判別手段と、 前記極正判別手段によって検出された前記出力電流の状
態に基づいて、前記電圧指令の立ち上がりまたは立ち下
がりにおける、前記出力電流の極性を判別する極性判別
手段と、 前記電圧指令の立ち下がりを第１の遅延時間だけ遅延さ
せ、第１の補正指令として出力するオフ遅延手段と、 前記電圧指令の立ち上がりを第２の遅延時間だけ遅延さ
せ、第２の補正指令として出力するオン遅延手段と、 前記極性判別手段によって判別された出力電流の極性に
基づいて、前記電圧指令、前記第１の補正指令、または
前記第２の補正指令のいずれかを選択的に出力する切換
手段と、 前記切換手段から出力される、前記電圧指令、前記第１
の補正指令、または前記第２の補正指令のいずれかによ
って前記トランジスタをオン／オフ制御するトランジス
タ駆動手段とを具備することを特徴とするインバータ回
路。 - 【請求項６】 前記切換手段は、前記極性判別手段によ
って判別された出力電流の極性が正の場合、前記オフ遅
延手段によって遅延された第１の補正指令を出力し、前
記極性判別手段によって判別された出力電流の極性が負
の場合、前記オン遅延手段によって遅延された第２の補
正指令を出力し、前記極性判別手段によって判別された
出力電流の極性が負から正または正から負への遷移状態
である場合、前記電圧指令をそのまま出力することを特
徴とする請求項５記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208500A JPH1056781A (ja) | 1996-08-07 | 1996-08-07 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8208500A JPH1056781A (ja) | 1996-08-07 | 1996-08-07 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056781A true JPH1056781A (ja) | 1998-02-24 |
Family
ID=16557193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8208500A Pending JPH1056781A (ja) | 1996-08-07 | 1996-08-07 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001197745A (ja) * | 2000-01-07 | 2001-07-19 | Mitsubishi Electric Corp | 電力変換装置の保護制御方法および保護制御装置 |
| CN111817594A (zh) * | 2019-04-05 | 2020-10-23 | 英飞凌科技股份有限公司 | 用于确定半桥电流的极性的方法和半桥控制器 |
| KR20220026590A (ko) | 2019-09-13 | 2022-03-04 | 도시바 미쓰비시덴키 산교시스템 가부시키가이샤 | 전력 변환 장치 |
-
1996
- 1996-08-07 JP JP8208500A patent/JPH1056781A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001197745A (ja) * | 2000-01-07 | 2001-07-19 | Mitsubishi Electric Corp | 電力変換装置の保護制御方法および保護制御装置 |
| CN111817594A (zh) * | 2019-04-05 | 2020-10-23 | 英飞凌科技股份有限公司 | 用于确定半桥电流的极性的方法和半桥控制器 |
| KR20220026590A (ko) | 2019-09-13 | 2022-03-04 | 도시바 미쓰비시덴키 산교시스템 가부시키가이샤 | 전력 변환 장치 |
| US11929689B2 (en) | 2019-09-13 | 2024-03-12 | Toshiba Mitsubishi-Electric Industrial Systems Corporation | Power conversion device |
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