JP2891137B2 - 可変遅延回路 - Google Patents
可変遅延回路Info
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Description
【0001】
【産業上の利用分野】本発明は遅延回路に関し、特にパ
ルス信号の可変遅延を目的とする可変遅延回路に関す
る。
ルス信号の可変遅延を目的とする可変遅延回路に関す
る。
【0002】
【従来の技術】従来の可変遅延回路は、例えば、図5に
示す回路で構成される。図5において、パルス可変遅延
回路は、トランジスタQ5およびQ6と、定電流源I3お
よび固定抵抗器R5およびR6からなる差動論理回路と、
トランジスタQ7および定電流源I4からなるエミッタフ
ォロアと、容量負荷CLと、差動コンパレータCMPと
基準電圧発生回路DACとから構成される。本回路で
は、基準電圧発生回路DACに入力されるDATAを制
御することにより、入力パルスの遅延量を変える。
示す回路で構成される。図5において、パルス可変遅延
回路は、トランジスタQ5およびQ6と、定電流源I3お
よび固定抵抗器R5およびR6からなる差動論理回路と、
トランジスタQ7および定電流源I4からなるエミッタフ
ォロアと、容量負荷CLと、差動コンパレータCMPと
基準電圧発生回路DACとから構成される。本回路で
は、基準電圧発生回路DACに入力されるDATAを制
御することにより、入力パルスの遅延量を変える。
【0003】上記の可変遅延回路の詳細動作原理を、図
6に示す電圧波形に基づいて説明する。今、図6(1)
に示すパルスが入力された場合を考える。この時、トラ
ンジスタQ7のエミッタの電位(図中E点)は、図6
(2)に示す入力パルスの立ち上がりエッジの時点t6
から、電位(VCC−VBE(Q7))より電位(VCC-I3・
R5-VBE(Q7))へ、dV/dt=I4/CLの傾きで
降下する。また、入力パルスが時点t8で立ち下がる
と、E点の電位は電位(VCC-I3・R5-VBE(Q7))よ
り電位(VCC−VBE(Q7))へ速やかに立ち上がる。
またこの時、基準電圧発生回路DACの電圧V0をスレ
ッショルドとする差動コンパレータCMPの出力は、図
6(3)に示す通り、下降時のE点の電位=電圧V0、
となる時点t7で立ち上がる。また、立ち下がり時のE
点の電位=電圧V0、となる時点t9で立ち下がるパルス
となる。すなわち、差動コンパレータCMPの出力端子
QHおよびQL間に出力される出力パルスの立ち上がり遅
延時間Δtは、(t7−t6)となる。従って、基準電圧
発生回路DACの出力電圧V0を、つまり差動コンパレ
ータDACに入力するDATAを変えることにより、遅
延時間Δtを変えることができる。
6に示す電圧波形に基づいて説明する。今、図6(1)
に示すパルスが入力された場合を考える。この時、トラ
ンジスタQ7のエミッタの電位(図中E点)は、図6
(2)に示す入力パルスの立ち上がりエッジの時点t6
から、電位(VCC−VBE(Q7))より電位(VCC-I3・
R5-VBE(Q7))へ、dV/dt=I4/CLの傾きで
降下する。また、入力パルスが時点t8で立ち下がる
と、E点の電位は電位(VCC-I3・R5-VBE(Q7))よ
り電位(VCC−VBE(Q7))へ速やかに立ち上がる。
またこの時、基準電圧発生回路DACの電圧V0をスレ
ッショルドとする差動コンパレータCMPの出力は、図
6(3)に示す通り、下降時のE点の電位=電圧V0、
となる時点t7で立ち上がる。また、立ち下がり時のE
点の電位=電圧V0、となる時点t9で立ち下がるパルス
となる。すなわち、差動コンパレータCMPの出力端子
QHおよびQL間に出力される出力パルスの立ち上がり遅
延時間Δtは、(t7−t6)となる。従って、基準電圧
発生回路DACの出力電圧V0を、つまり差動コンパレ
ータDACに入力するDATAを変えることにより、遅
延時間Δtを変えることができる。
【0004】本発明と技術分野の類似する従来例とし
て、特開昭59−22436号がある。本例は、可変容
量ダイオードと抵抗により、CR時定数を変化させ、遅
延時間を制御する可変遅延回路に関するものである。
て、特開昭59−22436号がある。本例は、可変容
量ダイオードと抵抗により、CR時定数を変化させ、遅
延時間を制御する可変遅延回路に関するものである。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の可変遅延回路では、図6をみてわかる通り、差動コ
ンパレータCMPの出力の遅延時間は、パルスの立ち上
がりと立ち下がりで大きな差が生じる。そのため入力パ
ルスのパルス幅W0に対する出力パルスのパルス幅W1が
変動し、この変動量が大きくなると後段の回路の誤動作
等の一因となり易い問題を伴う。
来の可変遅延回路では、図6をみてわかる通り、差動コ
ンパレータCMPの出力の遅延時間は、パルスの立ち上
がりと立ち下がりで大きな差が生じる。そのため入力パ
ルスのパルス幅W0に対する出力パルスのパルス幅W1が
変動し、この変動量が大きくなると後段の回路の誤動作
等の一因となり易い問題を伴う。
【0006】上記の従来例と本発明とは、遅延を生じさ
せる原理において相違する。また、CR時定数による遅
延時間は、一般的に、温湿度等の条件に影響され易く安
定性に劣り、微妙な制御を行い難い問題を伴う。
せる原理において相違する。また、CR時定数による遅
延時間は、一般的に、温湿度等の条件に影響され易く安
定性に劣り、微妙な制御を行い難い問題を伴う。
【0007】本発明は、出力パルスのパルス幅を変える
ことなく入力パルスを遅延することができる可変遅延回
路を提供することを目的とする。
ことなく入力パルスを遅延することができる可変遅延回
路を提供することを目的とする。
【0008】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の可変遅延回路は、定電流源と2つのトラン
ジスタとを有して構成される第一の差動論理回路と、こ
の第一の差動論理回路の相補出力信号を入力信号とする
第二の差動論理回路とを備え、第一の差動論理回路の相
補出力信号の振幅を変化させ、第二の差動論理回路のパ
ルス信号の交差時点を変え、第二の差動論理回路からの
出力パルス信号の遅延時間を制御することを特徴として
いる。
め、本発明の可変遅延回路は、定電流源と2つのトラン
ジスタとを有して構成される第一の差動論理回路と、こ
の第一の差動論理回路の相補出力信号を入力信号とする
第二の差動論理回路とを備え、第一の差動論理回路の相
補出力信号の振幅を変化させ、第二の差動論理回路のパ
ルス信号の交差時点を変え、第二の差動論理回路からの
出力パルス信号の遅延時間を制御することを特徴として
いる。
【0009】また、上記の第一の差動論理回路はさらに
2つのトランジスタのコレクタ端子と接続された2つの
可変抵抗器を有し、この可変抵抗器の抵抗値により遅延
時間を制御するとよい。
2つのトランジスタのコレクタ端子と接続された2つの
可変抵抗器を有し、この可変抵抗器の抵抗値により遅延
時間を制御するとよい。
【0010】さらに、第一の差動論理回路は2つのトラ
ンジスタのコレクタ端子と接続された2つのMOSトラ
ンジスタを有し、このMOSトランジスタのゲート端子
への印加電圧値により遅延時間を制御するとよい。
ンジスタのコレクタ端子と接続された2つのMOSトラ
ンジスタを有し、このMOSトランジスタのゲート端子
への印加電圧値により遅延時間を制御するとよい。
【0011】なお、定電流源は可変定電流源であり、こ
の定電流源の電流値により遅延時間を制御するとよい。
の定電流源の電流値により遅延時間を制御するとよい。
【0012】
【作用】したがって、本発明の可変遅延回路によれば、
第二の差動論理回路は、定電流源と2つのトランジスタ
とを有して構成される第一の差動論理回路の相補出力信
号を入力信号とする。よって、第一の差動論理回路の相
補出力信号の振幅を変えることにより、第二の差動論理
回路からの出力パルス信号の遅延時間を変えることがで
きる。これらの差動入力回路構成により、時間軸に対す
るパルス信号の波形が、立ち上がり時と立ち下がり時と
で変化する。しかし、立ち上がり時と立ち下がり時との
時間差、つまりパルス幅は変わらない。
第二の差動論理回路は、定電流源と2つのトランジスタ
とを有して構成される第一の差動論理回路の相補出力信
号を入力信号とする。よって、第一の差動論理回路の相
補出力信号の振幅を変えることにより、第二の差動論理
回路からの出力パルス信号の遅延時間を変えることがで
きる。これらの差動入力回路構成により、時間軸に対す
るパルス信号の波形が、立ち上がり時と立ち下がり時と
で変化する。しかし、立ち上がり時と立ち下がり時との
時間差、つまりパルス幅は変わらない。
【0013】
【実施例】次に添付図面を参照して本発明による可変遅
延回路の実施例を詳細に説明する。図1〜図4を参照す
ると本発明の可変遅延回路が適用される可変遅延回路の
実施例が示されている。図1は第1の実施例の回路構成
図、図2は第1の実施例のタイミングチャート図、図3
は第2の実施例の回路図、図4は第3の実施例の回路図
である。
延回路の実施例を詳細に説明する。図1〜図4を参照す
ると本発明の可変遅延回路が適用される可変遅延回路の
実施例が示されている。図1は第1の実施例の回路構成
図、図2は第1の実施例のタイミングチャート図、図3
は第2の実施例の回路図、図4は第3の実施例の回路図
である。
【0014】図1において、第1の実施例の可変遅延回
路は、第一の差動論理回路イと第2の差動論理回路ロと
により構成される。これらの構成部である第一の差動論
理回路イは、トランジスタQ1およびQ2、定電流源I
1、可変抵抗器VR1およびVR2から成る。また第一の
差動論理回路イに接続される第二の差動論理回路ロは、
トランジスタQ3およびQ4、定電流源I2、固定抵抗器
R3およびR4により成る。
路は、第一の差動論理回路イと第2の差動論理回路ロと
により構成される。これらの構成部である第一の差動論
理回路イは、トランジスタQ1およびQ2、定電流源I
1、可変抵抗器VR1およびVR2から成る。また第一の
差動論理回路イに接続される第二の差動論理回路ロは、
トランジスタQ3およびQ4、定電流源I2、固定抵抗器
R3およびR4により成る。
【0015】第一の差動論理回路イのトランジスタQ1
のベース端子へは入力パルス10が印加される。この入
力パルス10は、各トランジスタQ1およびQ2で増幅さ
れ、その増幅度は可変抵抗器VR1およびVR2の抵抗値
により可変とされる。
のベース端子へは入力パルス10が印加される。この入
力パルス10は、各トランジスタQ1およびQ2で増幅さ
れ、その増幅度は可変抵抗器VR1およびVR2の抵抗値
により可変とされる。
【0016】第一の差動論理回路イを構成するトランジ
スタQ1およびQ2のコレクタ端子は、それぞれ第二の差
動論理回路ロを構成するトランジスタQ3およびQ4のベ
ース端子へ接続される。よって、第一の差動諭理回路イ
の可変抵抗器VR1およびVR2の抵抗値を変えることに
より第一の出力信号のパルス信号AおよびBの振幅値を
変えれば、出力端子O1およびO2から出力される出力パ
ルス信号の遅延時間を変えることができる。
スタQ1およびQ2のコレクタ端子は、それぞれ第二の差
動論理回路ロを構成するトランジスタQ3およびQ4のベ
ース端子へ接続される。よって、第一の差動諭理回路イ
の可変抵抗器VR1およびVR2の抵抗値を変えることに
より第一の出力信号のパルス信号AおよびBの振幅値を
変えれば、出力端子O1およびO2から出力される出力パ
ルス信号の遅延時間を変えることができる。
【0017】図2(a)〜(c)は、図1の可変遅延回
路の主要部の波形の関係を示している。図2(a)の入
力パルス10において、図2(b)が第一の差動論理回
路イの出力パルス信号の振幅が小さい場合を、図2
(c)が振幅が大きい場合をそれぞれ示している。
路の主要部の波形の関係を示している。図2(a)の入
力パルス10において、図2(b)が第一の差動論理回
路イの出力パルス信号の振幅が小さい場合を、図2
(c)が振幅が大きい場合をそれぞれ示している。
【0018】図2(a)〜(c)のタイミング関係にお
いて、時点t0が入力パルス10の立ち上りの時点、時
点t1が図2(b)のパルス信号A1およびB1の交差時
点、時点t2が図2(c)のパルス信号A2およびB2の
交差時点、をそれぞれ表す。また、時点t3が入力パル
ス10の立ち下りの時点、時点t4が図2(b)のパル
ス信号A1およびB1の交差時点、時点t5が図2(c)
のパルス信号A2およびB2の交差時点、をそれぞれ表
す。
いて、時点t0が入力パルス10の立ち上りの時点、時
点t1が図2(b)のパルス信号A1およびB1の交差時
点、時点t2が図2(c)のパルス信号A2およびB2の
交差時点、をそれぞれ表す。また、時点t3が入力パル
ス10の立ち下りの時点、時点t4が図2(b)のパル
ス信号A1およびB1の交差時点、時点t5が図2(c)
のパルス信号A2およびB2の交差時点、をそれぞれ表
す。
【0019】上記のタイミングの関係からわかるよう
に、第一の差動論理回路イの出力パルスの振幅を大きく
とれば、第二の差動諭理回路ロの動作が遅れ遅延時間が
大きくなる。この第一の差動論理回路イの出力パルスの
振幅は、可変抵抗器VR1およびVR2の抵抗値を変える
ことにより連続的に変化させることができる。連続的な
出力パルス振幅値の変化により、遅延時間を連続的に変
化させることができる。
に、第一の差動論理回路イの出力パルスの振幅を大きく
とれば、第二の差動諭理回路ロの動作が遅れ遅延時間が
大きくなる。この第一の差動論理回路イの出力パルスの
振幅は、可変抵抗器VR1およびVR2の抵抗値を変える
ことにより連続的に変化させることができる。連続的な
出力パルス振幅値の変化により、遅延時間を連続的に変
化させることができる。
【0020】時間軸に対するパルス信号A点およびB点
の波形が、立ち上がり時と立ち下がり時とで異なってい
るが、パルス時間幅は変わらない。これは、受信回路が
差動入力となっているためである。よって、出力端子O
1およびO2における出力パルスのパルス幅となる、パル
ス信号A点およびB点における立ち上がり時と立ち下が
り時の交差点の時間差に、変動が生じない。但し、パル
スの移動、つまり交差点の時間軸における位置の変動が
生じる。この位置変動が遅延時間の変化となる。
の波形が、立ち上がり時と立ち下がり時とで異なってい
るが、パルス時間幅は変わらない。これは、受信回路が
差動入力となっているためである。よって、出力端子O
1およびO2における出力パルスのパルス幅となる、パル
ス信号A点およびB点における立ち上がり時と立ち下が
り時の交差点の時間差に、変動が生じない。但し、パル
スの移動、つまり交差点の時間軸における位置の変動が
生じる。この位置変動が遅延時間の変化となる。
【0021】図3は本発明の第2の実施例を示す回路図
である。本実施例は、第1の実施例の可変抵抗器VR
1、VR2をMOSトランジスタM1、M2に置き代えたも
のである。MOSトランジスタM1、M2のゲート端子の
電圧を変動させ抵抗値の変動と等価的な動作をさせる。
MOSトランジスタM1、M2のゲート端子の電圧変動
は、入力パルスの一定振幅において、出力パルスの振幅
値を変動させる。出力パルスの振幅値の変動は、遅延時
間の変動となる。この動作の原理は第1の実施例と同様
である。
である。本実施例は、第1の実施例の可変抵抗器VR
1、VR2をMOSトランジスタM1、M2に置き代えたも
のである。MOSトランジスタM1、M2のゲート端子の
電圧を変動させ抵抗値の変動と等価的な動作をさせる。
MOSトランジスタM1、M2のゲート端子の電圧変動
は、入力パルスの一定振幅において、出力パルスの振幅
値を変動させる。出力パルスの振幅値の変動は、遅延時
間の変動となる。この動作の原理は第1の実施例と同様
である。
【0022】図4は本発明の第3の実施例の回路図であ
る。本実施例は、トランジスタQ1およびQ2、可変定電
流源VI1、固定抵抗器R1およびR2からなる第一の差
動論理回路と、それに接続される第二の差動論理回路と
により構成される。なお第二の差動論理回路は、トラン
ジスタQ3およびQ4、定電流源I2、固定抵抗器R3およ
びR4により構成される。第一の差動論理回路の可変電
流源VI1の電流値を変動させることにより出力パルス
の振幅値を変動させる。出力パルス以降の動作の原理は
第1の実施例と同様である。
る。本実施例は、トランジスタQ1およびQ2、可変定電
流源VI1、固定抵抗器R1およびR2からなる第一の差
動論理回路と、それに接続される第二の差動論理回路と
により構成される。なお第二の差動論理回路は、トラン
ジスタQ3およびQ4、定電流源I2、固定抵抗器R3およ
びR4により構成される。第一の差動論理回路の可変電
流源VI1の電流値を変動させることにより出力パルス
の振幅値を変動させる。出力パルス以降の動作の原理は
第1の実施例と同様である。
【0023】上記の各実施例によれば、立ち上がり時と
立ち下がり時の遅延時間差を同じにすることができるた
め、パルス幅に変動のない出力パルスを得ることができ
る。
立ち下がり時の遅延時間差を同じにすることができるた
め、パルス幅に変動のない出力パルスを得ることができ
る。
【0024】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。
【0025】
【発明の効果】以上の説明より明かなように、本発明の
可変遅延回路は、第二の差動論理回路が、第一の差動論
理回路の相補出力信号を入力信号とする。よって、第一
の差動論理回路の相補出力信号の振幅を変えることによ
り、第二の差動論理回路の出力パルス信号の遅延時間を
変えることができる。これらの差動入力回路の接続構成
により、時間軸に対するパルス信号の波形が、立ち上が
り時と立ち下がり時とで変化する。しかし、立ち上がり
時と立ち下がり時との時間差、つまりパルス幅は変わら
ない。よって、パルス幅に変動のない可変遅延を得るこ
とができる。
可変遅延回路は、第二の差動論理回路が、第一の差動論
理回路の相補出力信号を入力信号とする。よって、第一
の差動論理回路の相補出力信号の振幅を変えることによ
り、第二の差動論理回路の出力パルス信号の遅延時間を
変えることができる。これらの差動入力回路の接続構成
により、時間軸に対するパルス信号の波形が、立ち上が
り時と立ち下がり時とで変化する。しかし、立ち上がり
時と立ち下がり時との時間差、つまりパルス幅は変わら
ない。よって、パルス幅に変動のない可変遅延を得るこ
とができる。
【図1】本発明の可変遅延回路の第1の実施例を示す回
路図である。
路図である。
【図2】実施例の動作を説明するための波形例図であ
る。
る。
【図3】第2の実施例を示す回路図である。
【図4】第3の実施例を示す回路図である。
【図5】従来の可変遅延回路の回路図例である。
【図6】図6の動作を説明するための波形図である。
10 入力パルス Q1、Q2、Q3、Q4 トランジスタ M1、M2 MOSトランジスタ I1〜I4 定電流源 R1〜R6 固定抵抗器 VR1、VR2 可変抵抗器 CL 容量負荷 CMP コンパレータ DAC 基準電圧発生回路 DATA 基準電圧発生回路制御信号 O1、O2 出力端子 VCC 電源
Claims (4)
- 【請求項1】 定電流源と2つのトランジスタとを有し
て構成される第一の差動論理回路と、 該第一の差動論理回路の相補出力信号を入力信号とする
第二の差動論理回路とを備え、 前記第一の差動論理回路の相補出力信号の振幅を変化さ
せ、前記第二の差動論理回路のパルス信号の交差時点を
変え、前記第二の差動論理回路からの出力パルス信号の
遅延時間を制御することを特徴とする可変遅延回路。 - 【請求項2】 前記第一の差動論理回路はさらに前記2
つのトランジスタのコレクタ端子と接続された2つの可
変抵抗器を有し、該可変抵抗器の抵抗値により前記遅延
時間を制御することを特徴とする請求項1記載の可変遅
延回路。 - 【請求項3】 前記第一の差動論理回路はさらに前記2
つのトランジスタのコレクタ端子と接続された2つのM
OSトランジスタを有し、該MOSトランジスタのゲー
ト端子への印加電圧値により前記遅延時間を制御するこ
とを特徴とする請求項1記載の可変遅延回路。 - 【請求項4】 前記定電流源は可変定電流源であり、該
定電流源の電流値により前記遅延時間を制御することを
特徴とする請求項1記載の可変遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7151339A JP2891137B2 (ja) | 1995-06-19 | 1995-06-19 | 可変遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7151339A JP2891137B2 (ja) | 1995-06-19 | 1995-06-19 | 可変遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098616A JPH098616A (ja) | 1997-01-10 |
JP2891137B2 true JP2891137B2 (ja) | 1999-05-17 |
Family
ID=15516417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7151339A Expired - Fee Related JP2891137B2 (ja) | 1995-06-19 | 1995-06-19 | 可変遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2891137B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100333689B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 저전력지연회로 |
JP3842560B2 (ja) * | 2001-01-18 | 2006-11-08 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6149517A (ja) * | 1984-08-17 | 1986-03-11 | Mitsubishi Electric Corp | パルス発生回路 |
JPH01177612U (ja) * | 1988-06-01 | 1989-12-19 |
-
1995
- 1995-06-19 JP JP7151339A patent/JP2891137B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH098616A (ja) | 1997-01-10 |
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