JP2002230710A - 磁気記録書き込み回路 - Google Patents
磁気記録書き込み回路Info
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- JP2002230710A JP2002230710A JP2001028701A JP2001028701A JP2002230710A JP 2002230710 A JP2002230710 A JP 2002230710A JP 2001028701 A JP2001028701 A JP 2001028701A JP 2001028701 A JP2001028701 A JP 2001028701A JP 2002230710 A JP2002230710 A JP 2002230710A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/022—H-Bridge head driver circuit, the "H" configuration allowing to inverse the current direction in the head
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
Abstract
(57)【要約】
【課題】 磁気記録装置において、書き込み電流波形を
任意に制御して、短時間に書き込み動作が可能となる書
き込み回路を得る。 【解決手段】 書き込み電流値の立ち上がり時および立
ち下がり時に、通常の書き込み電流値に対して電流値を
増加させ、かつ立ち上がりおよび立ち下がりのオーバー
シュート時に通常の書き込み電流値に対して電流値を減
少させて、オーバーシュートを早急に回復させることが
できる回路構成による。
任意に制御して、短時間に書き込み動作が可能となる書
き込み回路を得る。 【解決手段】 書き込み電流値の立ち上がり時および立
ち下がり時に、通常の書き込み電流値に対して電流値を
増加させ、かつ立ち上がりおよび立ち下がりのオーバー
シュート時に通常の書き込み電流値に対して電流値を減
少させて、オーバーシュートを早急に回復させることが
できる回路構成による。
Description
【０００１】
【発明の属する技術分野】この発明は、ＨＤＤ、ＦＤＤ
等磁気記録装置の書き込み回路に関するもので、さらに
詳しくは書き込み時に、書き込み電流波形を任意に制御
できる磁気記録書き込み回路に関するものである。
等磁気記録装置の書き込み回路に関するもので、さらに
詳しくは書き込み時に、書き込み電流波形を任意に制御
できる磁気記録書き込み回路に関するものである。
【０００２】
【従来の技術】図４は従来の磁気記録装置における書き
込み回路部を示した回路図で、以下にその回路構成を説
明する。
込み回路部を示した回路図で、以下にその回路構成を説
明する。
【０００３】図４において、１は磁気記録装置のヘッド
部で、等価回路として、インダクタンスＬ１、抵抗Ｒ
１、コンデンサＣ１、およびヘッド１の共振周波数での
インピーダンスを下げるためのダンピング抵抗Ｒ３で表
わされている。また、Ｉ１は、書き込み電流Ｉｗの基準
となる基準電流源であり、一方の端子がＮＰＮトランジ
スタＱ１のコレクタ及びＮＰＮトランジスタＱ２のベー
スに接続されている。さらにＮＰＮトランジスタＱ１の
ベースはＮＰＮトランジスタＱ２のエミッタ及びＮＰＮ
トランジスタＱ１６のベースに接続され、ＮＰＮトラン
ジスタＱ２のコレクタ、及び電流源Ｉ１の他方の端子は
第三の電源Ｖ３に接続されている。またさらにＮＰＮト
ランジスタＱ１のエミッタおよびＮＰＮトランジスタＱ
１６のエミッタはそれぞれ抵抗Ｒ４、Ｒ５を介して第２
の電源Ｖ２に接続されている。
部で、等価回路として、インダクタンスＬ１、抵抗Ｒ
１、コンデンサＣ１、およびヘッド１の共振周波数での
インピーダンスを下げるためのダンピング抵抗Ｒ３で表
わされている。また、Ｉ１は、書き込み電流Ｉｗの基準
となる基準電流源であり、一方の端子がＮＰＮトランジ
スタＱ１のコレクタ及びＮＰＮトランジスタＱ２のベー
スに接続されている。さらにＮＰＮトランジスタＱ１の
ベースはＮＰＮトランジスタＱ２のエミッタ及びＮＰＮ
トランジスタＱ１６のベースに接続され、ＮＰＮトラン
ジスタＱ２のコレクタ、及び電流源Ｉ１の他方の端子は
第三の電源Ｖ３に接続されている。またさらにＮＰＮト
ランジスタＱ１のエミッタおよびＮＰＮトランジスタＱ
１６のエミッタはそれぞれ抵抗Ｒ４、Ｒ５を介して第２
の電源Ｖ２に接続されている。
【０００４】ＮＰＮトランジスタＱ１６のコレクタは、
ＮＰＮトランジスタＱ１７、Ｑ１８のエミッタに接続さ
れ、ＮＰＮトランジスタＱ１７、Ｑ１８のコレクタはそ
れぞれＮＰＮトランジスタＱ１９、Ｑ２０のエミッタに
接続される。このＮＰＮトランジスタＱ１９、Ｑ２０の
コレクタは第１の電源Ｖ１に接続され、さらにＮＰＮト
ランジスタＱ１７、Ｑ１８のコレクタ間にヘッド部１が
接続される。ＮＰＮトランジスタＱ１７、Ｑ１８、Ｑ１
９、Ｑ２０のベースはそれぞれ端子Ｊ、Ｋ、Ｌ、Ｍに接
続される。図４において、ＮＰＮトランジスタＱ１６の
コレクタには、カレントミラー構成により、基準電流Ｉ
１に対して、ＮＰＮトランジスタＱ１とＮＰＮトランジ
スタＱ１６のトランジスタサイズに比例した電流Ｉ５が
流れる。
ＮＰＮトランジスタＱ１７、Ｑ１８のエミッタに接続さ
れ、ＮＰＮトランジスタＱ１７、Ｑ１８のコレクタはそ
れぞれＮＰＮトランジスタＱ１９、Ｑ２０のエミッタに
接続される。このＮＰＮトランジスタＱ１９、Ｑ２０の
コレクタは第１の電源Ｖ１に接続され、さらにＮＰＮト
ランジスタＱ１７、Ｑ１８のコレクタ間にヘッド部１が
接続される。ＮＰＮトランジスタＱ１７、Ｑ１８、Ｑ１
９、Ｑ２０のベースはそれぞれ端子Ｊ、Ｋ、Ｌ、Ｍに接
続される。図４において、ＮＰＮトランジスタＱ１６の
コレクタには、カレントミラー構成により、基準電流Ｉ
１に対して、ＮＰＮトランジスタＱ１とＮＰＮトランジ
スタＱ１６のトランジスタサイズに比例した電流Ｉ５が
流れる。
【０００５】次に、図５に端子Ｊ、Ｋ、Ｌ、Ｍの入力電
圧波形、およびその時のＩ２、Ｉ３、Ｉ４、Ｉ５、Ｉｗ
の電流波形をそれぞれ示す。まず、Ｔ９に示す期間にお
いて、端子ＫおよびＬにはＬ、また端子ＪおよびＭには
Ｈの信号が印加され、従ってＮＰＮトランジスタＱ１９
およびＮＰＮトランジスタＱ１８はオフ、またＮＰＮト
ランジスタＱ１７およびＮＰＮトランジスタＱ２０はオ
ンとなり、これにより電流はＴ９の期間においては、電
源Ｖ１からＮＰＮトランジスタＱ２０を通りヘッド部１
の電流Ｉｗとなり、さらにＮＰＮトランジスタＱ１７を
流れる電流Ｉ３から電流Ｉ５が流れることになる。ま
た、Ｔ１０に示す期間においては、電源Ｖ１からＮＰＮ
トランジスタＱ１９を通りヘッド部１の電流ＩｗはＴ９
の期間の逆方向の電流となり、さらにＮＰＮトランジス
タＱ１８を流れる電流Ｉ２から電流Ｉ５が流れることに
なる。
圧波形、およびその時のＩ２、Ｉ３、Ｉ４、Ｉ５、Ｉｗ
の電流波形をそれぞれ示す。まず、Ｔ９に示す期間にお
いて、端子ＫおよびＬにはＬ、また端子ＪおよびＭには
Ｈの信号が印加され、従ってＮＰＮトランジスタＱ１９
およびＮＰＮトランジスタＱ１８はオフ、またＮＰＮト
ランジスタＱ１７およびＮＰＮトランジスタＱ２０はオ
ンとなり、これにより電流はＴ９の期間においては、電
源Ｖ１からＮＰＮトランジスタＱ２０を通りヘッド部１
の電流Ｉｗとなり、さらにＮＰＮトランジスタＱ１７を
流れる電流Ｉ３から電流Ｉ５が流れることになる。ま
た、Ｔ１０に示す期間においては、電源Ｖ１からＮＰＮ
トランジスタＱ１９を通りヘッド部１の電流ＩｗはＴ９
の期間の逆方向の電流となり、さらにＮＰＮトランジス
タＱ１８を流れる電流Ｉ２から電流Ｉ５が流れることに
なる。
【０００６】ここで、ヘッド部１に流れる電流Ｌｗはヘ
ッドのインダクタンスＬ１、寄生容量Ｃ１、抵抗Ｒ１、
ダンピング抵抗Ｒ３の影響により図５に示すような波形
となる。すなわち、ａ７は書き込み電流の立ち上がり
時、ａ８は立ち上がり時のオーバーシュート回復時、で
あり続く一方の極性の書き込み定常時を経て、ａ９は書
き込み電流の立ち下り時、ａ１０は立下り時のオーバー
シュート回復時、であり他方の極性の書き込み定常時へ
と続く波形を形成する。
ッドのインダクタンスＬ１、寄生容量Ｃ１、抵抗Ｒ１、
ダンピング抵抗Ｒ３の影響により図５に示すような波形
となる。すなわち、ａ７は書き込み電流の立ち上がり
時、ａ８は立ち上がり時のオーバーシュート回復時、で
あり続く一方の極性の書き込み定常時を経て、ａ９は書
き込み電流の立ち下り時、ａ１０は立下り時のオーバー
シュート回復時、であり他方の極性の書き込み定常時へ
と続く波形を形成する。
【０００７】このように従来の磁気記録書き込み回路に
おいては、ヘッド部１に流れる電流Ｌｗ、すなわち磁気
記録装置の書き込み電流波形において、図５に示す書き
込み電流の立ち上がり時ａ７での立ち上がり速度やオー
バーシュート量、またはオーバーシュート回復時ａ８に
おける回復時間、また書き込み電流の立ち下り時ａ９で
の立ち下り速度やオーバーシュート量、またはオーバー
シュート回復時ａ１０における回復時間のようなファク
ターを任意に制御することはできなかった。また、米国
特許公報ＵＳＰ５８６９８８に、書き込み電流立ち上が
り時に固定値として書き込み電流値を増加させる構成は
提案されているが、オーバーシュート量およびオーバー
シュート回復時間の制御や、基準電流Ｉ１の変化に対し
て書き込み電流値を変化させることができるような磁気
記録書き込み回路に関しては、従来存在しなかった。
おいては、ヘッド部１に流れる電流Ｌｗ、すなわち磁気
記録装置の書き込み電流波形において、図５に示す書き
込み電流の立ち上がり時ａ７での立ち上がり速度やオー
バーシュート量、またはオーバーシュート回復時ａ８に
おける回復時間、また書き込み電流の立ち下り時ａ９で
の立ち下り速度やオーバーシュート量、またはオーバー
シュート回復時ａ１０における回復時間のようなファク
ターを任意に制御することはできなかった。また、米国
特許公報ＵＳＰ５８６９８８に、書き込み電流立ち上が
り時に固定値として書き込み電流値を増加させる構成は
提案されているが、オーバーシュート量およびオーバー
シュート回復時間の制御や、基準電流Ｉ１の変化に対し
て書き込み電流値を変化させることができるような磁気
記録書き込み回路に関しては、従来存在しなかった。
【０００８】
【発明が解決しようとする課題】本願は、磁気記録書き
込み回路において、書き込み電流の立ち上がり時間、ま
たは立下り時間を自由に変更し、書き込みに要する時間
およびオーバーシュート量を任意に制御できる磁気記録
書き込み回路を得ることを目的とする。
込み回路において、書き込み電流の立ち上がり時間、ま
たは立下り時間を自由に変更し、書き込みに要する時間
およびオーバーシュート量を任意に制御できる磁気記録
書き込み回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】第１の発明に係る磁気記
録書き込み回路は、書き込み電流値の立ち上がり時およ
び立ち下がり時に書き込み電流値に対して増加させた増
加電流値を設定し、かつ立ち上がりおよび立ち下がりの
オーバーシュート時に書き込み電流値に対して減少させ
た減少電流値を設定するものである。
録書き込み回路は、書き込み電流値の立ち上がり時およ
び立ち下がり時に書き込み電流値に対して増加させた増
加電流値を設定し、かつ立ち上がりおよび立ち下がりの
オーバーシュート時に書き込み電流値に対して減少させ
た減少電流値を設定するものである。
【００１０】第２の発明に係る磁気記録書き込み回路
は、増加電流値は、書き込み電流値を変化させた場合、
書き込み電流値と同じ変化率で変化するものである。
は、増加電流値は、書き込み電流値を変化させた場合、
書き込み電流値と同じ変化率で変化するものである。
【００１１】第３の発明に係る磁気記録書き込み回路
は、減少電流値はダンピングトランジスタをオンさせる
ことにより、書き込み電流値より減少させるものであ
る。
は、減少電流値はダンピングトランジスタをオンさせる
ことにより、書き込み電流値より減少させるものであ
る。
【００１２】第４の発明に係る磁気記録書き込み回路
は、減少電流値は負荷トランジスタをオフさせることに
より、書き込み電流値より減少させるものである。
は、減少電流値は負荷トランジスタをオフさせることに
より、書き込み電流値より減少させるものである。
【００１３】第５の発明に係る磁気記録書き込み回路
は、ヘッド部への電流供給は電流ソーストランジスタと
少なくとも一つのダンピングトランジスタを並列結合し
たトランジスタ群を介して行われ、さらに、基準電流源
とミラー回路を構成したミラートランジスタを介して、
複数の負荷トランジスタによりヘッド部より電流排出さ
れる回路構成である。
は、ヘッド部への電流供給は電流ソーストランジスタと
少なくとも一つのダンピングトランジスタを並列結合し
たトランジスタ群を介して行われ、さらに、基準電流源
とミラー回路を構成したミラートランジスタを介して、
複数の負荷トランジスタによりヘッド部より電流排出さ
れる回路構成である。
【００１４】第６の発明に係る磁気記録書き込み回路
は、電流ソーストランジスタとダンピングトランジスタ
をＭＯＳトランジスタで構成したものである。
は、電流ソーストランジスタとダンピングトランジスタ
をＭＯＳトランジスタで構成したものである。
【００１５】第７の発明に係る磁気記録書き込み回路
は、負荷トランジスタをＭＯＳトランジスタで構成した
ものである。
は、負荷トランジスタをＭＯＳトランジスタで構成した
ものである。
【００１６】第８の発明に係る磁気記録書き込み回路
は、電流ソーストランジスタおよびダンピングトランジ
スタとミラートランジスタとの間に保護トランジスタを
設けたものである。
は、電流ソーストランジスタおよびダンピングトランジ
スタとミラートランジスタとの間に保護トランジスタを
設けたものである。
【００１７】
【発明の実施の形態】実施の形態１．図１に本発明の実
施の形態１を示す。図１において、磁気記録装置のヘッ
ド部１は図４と同じものである。Ｉ１は、書き込み電流
Ｉｗの基準となる基準電流源であり、一方の端子がＮＰ
ＮトランジスタＱ１のコレクタ及びＮＰＮトランジスタ
Ｑ２のベースに接続されている。さらにＮＰＮトランジ
スタＱ１のベースはＮＰＮトランジスタＱ２のエミッタ
及びＮＰＮトランジスタＱ３、Ｑ４のベースに接続さ
れ、ＮＰＮトランジスタＱ２のコレクタ、及び電流源Ｉ
１の他方の端子は第３の電源Ｖ３に接続されている。ま
たさらにＮＰＮトランジスタＱ１のエミッタおよびＮＰ
ＮトランジスタＱ３、Ｑ４のエミッタはそれぞれソース
とバックゲートを接続させた負荷トランジスタであるＮ
ＭＯＳトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９を介
して第２の電源Ｖ２に接続されている。またさらに、Ｎ
ＭＯＳトランジスタＱ５のベースは第３の電源Ｖ３に、
ＮＭＯＳトランジスタＱ６、Ｑ７、Ｑ８、Ｑ９のベース
にはそれぞれ端子Ｂ、端子Ａ、端子Ｆ、端子Ｅに接続さ
れている。
施の形態１を示す。図１において、磁気記録装置のヘッ
ド部１は図４と同じものである。Ｉ１は、書き込み電流
Ｉｗの基準となる基準電流源であり、一方の端子がＮＰ
ＮトランジスタＱ１のコレクタ及びＮＰＮトランジスタ
Ｑ２のベースに接続されている。さらにＮＰＮトランジ
スタＱ１のベースはＮＰＮトランジスタＱ２のエミッタ
及びＮＰＮトランジスタＱ３、Ｑ４のベースに接続さ
れ、ＮＰＮトランジスタＱ２のコレクタ、及び電流源Ｉ
１の他方の端子は第３の電源Ｖ３に接続されている。ま
たさらにＮＰＮトランジスタＱ１のエミッタおよびＮＰ
ＮトランジスタＱ３、Ｑ４のエミッタはそれぞれソース
とバックゲートを接続させた負荷トランジスタであるＮ
ＭＯＳトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９を介
して第２の電源Ｖ２に接続されている。またさらに、Ｎ
ＭＯＳトランジスタＱ５のベースは第３の電源Ｖ３に、
ＮＭＯＳトランジスタＱ６、Ｑ７、Ｑ８、Ｑ９のベース
にはそれぞれ端子Ｂ、端子Ａ、端子Ｆ、端子Ｅに接続さ
れている。
【００１８】ＮＰＮトランジスタＱ３のコレクタはＰＭ
ＯＳトランジスタＱ１０のドレインに接続され、かつＰ
ＭＯＳトランジスタＱ１０のソースとバックゲートは電
流ソーストランジスタであるＰＭＯＳトランジスタＱ１
２と、ダンピングトランジスタであるＰＭＯＳトランジ
スタＱ１４のそれぞれのドレインに接続される。ＮＰＮ
トランジスタＱ４のコレクタはＰＭＯＳトランジスタＱ
１１のドレインに接続され、かつＰＭＯＳトランジスタ
Ｑ１１のソースとバックゲートは電流ソーストランジス
タであるＰＭＯＳトランジスタＱ１３と、ダンピングト
ランジスタであるＰＭＯＳトランジスタＱ１５のそれぞ
れのドレインに接続される。ＰＭＯＳトランジスタＱ１
２、Ｑ１３、Ｑ１４、Ｑ１５のソース、バックゲートは
第１の電源Ｖ１に接続される。またＰＭＯＳトランジス
タＱ１０、Ｑ１１のゲートは第４の電源Ｖ４に接続され
る。ここでＰＭＯＳトランジスタＱ１０、Ｑ１１はＰＭ
ＯＳトランジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ１５のソ
ース、ドレイン間にブレークダウン以上の電圧がかから
ないようにするための保護トランジスタであり、仮にこ
れらのトランジスタが無くとも、ソース、ドレイン間に
ブレークダウン以上の電圧がかからない場合問題はな
い。また電流ソーストランジスタであるＰＭＯＳトラン
ジスタＱ１２、Ｑ１３のゲートは端子Ｄ、端子Ｃにそれ
ぞれ接続され、ダンピングトランジスタであるＰＭＯＳ
トランジスタＱ１４、Ｑ１５のゲートは端子Ｈ、端子Ｇ
にそれぞれ接続される。
ＯＳトランジスタＱ１０のドレインに接続され、かつＰ
ＭＯＳトランジスタＱ１０のソースとバックゲートは電
流ソーストランジスタであるＰＭＯＳトランジスタＱ１
２と、ダンピングトランジスタであるＰＭＯＳトランジ
スタＱ１４のそれぞれのドレインに接続される。ＮＰＮ
トランジスタＱ４のコレクタはＰＭＯＳトランジスタＱ
１１のドレインに接続され、かつＰＭＯＳトランジスタ
Ｑ１１のソースとバックゲートは電流ソーストランジス
タであるＰＭＯＳトランジスタＱ１３と、ダンピングト
ランジスタであるＰＭＯＳトランジスタＱ１５のそれぞ
れのドレインに接続される。ＰＭＯＳトランジスタＱ１
２、Ｑ１３、Ｑ１４、Ｑ１５のソース、バックゲートは
第１の電源Ｖ１に接続される。またＰＭＯＳトランジス
タＱ１０、Ｑ１１のゲートは第４の電源Ｖ４に接続され
る。ここでＰＭＯＳトランジスタＱ１０、Ｑ１１はＰＭ
ＯＳトランジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ１５のソ
ース、ドレイン間にブレークダウン以上の電圧がかから
ないようにするための保護トランジスタであり、仮にこ
れらのトランジスタが無くとも、ソース、ドレイン間に
ブレークダウン以上の電圧がかからない場合問題はな
い。また電流ソーストランジスタであるＰＭＯＳトラン
ジスタＱ１２、Ｑ１３のゲートは端子Ｄ、端子Ｃにそれ
ぞれ接続され、ダンピングトランジスタであるＰＭＯＳ
トランジスタＱ１４、Ｑ１５のゲートは端子Ｈ、端子Ｇ
にそれぞれ接続される。
【００１９】次に、図２に端子Ａ、端子Ｂ、端子Ｃ、端
子Ｄ、端子Ｅ、端子Ｆ、端子Ｇ、端子Ｈにかかる電圧信
号波形、およびＮＰＮトランジスタＱ３、Ｑ４のコレク
タ電流であるＩ２、Ｉ３、およびＰＭＯＳトランジスタ
Ｑ１０、Ｑ１１のドレイン電流であるＩ４、およびヘッ
ド１を流れる電流であるＩｗの電流波形を示す。図２に
おいて、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は
カレントミラーを構成し、電流Ｉ１に比例する電流がＮ
ＰＮトランジスタＱ３、Ｑ４のコレクタに電流Ｉ２、Ｉ
３として流れる。ここで、ＮＭＯＳトランジスタＱ５、
Ｑ６、Ｑ７、Ｑ８、Ｑ９はカレントミラートランジスタ
Ｑ１、Ｑ３、Ｑ４のエミッタ抵抗と同じ働きをする負荷
トランジスタであり、それぞれ制御信号Ａ、Ｂ、Ｅ、Ｆ
によってオン、オフが制御される。
子Ｄ、端子Ｅ、端子Ｆ、端子Ｇ、端子Ｈにかかる電圧信
号波形、およびＮＰＮトランジスタＱ３、Ｑ４のコレク
タ電流であるＩ２、Ｉ３、およびＰＭＯＳトランジスタ
Ｑ１０、Ｑ１１のドレイン電流であるＩ４、およびヘッ
ド１を流れる電流であるＩｗの電流波形を示す。図２に
おいて、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は
カレントミラーを構成し、電流Ｉ１に比例する電流がＮ
ＰＮトランジスタＱ３、Ｑ４のコレクタに電流Ｉ２、Ｉ
３として流れる。ここで、ＮＭＯＳトランジスタＱ５、
Ｑ６、Ｑ７、Ｑ８、Ｑ９はカレントミラートランジスタ
Ｑ１、Ｑ３、Ｑ４のエミッタ抵抗と同じ働きをする負荷
トランジスタであり、それぞれ制御信号Ａ、Ｂ、Ｅ、Ｆ
によってオン、オフが制御される。
【００２０】次に図２において、Ａ〜Ｈにかかる電圧
と、その時に流れる電流について説明する。まず、最初
は端子Ａ、Ｃ、Ｅ、Ｆがロー（以下Ｌで示す）、端子
Ｂ、Ｄ、Ｇ、Ｈがハイ（以下Ｈで示す）であるので、ヘ
ッド１を流れる電流Ｉｗは右方向に流れ、従ってＩ２は
Ｉ１０で示す電流量が定常的に流れている。次に、期間
Ｔ１において端子Ａ、Ｃ、Ｅ、Ｇ、ＨがＨ、端子Ｂ、
Ｄ、ＦがＬであるので、ヘッド１を流れる電流Ｉｗは左
方向に流れるが、容量Ｃ１があるためａ１に示すように
徐々に電流が増加する。この時電流Ｉ３、Ｉ４には負荷
トランジスタＱ７、Ｑ９共にオンしているため、比較的
大電流のＩ７が流れることになる。このようにＮＰＮト
ランジスタＱ４の負荷抵抗を減らすことにより、従来図
５のａ７部に比べて電流Ｉｗの急速な立ち上りａ１部を
得ている。
と、その時に流れる電流について説明する。まず、最初
は端子Ａ、Ｃ、Ｅ、Ｆがロー（以下Ｌで示す）、端子
Ｂ、Ｄ、Ｇ、Ｈがハイ（以下Ｈで示す）であるので、ヘ
ッド１を流れる電流Ｉｗは右方向に流れ、従ってＩ２は
Ｉ１０で示す電流量が定常的に流れている。次に、期間
Ｔ１において端子Ａ、Ｃ、Ｅ、Ｇ、ＨがＨ、端子Ｂ、
Ｄ、ＦがＬであるので、ヘッド１を流れる電流Ｉｗは左
方向に流れるが、容量Ｃ１があるためａ１に示すように
徐々に電流が増加する。この時電流Ｉ３、Ｉ４には負荷
トランジスタＱ７、Ｑ９共にオンしているため、比較的
大電流のＩ７が流れることになる。このようにＮＰＮト
ランジスタＱ４の負荷抵抗を減らすことにより、従来図
５のａ７部に比べて電流Ｉｗの急速な立ち上りａ１部を
得ている。
【００２１】次の期間Ｔ２においては、端子Ａ、Ｃ、Ｈ
がＨ、端子Ｂ、Ｄ、Ｅ、Ｆ、ＧがＬであるので、ヘッド
１を流れる電流Ｉｗは左方向に流れるままであるが、Ｎ
ＭＯＳトランジスタＱ９がオフとなり、またＰＭＯＳト
ランジスタＱ１５がオンとなって、電流Ｉ３は電流量Ｉ
８、電流Ｉ４は電流量Ｉ１１となり、従って電流Ｉｗは
急速に減少し、立ち上りのオーバーシュートを急速に回
復することができる（ａ２部）。
がＨ、端子Ｂ、Ｄ、Ｅ、Ｆ、ＧがＬであるので、ヘッド
１を流れる電流Ｉｗは左方向に流れるままであるが、Ｎ
ＭＯＳトランジスタＱ９がオフとなり、またＰＭＯＳト
ランジスタＱ１５がオンとなって、電流Ｉ３は電流量Ｉ
８、電流Ｉ４は電流量Ｉ１１となり、従って電流Ｉｗは
急速に減少し、立ち上りのオーバーシュートを急速に回
復することができる（ａ２部）。
【００２２】さらに、期間Ｔ３においては、端子Ａ、
Ｃ、Ｇ、ＨがＨ、端子Ｂ、Ｄ、Ｅ、ＦがＬであるので、
ヘッド１を流れる電流Ｉｗは左方向に一定値で定常的に
流れる（ａ３）。この時の電流Ｉ３、Ｉ４の電流値はＩ
８である。
Ｃ、Ｇ、ＨがＨ、端子Ｂ、Ｄ、Ｅ、ＦがＬであるので、
ヘッド１を流れる電流Ｉｗは左方向に一定値で定常的に
流れる（ａ３）。この時の電流Ｉ３、Ｉ４の電流値はＩ
８である。
【００２３】次に期間Ｔ４になると、端子Ｂ、Ｄ、Ｆ、
Ｇ、ＨがＨ、端子Ａ、Ｃ、ＥがＬであるので、ヘッド１
を流れる電流Ｉｗは右方向に流れを変え、ａ１と同様に
容量Ｃ１の影響により徐々に電流量が増加していく（ａ
４）。この時電流Ｉ２、Ｉ４には負荷トランジスタＱ
６、Ｑ８共にオンしているため、比較的大電流のＩ９が
流れることになる。このようにＮＰＮトランジスタＱ３
の負荷抵抗を減らすことにより、従来図５のａ９部に比
べて電流Ｉｗの急速な立ち下がりａ４部を得ている。
Ｇ、ＨがＨ、端子Ａ、Ｃ、ＥがＬであるので、ヘッド１
を流れる電流Ｉｗは右方向に流れを変え、ａ１と同様に
容量Ｃ１の影響により徐々に電流量が増加していく（ａ
４）。この時電流Ｉ２、Ｉ４には負荷トランジスタＱ
６、Ｑ８共にオンしているため、比較的大電流のＩ９が
流れることになる。このようにＮＰＮトランジスタＱ３
の負荷抵抗を減らすことにより、従来図５のａ９部に比
べて電流Ｉｗの急速な立ち下がりａ４部を得ている。
【００２４】つづく期間Ｔ５においては、端子Ｂ、Ｄ、
ＧがＨ、端子Ａ、Ｃ、Ｅ、Ｆ、ＨがＬであるので、ヘッ
ド１を流れる電流Ｉｗは右方向に流れるままであるが、
ＮＭＯＳトランジスタＱ８がオフとなり、またＰＭＯＳ
トランジスタＱ１４がオンとなって、電流Ｉ２は電流量
Ｉ１０、電流Ｉ４は電流量Ｉ１２となり、従って電流Ｉ
ｗは急速に減少し、、立ち下がりのオーバーシュートを
急速に回復することができる（ａ５部）。
ＧがＨ、端子Ａ、Ｃ、Ｅ、Ｆ、ＨがＬであるので、ヘッ
ド１を流れる電流Ｉｗは右方向に流れるままであるが、
ＮＭＯＳトランジスタＱ８がオフとなり、またＰＭＯＳ
トランジスタＱ１４がオンとなって、電流Ｉ２は電流量
Ｉ１０、電流Ｉ４は電流量Ｉ１２となり、従って電流Ｉ
ｗは急速に減少し、、立ち下がりのオーバーシュートを
急速に回復することができる（ａ５部）。
【００２５】さらに、期間Ｔ６においては、端子Ｂ、
Ｄ、Ｇ、ＨがＨ、端子Ａ、Ｃ、Ｅ、ＦがＬであるので、
ヘッド１を流れる電流Ｉｗは右方向に一定値で定常的に
流れる（ａ６）。この時の電流Ｉ３、Ｉ４の電流値はＩ
１０である。
Ｄ、Ｇ、ＨがＨ、端子Ａ、Ｃ、Ｅ、ＦがＬであるので、
ヘッド１を流れる電流Ｉｗは右方向に一定値で定常的に
流れる（ａ６）。この時の電流Ｉ３、Ｉ４の電流値はＩ
１０である。
【００２６】以上説明してきたように、ヘッド１を流れ
る電流Ｉｗは図２に示すようになり、従って立ち上がり
波形ａ１部は、期間Ｔ１の時間、電流値Ｉ７の大きさに
より制御することができる。これにより、磁気記録装置
のすばやい立ち上げが可能となる。また、ａ１部におい
て急速に立ち上げた場合どうしても発生してしまうオー
バーシュートに対して、ａ２部において急速に安定化さ
せることができるため、さらに磁気記録装置のすばやい
立ち上げが可能となる。これらは、立ち下がり部ａ４と
立ち下がりのオーバーシュートの回復（ａ５部）におい
ても同様である。また、図２に示すＩｗの電流波形にお
いて、Ｔ１＋Ｔ７の期間とＴ４＋Ｔ８期間は逆の形状と
なっているが、これは電流の流れる方向が逆になってい
ることを示している。
る電流Ｉｗは図２に示すようになり、従って立ち上がり
波形ａ１部は、期間Ｔ１の時間、電流値Ｉ７の大きさに
より制御することができる。これにより、磁気記録装置
のすばやい立ち上げが可能となる。また、ａ１部におい
て急速に立ち上げた場合どうしても発生してしまうオー
バーシュートに対して、ａ２部において急速に安定化さ
せることができるため、さらに磁気記録装置のすばやい
立ち上げが可能となる。これらは、立ち下がり部ａ４と
立ち下がりのオーバーシュートの回復（ａ５部）におい
ても同様である。また、図２に示すＩｗの電流波形にお
いて、Ｔ１＋Ｔ７の期間とＴ４＋Ｔ８期間は逆の形状と
なっているが、これは電流の流れる方向が逆になってい
ることを示している。
【００２７】また、電流値Ｉ７、Ｉ８、Ｉ９、Ｉ１０は
基準電流Ｉ１と負荷トランジスタＱ５、Ｑ６、Ｑ７、Ｑ
８、Ｑ９のそれぞれのトランジスタサイズを決めること
により、任意に設定することができる。またさらに、電
流値Ｉ１１、Ｉ１２については、ＰＭＯＳトランジスタ
Ｑ１０、Ｑ１１、Ｑ１４、Ｑ１５のトランジスタサイ
ズ、および抵抗Ｒ１、Ｒ３により任意に設定することが
できる。またもちろん期間Ｔ１、Ｔ２、Ｔ４、Ｔ５等の
時間は、遅延回路等で任意に設計することができる。
基準電流Ｉ１と負荷トランジスタＱ５、Ｑ６、Ｑ７、Ｑ
８、Ｑ９のそれぞれのトランジスタサイズを決めること
により、任意に設定することができる。またさらに、電
流値Ｉ１１、Ｉ１２については、ＰＭＯＳトランジスタ
Ｑ１０、Ｑ１１、Ｑ１４、Ｑ１５のトランジスタサイ
ズ、および抵抗Ｒ１、Ｒ３により任意に設定することが
できる。またもちろん期間Ｔ１、Ｔ２、Ｔ４、Ｔ５等の
時間は、遅延回路等で任意に設計することができる。
【００２８】また、Ｔ２の期間はヘッド部の両端がＰＭ
ＯＳトランジスタＱ１５、Ｑ１１、Ｑ１０、Ｑ１４で電
源に接続されているため、ＰＭＯＳトランジスタＱ１
５、Ｑ１１、Ｑ１０、Ｑ１４がヘッドのダンピング抵抗
として働きａ２部がａ３部と同じ電流値に収束する時間
が早くなる。またＴ５の期間も同様に、ａ５部がａ６部
と同じ電流値に収束する時間が早くなる。また、電流値
Ｉ７、Ｉ９は基準電流Ｉ１の値に比例して決まるため、
Ｉ１の値を変えてもＩｗの電流振幅値は変わるが、Ｉｗ
の波形の変化は少ない。
ＯＳトランジスタＱ１５、Ｑ１１、Ｑ１０、Ｑ１４で電
源に接続されているため、ＰＭＯＳトランジスタＱ１
５、Ｑ１１、Ｑ１０、Ｑ１４がヘッドのダンピング抵抗
として働きａ２部がａ３部と同じ電流値に収束する時間
が早くなる。またＴ５の期間も同様に、ａ５部がａ６部
と同じ電流値に収束する時間が早くなる。また、電流値
Ｉ７、Ｉ９は基準電流Ｉ１の値に比例して決まるため、
Ｉ１の値を変えてもＩｗの電流振幅値は変わるが、Ｉｗ
の波形の変化は少ない。
【００２９】図１に示す回路図において、ＮＰＮトラン
ジスタをＰＮＰトランジスタに、またＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えて構成しても、
その作用・効果は同様であることは言うまでもない。
ジスタをＰＮＰトランジスタに、またＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えて構成しても、
その作用・効果は同様であることは言うまでもない。
【００３０】実施の形態２．図３に実施の形態２とし
て、端子Ａ、Ｂにかかる電圧波形を実施の形態１と変え
た場合を示す。この実施の形態２においても、実施の形
態１と同様の電流値Ｉｗの波形が得られる。この実施の
形態においては、期間Ｔ２とＴ５においては、電流Ｉ
２、Ｉ３がゼロとなるため、実施の形態１に比較して消
費電力を削減することができる。またさらに、期間Ｔ
１、Ｔ２、Ｔ４、Ｔ５の時間をＤＡＣで制御することも
でき、その場合、さらに高精度に電流値Ｉｗの波形を制
御することができる。
て、端子Ａ、Ｂにかかる電圧波形を実施の形態１と変え
た場合を示す。この実施の形態２においても、実施の形
態１と同様の電流値Ｉｗの波形が得られる。この実施の
形態においては、期間Ｔ２とＴ５においては、電流Ｉ
２、Ｉ３がゼロとなるため、実施の形態１に比較して消
費電力を削減することができる。またさらに、期間Ｔ
１、Ｔ２、Ｔ４、Ｔ５の時間をＤＡＣで制御することも
でき、その場合、さらに高精度に電流値Ｉｗの波形を制
御することができる。
【００３１】
【発明の効果】以上説明したように第１、第３、第４、
第５の発明に係る磁気記録書き込み回路は、書き込み電
流値の立ち上がり時および立ち下がり時に前記書き込み
電流値に対して増加させた増加電流値を設定し、かつ立
ち上がりおよび立ち下がりのオーバーシュート時に前記
書き込み電流値に対して減少させた減少電流値を設定す
ることができるため、急速に立ち上げかつ安定させるこ
とができる。
第５の発明に係る磁気記録書き込み回路は、書き込み電
流値の立ち上がり時および立ち下がり時に前記書き込み
電流値に対して増加させた増加電流値を設定し、かつ立
ち上がりおよび立ち下がりのオーバーシュート時に前記
書き込み電流値に対して減少させた減少電流値を設定す
ることができるため、急速に立ち上げかつ安定させるこ
とができる。
【００３２】また第２の発明に係る磁気記録書き込み回
路は、増加電流値が固定値ではなく書き込み電流値に比
例するため、書き込み電流値を変える時にも改めて設定
しなおす必要はない。
路は、増加電流値が固定値ではなく書き込み電流値に比
例するため、書き込み電流値を変える時にも改めて設定
しなおす必要はない。
【００３３】また、第６、第７の発明に係る磁気記録書
き込み回路は、負荷トランジスタとしてＭＯＳトランジ
スタで構成したため、安定した抵抗値を得ることができ
る。
き込み回路は、負荷トランジスタとしてＭＯＳトランジ
スタで構成したため、安定した抵抗値を得ることができ
る。
【００３４】また、第８の発明に係る磁気記録書き込み
回路は、電流ソーストランジスタおよびダンピングトラ
ンジスタとミラートランジスタとの間に保護トランジス
タを設けたため、電流ソーストランジスタおよびダンピ
ングトランジスタにブレークダウン以上の電圧がかかる
ことを防ぐことができる。
回路は、電流ソーストランジスタおよびダンピングトラ
ンジスタとミラートランジスタとの間に保護トランジス
タを設けたため、電流ソーストランジスタおよびダンピ
ングトランジスタにブレークダウン以上の電圧がかかる
ことを防ぐことができる。
【図１】 本発明の実施の形態１を示す磁気記録書き込
み回路図。
み回路図。
【図２】 本発明の実施の形態１における制御信号およ
び各部の波形を示す図。
び各部の波形を示す図。
【図３】 本発明の実施の形態２における制御信号およ
び各部の波形を示す図。
び各部の波形を示す図。
【図４】 従来の磁気記録書き込み回路図。
【図５】 従来の制御信号および各部の波形を示す図。
１ ヘッド部。
フロントページの続き (72)発明者 梅山 竹彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 堀内 剛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 村上 博志 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5D031 AA04 CC03 CC06 HH07 HH20
Claims (8)
- 【請求項１】 磁気記録装置において、書き込み電流値
の立ち上がり時および立ち下がり時に、前記書き込み電
流値に対して増加させた増加電流値を一定期間設定し、
かつ立ち上がりおよび立ち下がりのオーバーシュート時
に、前記書き込み電流値に対して減少させた減少電流値
を一定期間設定することができることを特徴とする磁気
記録書き込み回路。 - 【請求項２】 前記増加電流値は、前記書き込み電流値
を変化させた場合、前記書き込み電流値と同じ変化率で
変化することを特徴とする請求項１に記載の磁気記録書
き込み回路。 - 【請求項３】 前記減少電流値はダンピングトランジス
タをオンさせることにより、前記書き込み電流値より減
少させることを特徴とする請求項１に記載の磁気記録書
き込み回路。 - 【請求項４】 前記減少電流値は負荷トランジスタをオ
フさせることにより、前記書き込み電流値より減少させ
ることを特徴とする請求項１に記載の磁気記録書き込み
回路。 - 【請求項５】 磁気記録装置において、ヘッド部への電
流供給は電流ソーストランジスタと少なくとも一つのダ
ンピングトランジスタを並列結合したトランジスタ群を
介して行われ、さらに、基準電流源とミラー回路を構成
したミラートランジスタを介して、複数の負荷トランジ
スタにより前記ヘッド部より電流排出される回路構成で
あることを特徴とする磁気記録書き込み回路。 - 【請求項６】 前記電流ソーストランジスタと前記ダン
ピングトランジスタはＭＯＳトランジスタであることを
特徴とする請求項５に記載の磁気記録書き込み回路。 - 【請求項７】 前記負荷トランジスタはＭＯＳトランジ
スタであることを特徴とする請求項５に記載の磁気記録
書き込み回路。 - 【請求項８】 前記電流ソーストランジスタおよび前記
ダンピングトランジスタと前記ミラートランジスタとの
間に保護トランジスタを設けたことを特徴とする請求項
５に記載の磁気記録書き込み回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001028701A JP2002230710A (ja) | 2001-02-05 | 2001-02-05 | 磁気記録書き込み回路 |
| US09/878,331 US6731449B2 (en) | 2001-02-05 | 2001-06-12 | Magnetic recording writing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001028701A JP2002230710A (ja) | 2001-02-05 | 2001-02-05 | 磁気記録書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002230710A true JP2002230710A (ja) | 2002-08-16 |
Family
ID=18893158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001028701A Pending JP2002230710A (ja) | 2001-02-05 | 2001-02-05 | 磁気記録書き込み回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6731449B2 (ja) |
| JP (1) | JP2002230710A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4070529B2 (ja) * | 2002-07-15 | 2008-04-02 | パイオニア株式会社 | 情報記録装置及び方法、並びに波形データ生成装置及び方法 |
| JP2004281012A (ja) * | 2003-03-19 | 2004-10-07 | Hitachi Ltd | 記録電流の制御方法及び磁気ディスク装置 |
| US20050099923A1 (en) * | 2003-11-11 | 2005-05-12 | Ryutaro Futakuchi | Optical disk device, semiconductor device, optical disk and recording method |
| US20080239558A1 (en) * | 2007-03-30 | 2008-10-02 | Jeremy Robert Kuehlwein | Methods and apparatus for duration control of hard drive write signals |
| US11070026B2 (en) * | 2019-07-19 | 2021-07-20 | Analog Devices International Unlimited Company | High current nanosecond laser driver circuit with wide pulse-width adjustment range |
| US11075502B2 (en) | 2019-08-29 | 2021-07-27 | Analog Devices, Inc. | Laser diode driver circuit techniques |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845008A (ja) | 1994-07-29 | 1996-02-16 | Matsushita Electric Ind Co Ltd | 記録再生装置 |
| JP3613595B2 (ja) | 1996-02-14 | 2005-01-26 | 株式会社ルネサステクノロジ | 磁気ヘッド駆動回路 |
| US5869988A (en) | 1997-03-25 | 1999-02-09 | Marvell Technology Group, Ltd. | High speed write driver for inductive heads |
| US6201653B1 (en) * | 1998-06-12 | 2001-03-13 | International Business Machines Corporation | By-pass write drivers for high-performance data recording |
| US6222695B1 (en) | 1998-08-10 | 2001-04-24 | Siemens Microelectronics, Inc. | System and method for a preamplifier write circuit with reduced rise/fall time |
-
2001
- 2001-02-05 JP JP2001028701A patent/JP2002230710A/ja active Pending
- 2001-06-12 US US09/878,331 patent/US6731449B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020105747A1 (en) | 2002-08-08 |
| US6731449B2 (en) | 2004-05-04 |
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Legal Events
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|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060913 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060913 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070411 |