JPH098616A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH098616A JPH098616A JP7151339A JP15133995A JPH098616A JP H098616 A JPH098616 A JP H098616A JP 7151339 A JP7151339 A JP 7151339A JP 15133995 A JP15133995 A JP 15133995A JP H098616 A JPH098616 A JP H098616A
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Abstract
(57)【要約】
【目的】 出力パルスのパルス幅を変えることなく入力
パルスを遅延することができる可変遅延回路を得る。 【構成】 定電流源Ｉ1と２つのトランジスタＱ1、Ｑ2
により構成される第一の差動論理回路イと、第一の差動
論理回路イの相補出力Ａ、Ｂを入力とする第二の差動論
理回路ロとを有して構成される。所定の入力パルス１０
において、可変抵抗器ＶＲ1、ＶＲ2の抵抗値を変えるこ
とにより、出力信号Ａ、Ｂの振幅を変え、両信号の交差
時点を変化させる。この交差時点の変化に基づき、第２
の差動論理回路ロの出力信号の遅延時間を変化させる。
遅延時間の変化において、出力信号のパルス幅に変動が
生じない。
パルスを遅延することができる可変遅延回路を得る。 【構成】 定電流源Ｉ1と２つのトランジスタＱ1、Ｑ2
により構成される第一の差動論理回路イと、第一の差動
論理回路イの相補出力Ａ、Ｂを入力とする第二の差動論
理回路ロとを有して構成される。所定の入力パルス１０
において、可変抵抗器ＶＲ1、ＶＲ2の抵抗値を変えるこ
とにより、出力信号Ａ、Ｂの振幅を変え、両信号の交差
時点を変化させる。この交差時点の変化に基づき、第２
の差動論理回路ロの出力信号の遅延時間を変化させる。
遅延時間の変化において、出力信号のパルス幅に変動が
生じない。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特にパ
ルス信号の可変遅延を目的とする可変遅延回路に関す
る。
ルス信号の可変遅延を目的とする可変遅延回路に関す
る。
【０００２】
【従来の技術】従来の可変遅延回路は、例えば、図５に
示す回路で構成される。図５において、パルス可変遅延
回路は、トランジスタＱ5およびＱ6と、定電流源Ｉ3お
よび固定抵抗器Ｒ5およびＲ6からなる差動論理回路と、
トランジスタＱ7および定電流源Ｉ4からなるエミッタフ
ォロアと、容量負荷ＣＬと、差動コンパレータＣＭＰと
基準電圧発生回路ＤＡＣとから構成される。本回路で
は、基準電圧発生回路ＤＡＣに入力されるＤＡＴＡを制
御することにより、入力パルスの遅延量を変える。
示す回路で構成される。図５において、パルス可変遅延
回路は、トランジスタＱ5およびＱ6と、定電流源Ｉ3お
よび固定抵抗器Ｒ5およびＲ6からなる差動論理回路と、
トランジスタＱ7および定電流源Ｉ4からなるエミッタフ
ォロアと、容量負荷ＣＬと、差動コンパレータＣＭＰと
基準電圧発生回路ＤＡＣとから構成される。本回路で
は、基準電圧発生回路ＤＡＣに入力されるＤＡＴＡを制
御することにより、入力パルスの遅延量を変える。
【０００３】上記の可変遅延回路の詳細動作原理を、図
６に示す電圧波形に基づいて説明する。今、図６（１）
に示すパルスが入力された場合を考える。この時、トラ
ンジスタＱ7のエミッタの電位（図中Ｅ点）は、図６
（２）に示す入力パルスの立ち上がりエッジの時点ｔ6
から、電位（ＶCC−ＶBE（Ｑ7））より電位（ＶCC-Ｉ3・
Ｒ5-ＶBE（Ｑ7））へ、ｄＶ／ｄｔ＝Ｉ4／ＣＬの傾きで
降下する。また、入力パルスが時点ｔ8で立ち下がる
と、Ｅ点の電位は電位（ＶCC-Ｉ3・Ｒ5-ＶBE（Ｑ7））よ
り電位（ＶCC−ＶBE（Ｑ7））へ速やかに立ち上がる。
またこの時、基準電圧発生回路ＤＡＣの電圧Ｖ0をスレ
ッショルドとする差動コンパレータＣＭＰの出力は、図
６（３）に示す通り、下降時のＥ点の電位＝電圧Ｖ0、
となる時点ｔ7で立ち上がる。また、立ち下がり時のＥ
点の電位＝電圧Ｖ0、となる時点ｔ9で立ち下がるパルス
となる。すなわち、差動コンパレータＣＭＰの出力端子
ＱHおよびＱL間に出力される出力パルスの立ち上がり遅
延時間Δｔは、（ｔ7−ｔ6）となる。従って、基準電圧
発生回路ＤＡＣの出力電圧Ｖ0を、つまり差動コンパレ
ータＤＡＣに入力するＤＡＴＡを変えることにより、遅
延時間Δｔを変えることができる。
６に示す電圧波形に基づいて説明する。今、図６（１）
に示すパルスが入力された場合を考える。この時、トラ
ンジスタＱ7のエミッタの電位（図中Ｅ点）は、図６
（２）に示す入力パルスの立ち上がりエッジの時点ｔ6
から、電位（ＶCC−ＶBE（Ｑ7））より電位（ＶCC-Ｉ3・
Ｒ5-ＶBE（Ｑ7））へ、ｄＶ／ｄｔ＝Ｉ4／ＣＬの傾きで
降下する。また、入力パルスが時点ｔ8で立ち下がる
と、Ｅ点の電位は電位（ＶCC-Ｉ3・Ｒ5-ＶBE（Ｑ7））よ
り電位（ＶCC−ＶBE（Ｑ7））へ速やかに立ち上がる。
またこの時、基準電圧発生回路ＤＡＣの電圧Ｖ0をスレ
ッショルドとする差動コンパレータＣＭＰの出力は、図
６（３）に示す通り、下降時のＥ点の電位＝電圧Ｖ0、
となる時点ｔ7で立ち上がる。また、立ち下がり時のＥ
点の電位＝電圧Ｖ0、となる時点ｔ9で立ち下がるパルス
となる。すなわち、差動コンパレータＣＭＰの出力端子
ＱHおよびＱL間に出力される出力パルスの立ち上がり遅
延時間Δｔは、（ｔ7−ｔ6）となる。従って、基準電圧
発生回路ＤＡＣの出力電圧Ｖ0を、つまり差動コンパレ
ータＤＡＣに入力するＤＡＴＡを変えることにより、遅
延時間Δｔを変えることができる。
【０００４】本発明と技術分野の類似する従来例とし
て、特開昭５９−２２４３６号がある。本例は、可変容
量ダイオードと抵抗により、ＣＲ時定数を変化させ、遅
延時間を制御する可変遅延回路に関するものである。
て、特開昭５９−２２４３６号がある。本例は、可変容
量ダイオードと抵抗により、ＣＲ時定数を変化させ、遅
延時間を制御する可変遅延回路に関するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の可変遅延回路では、図６をみてわかる通り、差動コ
ンパレータＣＭＰの出力の遅延時間は、パルスの立ち上
がりと立ち下がりで大きな差が生じる。そのため入力パ
ルスのパルス幅Ｗ0に対する出力パルスのパルス幅Ｗ1が
変動し、この変動量が大きくなると後段の回路の誤動作
等の一因となり易い問題を伴う。
来の可変遅延回路では、図６をみてわかる通り、差動コ
ンパレータＣＭＰの出力の遅延時間は、パルスの立ち上
がりと立ち下がりで大きな差が生じる。そのため入力パ
ルスのパルス幅Ｗ0に対する出力パルスのパルス幅Ｗ1が
変動し、この変動量が大きくなると後段の回路の誤動作
等の一因となり易い問題を伴う。
【０００６】上記の従来例と本発明とは、遅延を生じさ
せる原理において相違する。また、ＣＲ時定数による遅
延時間は、一般的に、温湿度等の条件に影響され易く安
定性に劣り、微妙な制御を行い難い問題を伴う。
せる原理において相違する。また、ＣＲ時定数による遅
延時間は、一般的に、温湿度等の条件に影響され易く安
定性に劣り、微妙な制御を行い難い問題を伴う。
【０００７】本発明は、出力パルスのパルス幅を変える
ことなく入力パルスを遅延することができる可変遅延回
路を提供することを目的とする。
ことなく入力パルスを遅延することができる可変遅延回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の可変遅延回路は、定電流源と２つのトラン
ジスタとを有して構成される第一の差動論理回路と、こ
の第一の差動論理回路の相補出力信号を入力信号とする
第二の差動論理回路とを備え、第一の差動論理回路の相
補出力信号の振幅を変化させることにより出力パルス信
号の遅延時間を制御することを特徴としている。
め、本発明の可変遅延回路は、定電流源と２つのトラン
ジスタとを有して構成される第一の差動論理回路と、こ
の第一の差動論理回路の相補出力信号を入力信号とする
第二の差動論理回路とを備え、第一の差動論理回路の相
補出力信号の振幅を変化させることにより出力パルス信
号の遅延時間を制御することを特徴としている。
【０００９】また、上記の第一の差動論理回路はさらに
２つのトランジスタのコレクタ端子と接続された２つの
可変抵抗器を有し、この可変抵抗器の抵抗値により遅延
時間を制御するとよい。
２つのトランジスタのコレクタ端子と接続された２つの
可変抵抗器を有し、この可変抵抗器の抵抗値により遅延
時間を制御するとよい。
【００１０】さらに、第一の差動論理回路は２つのトラ
ンジスタのコレクタ端子と接続された２つのＭＯＳトラ
ンジスタを有し、このＭＯＳトランジスタのゲート端子
への印加電圧値により遅延時間を制御するとよい。
ンジスタのコレクタ端子と接続された２つのＭＯＳトラ
ンジスタを有し、このＭＯＳトランジスタのゲート端子
への印加電圧値により遅延時間を制御するとよい。
【００１１】なお、定電流源は可変定電流源であり、こ
の定電流源の電流値により遅延時間を制御するとよい。
の定電流源の電流値により遅延時間を制御するとよい。
【００１２】
【作用】したがって、本発明の可変遅延回路によれば、
第二の差動論理回路は、定電流源と２つのトランジスタ
とを有して構成される第一の差動論理回路の相補出力信
号を入力信号とする。よって、第一の差動論理回路の相
補出力信号の振幅を変えることにより、第二の差動論理
回路からの出力パルス信号の遅延時間を変えることがで
きる。これらの差動入力回路構成により、時間軸に対す
るパルス信号の波形が、立ち上がり時と立ち下がり時と
で変化する。しかし、立ち上がり時と立ち下がり時との
時間差、つまりパルス幅は変わらない。
第二の差動論理回路は、定電流源と２つのトランジスタ
とを有して構成される第一の差動論理回路の相補出力信
号を入力信号とする。よって、第一の差動論理回路の相
補出力信号の振幅を変えることにより、第二の差動論理
回路からの出力パルス信号の遅延時間を変えることがで
きる。これらの差動入力回路構成により、時間軸に対す
るパルス信号の波形が、立ち上がり時と立ち下がり時と
で変化する。しかし、立ち上がり時と立ち下がり時との
時間差、つまりパルス幅は変わらない。
【００１３】
【実施例】次に添付図面を参照して本発明による可変遅
延回路の実施例を詳細に説明する。図１〜図４を参照す
ると本発明の可変遅延回路が適用される可変遅延回路の
実施例が示されている。図１は第１の実施例の回路構成
図、図２は第１の実施例のタイミングチャート図、図３
は第２の実施例の回路図、図４は第３の実施例の回路図
である。
延回路の実施例を詳細に説明する。図１〜図４を参照す
ると本発明の可変遅延回路が適用される可変遅延回路の
実施例が示されている。図１は第１の実施例の回路構成
図、図２は第１の実施例のタイミングチャート図、図３
は第２の実施例の回路図、図４は第３の実施例の回路図
である。
【００１４】図１において、第１の実施例の可変遅延回
路は、第一の差動論理回路イと第２の差動論理回路ロと
により構成される。これらの構成部である第一の差動論
理回路イは、トランジスタＱ1およびＱ2、定電流源Ｉ
1、可変抵抗器ＶＲ1およびＶＲ2から成る。また第一の
差動論理回路イに接続される第二の差動論理回路ロは、
トランジスタＱ3およびＱ4、定電流源Ｉ2、固定抵抗器
Ｒ3およびＲ4により成る。
路は、第一の差動論理回路イと第２の差動論理回路ロと
により構成される。これらの構成部である第一の差動論
理回路イは、トランジスタＱ1およびＱ2、定電流源Ｉ
1、可変抵抗器ＶＲ1およびＶＲ2から成る。また第一の
差動論理回路イに接続される第二の差動論理回路ロは、
トランジスタＱ3およびＱ4、定電流源Ｉ2、固定抵抗器
Ｒ3およびＲ4により成る。
【００１５】第一の差動論理回路イのトランジスタＱ1
のベース端子へは入力パルス１０が印加される。この入
力パルス１０は、各トランジスタＱ1およびＱ2で増幅さ
れ、その増幅度は可変抵抗器ＶＲ1およびＶＲ2の抵抗値
により可変とされる。
のベース端子へは入力パルス１０が印加される。この入
力パルス１０は、各トランジスタＱ1およびＱ2で増幅さ
れ、その増幅度は可変抵抗器ＶＲ1およびＶＲ2の抵抗値
により可変とされる。
【００１６】第一の差動論理回路イを構成するトランジ
スタＱ1およびＱ2のコレクタ端子は、それぞれ第二の差
動論理回路ロを構成するトランジスタＱ3およびＱ4のベ
ース端子へ接続される。よって、第一の差動諭理回路イ
の可変抵抗器ＶＲ1およびＶＲ2の抵抗値を変えることに
より第一の出力信号のパルス信号ＡおよびＢの振幅値を
変えれば、出力端子Ｏ1およびＯ2から出力される出力パ
ルス信号の遅延時間を変えることができる。
スタＱ1およびＱ2のコレクタ端子は、それぞれ第二の差
動論理回路ロを構成するトランジスタＱ3およびＱ4のベ
ース端子へ接続される。よって、第一の差動諭理回路イ
の可変抵抗器ＶＲ1およびＶＲ2の抵抗値を変えることに
より第一の出力信号のパルス信号ＡおよびＢの振幅値を
変えれば、出力端子Ｏ1およびＯ2から出力される出力パ
ルス信号の遅延時間を変えることができる。
【００１７】図２（ａ）〜（ｃ）は、図１の可変遅延回
路の主要部の波形の関係を示している。図２（ａ）の入
力パルス１０において、図２（ｂ）が第一の差動論理回
路イの出力パルス信号の振幅が小さい場合を、図２
（ｃ）が振幅が大きい場合をそれぞれ示している。
路の主要部の波形の関係を示している。図２（ａ）の入
力パルス１０において、図２（ｂ）が第一の差動論理回
路イの出力パルス信号の振幅が小さい場合を、図２
（ｃ）が振幅が大きい場合をそれぞれ示している。
【００１８】図２（ａ）〜（ｃ）のタイミング関係にお
いて、時点ｔ0が入力パルス１０の立ち上りの時点、時
点ｔ1が図２（ｂ）のパルス信号Ａ1およびＢ1の交差時
点、時点ｔ2が図２（ｃ）のパルス信号Ａ2およびＢ2の
交差時点、をそれぞれ表す。また、時点ｔ3が入力パル
ス１０の立ち下りの時点、時点ｔ4が図２（ｂ）のパル
ス信号Ａ1およびＢ1の交差時点、時点ｔ5が図２（ｃ）
のパルス信号Ａ2およびＢ2の交差時点、をそれぞれ表
す。
いて、時点ｔ0が入力パルス１０の立ち上りの時点、時
点ｔ1が図２（ｂ）のパルス信号Ａ1およびＢ1の交差時
点、時点ｔ2が図２（ｃ）のパルス信号Ａ2およびＢ2の
交差時点、をそれぞれ表す。また、時点ｔ3が入力パル
ス１０の立ち下りの時点、時点ｔ4が図２（ｂ）のパル
ス信号Ａ1およびＢ1の交差時点、時点ｔ5が図２（ｃ）
のパルス信号Ａ2およびＢ2の交差時点、をそれぞれ表
す。
【００１９】上記のタイミングの関係からわかるよう
に、第一の差動論理回路イの出力パルスの振幅を大きく
とれば、第二の差動諭理回路ロの動作が遅れ遅延時間が
大きくなる。この第一の差動論理回路イの出力パルスの
振幅は、可変抵抗器ＶＲ1およびＶＲ2の抵抗値を変える
ことにより連続的に変化させることができる。連続的な
出力パルス振幅値の変化により、遅延時間を連続的に変
化させることができる。
に、第一の差動論理回路イの出力パルスの振幅を大きく
とれば、第二の差動諭理回路ロの動作が遅れ遅延時間が
大きくなる。この第一の差動論理回路イの出力パルスの
振幅は、可変抵抗器ＶＲ1およびＶＲ2の抵抗値を変える
ことにより連続的に変化させることができる。連続的な
出力パルス振幅値の変化により、遅延時間を連続的に変
化させることができる。
【００２０】時間軸に対するパルス信号Ａ点およびＢ点
の波形が、立ち上がり時と立ち下がり時とで異なってい
るが、パルス時間幅は変わらない。これは、受信回路が
差動入力となっているためである。よって、出力端子Ｏ
1およびＯ2における出力パルスのパルス幅となる、パル
ス信号Ａ点およびＢ点における立ち上がり時と立ち下が
り時の交差点の時間差に、変動が生じない。但し、パル
スの移動、つまり交差点の時間軸における位置の変動が
生じる。この位置変動が遅延時間の変化となる。
の波形が、立ち上がり時と立ち下がり時とで異なってい
るが、パルス時間幅は変わらない。これは、受信回路が
差動入力となっているためである。よって、出力端子Ｏ
1およびＯ2における出力パルスのパルス幅となる、パル
ス信号Ａ点およびＢ点における立ち上がり時と立ち下が
り時の交差点の時間差に、変動が生じない。但し、パル
スの移動、つまり交差点の時間軸における位置の変動が
生じる。この位置変動が遅延時間の変化となる。
【００２１】図３は本発明の第２の実施例を示す回路図
である。本実施例は、第１の実施例の可変抵抗器ＶＲ
1、ＶＲ2をＭＯＳトランジスタＭ1、Ｍ2に置き代えたも
のである。ＭＯＳトランジスタＭ1、Ｍ2のゲート端子の
電圧を変動させ抵抗値の変動と等価的な動作をさせる。
ＭＯＳトランジスタＭ1、Ｍ2のゲート端子の電圧変動
は、入力パルスの一定振幅において、出力パルスの振幅
値を変動させる。出力パルスの振幅値の変動は、遅延時
間の変動となる。この動作の原理は第１の実施例と同様
である。
である。本実施例は、第１の実施例の可変抵抗器ＶＲ
1、ＶＲ2をＭＯＳトランジスタＭ1、Ｍ2に置き代えたも
のである。ＭＯＳトランジスタＭ1、Ｍ2のゲート端子の
電圧を変動させ抵抗値の変動と等価的な動作をさせる。
ＭＯＳトランジスタＭ1、Ｍ2のゲート端子の電圧変動
は、入力パルスの一定振幅において、出力パルスの振幅
値を変動させる。出力パルスの振幅値の変動は、遅延時
間の変動となる。この動作の原理は第１の実施例と同様
である。
【００２２】図４は本発明の第３の実施例の回路図であ
る。本実施例は、トランジスタＱ1およびＱ2、可変定電
流源ＶＩ1、固定抵抗器Ｒ1およびＲ2からなる第一の差
動論理回路と、それに接続される第二の差動論理回路と
により構成される。なお第二の差動論理回路は、トラン
ジスタＱ3およびＱ4、定電流源Ｉ2、固定抵抗器Ｒ3およ
びＲ4により構成される。第一の差動論理回路の可変電
流源ＶＩ1の電流値を変動させることにより出力パルス
の振幅値を変動させる。出力パルス以降の動作の原理は
第１の実施例と同様である。
る。本実施例は、トランジスタＱ1およびＱ2、可変定電
流源ＶＩ1、固定抵抗器Ｒ1およびＲ2からなる第一の差
動論理回路と、それに接続される第二の差動論理回路と
により構成される。なお第二の差動論理回路は、トラン
ジスタＱ3およびＱ4、定電流源Ｉ2、固定抵抗器Ｒ3およ
びＲ4により構成される。第一の差動論理回路の可変電
流源ＶＩ1の電流値を変動させることにより出力パルス
の振幅値を変動させる。出力パルス以降の動作の原理は
第１の実施例と同様である。
【００２３】上記の各実施例によれば、立ち上がり時と
立ち下がり時の遅延時間差を同じにすることができるた
め、パルス幅に変動のない出力パルスを得ることができ
る。
立ち下がり時の遅延時間差を同じにすることができるた
め、パルス幅に変動のない出力パルスを得ることができ
る。
【００２４】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。
【００２５】
【発明の効果】以上の説明より明かなように、本発明の
可変遅延回路は、第二の差動論理回路が、第一の差動論
理回路の相補出力信号を入力信号とする。よって、第一
の差動論理回路の相補出力信号の振幅を変えることによ
り、第二の差動論理回路の出力パルス信号の遅延時間を
変えることができる。これらの差動入力回路の接続構成
により、時間軸に対するパルス信号の波形が、立ち上が
り時と立ち下がり時とで変化する。しかし、立ち上がり
時と立ち下がり時との時間差、つまりパルス幅は変わら
ない。よって、パルス幅に変動のない可変遅延を得るこ
とができる。
可変遅延回路は、第二の差動論理回路が、第一の差動論
理回路の相補出力信号を入力信号とする。よって、第一
の差動論理回路の相補出力信号の振幅を変えることによ
り、第二の差動論理回路の出力パルス信号の遅延時間を
変えることができる。これらの差動入力回路の接続構成
により、時間軸に対するパルス信号の波形が、立ち上が
り時と立ち下がり時とで変化する。しかし、立ち上がり
時と立ち下がり時との時間差、つまりパルス幅は変わら
ない。よって、パルス幅に変動のない可変遅延を得るこ
とができる。
【図１】本発明の可変遅延回路の第１の実施例を示す回
路図である。
路図である。
【図２】実施例の動作を説明するための波形例図であ
る。
る。
【図３】第２の実施例を示す回路図である。
【図４】第３の実施例を示す回路図である。
【図５】従来の可変遅延回路の回路図例である。
【図６】図６の動作を説明するための波形図である。
１０ 入力パルス Ｑ1、Ｑ2、Ｑ3、Ｑ4 トランジスタ Ｍ1、Ｍ2 ＭＯＳトランジスタ Ｉ1〜Ｉ4 定電流源 Ｒ1〜Ｒ6 固定抵抗器 ＶＲ1、ＶＲ2 可変抵抗器 ＣＬ 容量負荷 ＣＭＰ コンパレータ ＤＡＣ 基準電圧発生回路 ＤＡＴＡ 基準電圧発生回路制御信号 Ｏ1、Ｏ2 出力端子 ＶCC 電源
Claims (4)
- 【請求項１】 定電流源と２つのトランジスタとを有し
て構成される第一の差動論理回路と、 該第一の差動論理回路の相補出力信号を入力信号とする
第二の差動論理回路とを備え、 前記第一の差動論理回路の相補出力信号の振幅を変化さ
せることにより出力パルス信号の遅延時間を制御するこ
とを特徴とする可変遅延回路。 - 【請求項２】 前記第一の差動論理回路はさらに前記２
つのトランジスタのコレクタ端子と接続された２つの可
変抵抗器を有し、該可変抵抗器の抵抗値により前記遅延
時間を制御することを特徴とする請求項１記載の可変遅
延回路。 - 【請求項３】 前記第一の差動論理回路はさらに前記２
つのトランジスタのコレクタ端子と接続された２つのＭ
ＯＳトランジスタを有し、該ＭＯＳトランジスタのゲー
ト端子への印加電圧値により前記遅延時間を制御するこ
とを特徴とする請求項１記載の可変遅延回路。 - 【請求項４】 前記定電流源は可変定電流源であり、該
定電流源の電流値により前記遅延時間を制御することを
特徴とする請求項１記載の可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151339A JP2891137B2 (ja) | 1995-06-19 | 1995-06-19 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151339A JP2891137B2 (ja) | 1995-06-19 | 1995-06-19 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098616A true JPH098616A (ja) | 1997-01-10 |
| JP2891137B2 JP2891137B2 (ja) | 1999-05-17 |
Family
ID=15516417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151339A Expired - Fee Related JP2891137B2 (ja) | 1995-06-19 | 1995-06-19 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891137B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333689B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 저전력지연회로 |
| JP2002217696A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Microelectronics Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149517A (ja) * | 1984-08-17 | 1986-03-11 | Mitsubishi Electric Corp | パルス発生回路 |
| JPH01177612U (ja) * | 1988-06-01 | 1989-12-19 |
-
1995
- 1995-06-19 JP JP7151339A patent/JP2891137B2/ja not_active Expired - Fee Related
Patent Citations (2)
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| JP2891137B2 (ja) | 1999-05-17 |
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